KR970003496A - 반도체 소자 제조시 미세 콘택홀 형성 방법 - Google Patents

반도체 소자 제조시 미세 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 트랜지스터 또는 여타의 소자가 기 형성된 기판(11)의 전체구조상에 하부층과의 절연을 위하여 절연층(12)을 형성하는 단계를 포함하는 미세 콘택홀 형성 방법에 있어서, 상기 절연층 상 콘택홀이 형성될 부위에 제1감광층 패턴(13')을 형성하는 제1단계; 상기 제1감광층 패턴을 식각 베리어로 상기 절연층을 일부 깊이 식각하여 돌출부(12a)를 형성한 후, 상기 제1감광층 패턴을 제거하는 제2단계; 상기 절연층의 돌출부의 상부 표면이 노출되도록 전체구조 상에 제2감광층 패턴(15')을 형성하는 제3단계; 및 상기 제2감광층 패턴을 식각 베리어로 절연층을 제거하여 콘택을 위하여 예정된 부위를 노출시키는 제4단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법에 관한 것으로, 노광장비의 해상능력의 한계에 이르는 미세 콘택홀 까지도 형성할 수 있어 소자의 집적도를 향상시킬 수가 있게 되며, 이에 따라 소자의 제조수율 및 전기적 특성을 향상시킬 수 있도록 한 것이다.

Description

반도체 소자 제조시 미세 콘택홀 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명에 따른 미세 콘택홀의 형성 과정도.

Claims (5)

  1. 트랜지스터 또는 여타의 소자가 기 형성된 기판의 전체구조 상부에 하부층과의 절연을 위하여 절연층을 형성하는 단계를 포함하는 미세 콘택홀 형성 방법에 있어서, 상기 절연층 상 콘택홀이 형성될 부위에 제1감광층 패턴을 형성하는 제1단계; 상기 제1감광층 패턴을 식각 베리어로 상기 절연층을 일부 깊이 식각하여 돌출부를 형성한 후, 상기 제1감광층 패턴을 제거하는 제2단계; 상기 절연층의 돌출부의 상부 표면이 노출되도록 전체구조 상에 제2감광층 패턴을 형성하는 제3단계; 및 상기 제2감광층 패턴을 식각 베리어로 절연층을 제거하여 콘택을 위하여 예정된 부위를 노출시키는 제4단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 제1단계는 상부 절연층 상에 제1감광층을 형성한 후, 콘택홀이 형성될 부위를 제외한 부위의 상기 제1감광층을 노광하는 제5단계; 및 노광된 상기 제1감광층을 현상하여 상기 제1감광층 패턴을 형성하는 제6단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  3. 제2항에 있어서, 상기 제5단계는 콘택홀이 형성될 부위에 비투과 역역이 형성된 포토마스크를 이용하여 수행되는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3단계는 전체구조 상부에 제2감광층을 형성하는 제7단계; 및 상기 제2감광층을 수직방향으로 부분 현상하여 상기 절연층의 돌출부의 상부 표면을 노출시키는 제8단계를 포함하는 것을 특징으로 하는 미세 콘택홀 형성 방법.
  5. 제4항에 있어서, 상기 제4단계는 비등방성 식각법으로 수행되는 것을 특징으로 하는 미세 콘택홀 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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