JPS60175426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60175426A JPS60175426A JP3071084A JP3071084A JPS60175426A JP S60175426 A JPS60175426 A JP S60175426A JP 3071084 A JP3071084 A JP 3071084A JP 3071084 A JP3071084 A JP 3071084A JP S60175426 A JPS60175426 A JP S60175426A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にコンタクト
ホールの形成に改良を加えた半導体装置の製造方法に係
る。
ホールの形成に改良を加えた半導体装置の製造方法に係
る。
周知の如く、半導体装置が微細化するにつれてコンタク
トホールも微細化される傾向にある。
トホールも微細化される傾向にある。
従来、かかるコンタクトホールを有した半導体装置は、
第１図（ＩＬ） ｌ （ｂ）に示すように製造されてい
る。
第１図（ＩＬ） ｌ （ｂ）に示すように製造されてい
る。
まず、例えばＰ型のシリコン基板１上にダート絶縁膜２
を介してダート電極３を形成した後、このダート電極３
をマスクとして基板１にｎ型不純物をイオン注入しＮ型
層４を形成する。つづいて、全面にＣＶＤ−８ｉｎ、膜
５を形成した後、このＣＶＤ −Ｓｉｎ、膜５上に例え
ばポジ型のフォトレジスト膜を形成した。次いで、この
フォトレジスト膜の後記コンタクトホール形成予定部に
対応する部分を写真蝕刻法によシ露光、現像を行なって
開口し、開口部６，６を有するポジ型のレジス） ｔＲ
ターン７を形成する（第１図（、）図示）。
を介してダート電極３を形成した後、このダート電極３
をマスクとして基板１にｎ型不純物をイオン注入しＮ型
層４を形成する。つづいて、全面にＣＶＤ−８ｉｎ、膜
５を形成した後、このＣＶＤ −Ｓｉｎ、膜５上に例え
ばポジ型のフォトレジスト膜を形成した。次いで、この
フォトレジスト膜の後記コンタクトホール形成予定部に
対応する部分を写真蝕刻法によシ露光、現像を行なって
開口し、開口部６，６を有するポジ型のレジス） ｔＲ
ターン７を形成する（第１図（、）図示）。
しかる後、このレジストツヤターン７をマスクとして前
記ＣＶＤ−８１０，膜５を選択的にエツチング除去し、
ｒ−）電極３、Ｎ型層４の夫々の一部に対応する部分に
コンタクトホール８，８を形成して半導体装置を製造す
る（第１図（ｂ）図示）。
記ＣＶＤ−８１０，膜５を選択的にエツチング除去し、
ｒ−）電極３、Ｎ型層４の夫々の一部に対応する部分に
コンタクトホール８，８を形成して半導体装置を製造す
る（第１図（ｂ）図示）。
なお、図示しないが、以後レジスト膜やターンの除去、
ｒ−ト電極、Ｎ型層に夫々接続する配線の形成等を行な
う。
ｒ−ト電極、Ｎ型層に夫々接続する配線の形成等を行な
う。
しかしながら、従来技術によれば、コンタクトホール８
，８を開孔する場合、ポジ型のフォトレジスト膜にコン
タクトホール８，８と同径の大きさの開口部６，６を形
成しなければならない。しかるに、コンタクトホール８
，８の大きさがサブミクロン角になると、フォトレジス
ト膜に開口部６，６を形成するだめの露光工程において
光量が不足し、フォトレジスト膜の開口部のパターニン
グが困難になるという問題を有する。
，８を開孔する場合、ポジ型のフォトレジスト膜にコン
タクトホール８，８と同径の大きさの開口部６，６を形
成しなければならない。しかるに、コンタクトホール８
，８の大きさがサブミクロン角になると、フォトレジス
ト膜に開口部６，６を形成するだめの露光工程において
光量が不足し、フォトレジスト膜の開口部のパターニン
グが困難になるという問題を有する。
本発明は上記事情に鑑みてなされたもので、微細なコン
タクトホールを精度良く形成し得る半導体装置の製造方
法を提供することを目的とするものである。
タクトホールを精度良く形成し得る半導体装置の製造方
法を提供することを目的とするものである。
本願第１の発明は、半導体基板上に絶縁膜を形成する工
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する被膜を形成する工程と、この被膜パターニン
グする工程と、全面に被膜と同じ膜厚もしくはそれより
薄いレジスト膜を形成する工程と、ノ臂ターニングされ
た被膜を除去する工程と、前記レジスト膜をマスクとし
て前記絶縁膜を選択的に除去する工程とを具備すること
を特徴とする。具体的には、従来、コンタクトホールの
形成をマスク材であるレジストパターンに開孔を施すこ
とにょ多形成していたのに対し、本願第１の発明は逆に
レジストツヤターンの残しの状態からコンタクトホール
を形成することによシ、従来技術の問題点を解決し微細
なコンタクトホールを得ることを図ったものである。
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する被膜を形成する工程と、この被膜パターニン
グする工程と、全面に被膜と同じ膜厚もしくはそれより
薄いレジスト膜を形成する工程と、ノ臂ターニングされ
た被膜を除去する工程と、前記レジスト膜をマスクとし
て前記絶縁膜を選択的に除去する工程とを具備すること
を特徴とする。具体的には、従来、コンタクトホールの
形成をマスク材であるレジストパターンに開孔を施すこ
とにょ多形成していたのに対し、本願第１の発明は逆に
レジストツヤターンの残しの状態からコンタクトホール
を形成することによシ、従来技術の問題点を解決し微細
なコンタクトホールを得ることを図ったものである。
本願第２の発明は、半導体基板上に絶縁膜を形成する工
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する第１の被膜管形成する工程と、この第１の被
膜上に該被膜に対して選択エツチング性を有する第２の
被膜を形成する工程と、この第２の被膜をノ平ターニン
グする工程と、全面に第２の被膜と同じ膜厚もしくはそ
れよシ薄いレジスト膜を形成する工程と、パターニング
された第２の被膜を除去する工程と、前記レジスト膜を
マスクとして前記第１の被膜を選択的に除去する工程と
、前記レジスト膜もしくは第１の被膜をマスクとして前
記絶縁膜を選択的に除去する工程とを具備することを特
徴とし、レジスト膜が薄膜となって本願第１の発明によ
シ絶縁膜を選択的に除去する際に十分なマスク材料とな
らない可能性が出てきた場合、絶縁膜を選択的に除去す
る際にレジスト膜もしくは第１の被膜をマスクとするこ
とによシ十分な製造マージンを得ることができる。
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する第１の被膜管形成する工程と、この第１の被
膜上に該被膜に対して選択エツチング性を有する第２の
被膜を形成する工程と、この第２の被膜をノ平ターニン
グする工程と、全面に第２の被膜と同じ膜厚もしくはそ
れよシ薄いレジスト膜を形成する工程と、パターニング
された第２の被膜を除去する工程と、前記レジスト膜を
マスクとして前記第１の被膜を選択的に除去する工程と
、前記レジスト膜もしくは第１の被膜をマスクとして前
記絶縁膜を選択的に除去する工程とを具備することを特
徴とし、レジスト膜が薄膜となって本願第１の発明によ
シ絶縁膜を選択的に除去する際に十分なマスク材料とな
らない可能性が出てきた場合、絶縁膜を選択的に除去す
る際にレジスト膜もしくは第１の被膜をマスクとするこ
とによシ十分な製造マージンを得ることができる。
以下、本発明の実施例を第２図（ａ）〜Ｑ）及び第３図
（、）〜（ｈ）を参照して説明する。
（、）〜（ｈ）を参照して説明する。
実施例１
〔１〕まず、例えばＰ型のシリコン基板１１上にダート
絶縁膜１２を介してダート電極（配線層）１３を形成し
た後、このダート電極１３をマスクとして前記基板１１
にｎ型不純物をイオ＋ ン注入しＮ型の拡散層１４を形成した。つづいて、ダー
ト電極１３を含む全面に絶縁膜としての厚さ１μｍのＣ
ＶＤ−８１０，膜１５を堆積した（第２ ’ｍ （ａ）
図示）。次いで、このＣ’ＶＤ−８ｉＯ，膜１５上に該
ＣＶＤ−８ＩＯ，膜１５に対して選択エツチング性を有
する被膜としての厚さ１μｍの多結晶シリコン膜１６を
形成した後、コンタクトホール形成予定部に対応する多
結晶シリコン膜１６上にレジスト膜やターンＩｌｈ、１
７ｂを形成した（第２図（ｂ）図示）。しかる後、この
レジスト膜やターン１１ｍ、１７ｂをマスクとして前記
多結晶シリコン膜１６を反応性イオンエツチング（ＲＩ
Ｂ ）によシ選択的に除去し、多結晶シリコンＡ’ター
フ １１３ ａ、１８ ｂを形成した。この後、前記レ
ジストパターン１７ｍ、１７ｂを剥離した（第２図（ｃ
）図示）。
絶縁膜１２を介してダート電極（配線層）１３を形成し
た後、このダート電極１３をマスクとして前記基板１１
にｎ型不純物をイオ＋ ン注入しＮ型の拡散層１４を形成した。つづいて、ダー
ト電極１３を含む全面に絶縁膜としての厚さ１μｍのＣ
ＶＤ−８１０，膜１５を堆積した（第２ ’ｍ （ａ）
図示）。次いで、このＣ’ＶＤ−８ｉＯ，膜１５上に該
ＣＶＤ−８ＩＯ，膜１５に対して選択エツチング性を有
する被膜としての厚さ１μｍの多結晶シリコン膜１６を
形成した後、コンタクトホール形成予定部に対応する多
結晶シリコン膜１６上にレジスト膜やターンＩｌｈ、１
７ｂを形成した（第２図（ｂ）図示）。しかる後、この
レジスト膜やターン１１ｍ、１７ｂをマスクとして前記
多結晶シリコン膜１６を反応性イオンエツチング（ＲＩ
Ｂ ）によシ選択的に除去し、多結晶シリコンＡ’ター
フ １１３ ａ、１８ ｂを形成した。この後、前記レ
ジストパターン１７ｍ、１７ｂを剥離した（第２図（ｃ
）図示）。
［ｉｉ）次に、全面にレジスト膜１９を前記多結晶シリ
コンパターンｌ１ｊｈ、１ｌｌｂＣＤ夫々ノ一部が露出
するように塗布した（第２図（ｄ）図示）。
コンパターンｌ１ｊｈ、１ｌｌｂＣＤ夫々ノ一部が露出
するように塗布した（第２図（ｄ）図示）。
つづいて、レジスト膜１９から露出する多結晶シリコン
ノやターン１８ｔｈ、１８ｂをｆｌＪ 、ｔ ハ等方性
エツチングを用いてエツチング除去した（第２図（ｅ）
図示）。次いで、前記レジスト膜１９を−ｒスクとして
ＣＶＤ−８１０，膜ｚｓｆＲｒＥによｐ選択的に除去し
、コンタクトホール２０ ａ 、２０ｂを形成した（第
２図（ｆ）図示）。更に、レジスト膜１９を剥離した後
、全面に例えばＡＩを蒸着、ツクターニングし、前記ダ
ート電極１３、拡散層１４の夫々の一部にコンタクトホ
ール２０ａ。
ノやターン１８ｔｈ、１８ｂをｆｌＪ 、ｔ ハ等方性
エツチングを用いてエツチング除去した（第２図（ｅ）
図示）。次いで、前記レジスト膜１９を−ｒスクとして
ＣＶＤ−８１０，膜ｚｓｆＲｒＥによｐ選択的に除去し
、コンタクトホール２０ ａ 、２０ｂを形成した（第
２図（ｆ）図示）。更に、レジスト膜１９を剥離した後
、全面に例えばＡＩを蒸着、ツクターニングし、前記ダ
ート電極１３、拡散層１４の夫々の一部にコンタクトホ
ール２０ａ。
２０ｂを介して接続するＡｔ配線２１ｍ、２１ｂを形成
して半導体装置を製造した（第２図（ｇ）図示）。
して半導体装置を製造した（第２図（ｇ）図示）。
しかして、実施例１によれば、第２図（Ｃ）に示す如＜
ＣＶＤ −ｓｔｏ、膜１５上にこのＣＶＤ −８１０
，ＰｉＡ１５に対して選択エツチング性を有する多結晶
シリコン膜１６から得られた多結晶シリコンパターン１
８ｍ、１８ｂを形成し、更に全面にレジスト膜１９を形
成後多結晶シリコンパターン１１Ｊｈ、１８ｂを除去し
、残存するレジスト膜１９をマスクとしテＣＶＤ −Ｓ
ＩＯ，膜１５をＲＩＥによシ選択的に除去するため、微
細で精度のよいコンタクトホール２０ｍ、２０ｂｆ形成
することができた・ なお、実施例１では、ＣＶＤ−８ｉｎ、膜に対して選択
エツチング性を有する被膜とし２て多結晶シリコン膜を
用いたが、これに限らず、例えばシリコン窒化膜、ある
いはＭｏなどの高融点金属膜や金属硅化物膜を用いても
同様な効果を期待できる。
ＣＶＤ −ｓｔｏ、膜１５上にこのＣＶＤ −８１０
，ＰｉＡ１５に対して選択エツチング性を有する多結晶
シリコン膜１６から得られた多結晶シリコンパターン１
８ｍ、１８ｂを形成し、更に全面にレジスト膜１９を形
成後多結晶シリコンパターン１１Ｊｈ、１８ｂを除去し
、残存するレジスト膜１９をマスクとしテＣＶＤ −Ｓ
ＩＯ，膜１５をＲＩＥによシ選択的に除去するため、微
細で精度のよいコンタクトホール２０ｍ、２０ｂｆ形成
することができた・ なお、実施例１では、ＣＶＤ−８ｉｎ、膜に対して選択
エツチング性を有する被膜とし２て多結晶シリコン膜を
用いたが、これに限らず、例えばシリコン窒化膜、ある
いはＭｏなどの高融点金属膜や金属硅化物膜を用いても
同様な効果を期待できる。
実施例２
〔１〕まず、実施例１と同様にしてＰ型のシリコン基板
１１表面にＮ型の拡散層１４、同基板１上にダート絶縁
膜１２を介して？−）電極１３、同基板１１上に厚さ１
μｍの第１のｃｖｐ−ｓｉｏ□膜３０全３０した（第３
図（ａ）図示）。つづいて、こ０） ＣＶＤ −Ｓｉｎ
、膜３０上に、コ（Ｄ ＣＶＤ −Ｓｉｎ、膜３０に対
して選択エツチング性を有する第１の被膜としての厚さ
５０００Ｘのモリブデン（Ｍｏ）膜３ノ、及びこのＭｏ
層３１に対して選択エツチング性を有する第２の被膜と
しての厚さ５０００Ｘの第２のＣＶＤ−８ＩＯ，膜３２
を順次形成した。次いで、コンタクトホール形成予定部
に対応する第２のＣＶＤ −８１，０，膜３２上にレジ
ストパターン３３ｍ 、３３ｂを形成した（第３図（ｂ
）図示）。
１１表面にＮ型の拡散層１４、同基板１上にダート絶縁
膜１２を介して？−）電極１３、同基板１１上に厚さ１
μｍの第１のｃｖｐ−ｓｉｏ□膜３０全３０した（第３
図（ａ）図示）。つづいて、こ０） ＣＶＤ −Ｓｉｎ
、膜３０上に、コ（Ｄ ＣＶＤ −Ｓｉｎ、膜３０に対
して選択エツチング性を有する第１の被膜としての厚さ
５０００Ｘのモリブデン（Ｍｏ）膜３ノ、及びこのＭｏ
層３１に対して選択エツチング性を有する第２の被膜と
しての厚さ５０００Ｘの第２のＣＶＤ−８ＩＯ，膜３２
を順次形成した。次いで、コンタクトホール形成予定部
に対応する第２のＣＶＤ −８１，０，膜３２上にレジ
ストパターン３３ｍ 、３３ｂを形成した（第３図（ｂ
）図示）。
しかる後、このレジストパターン３３ｈ、３３ｂをマス
クとして前記第２０ＣＶＤ−８ｌｏｚ膜３２をＲＩＢに
よシ選択的に除去し、第２ （Ｄ ＣＶＤ −５ｉｎ２
膜パタ一ン３４ｍ、３４ｂ’に形成した。この後、前記
レジストパターン３３ｍ 、３３ｂを剥離した（第３図
（ｃ）図示）。
クとして前記第２０ＣＶＤ−８ｌｏｚ膜３２をＲＩＢに
よシ選択的に除去し、第２ （Ｄ ＣＶＤ −５ｉｎ２
膜パタ一ン３４ｍ、３４ｂ’に形成した。この後、前記
レジストパターン３３ｍ 、３３ｂを剥離した（第３図
（ｃ）図示）。
［１ｉｉ）次に、全面にレジスト膜３５を前記第２のＣ
ＶＤ −８１０，膜ノＪ？ターフ３４ｍ、３４ｂの夫々
の一部が露出するように塗布した（第３図（ｄ）図示）
。つづいて、レジスト膜３５から露出する第２のＣＶＤ
−８ｉｎ、膜パター７３４ｍ、３４ｂを例えば希沸酸を
用いてエツチング除去した（第３図（、）図示）０次い
で、前記レジス）Ｍ２ＳをマスクとしてＭＯ層３１をＲ
ＩＥにより選択的に除去し、開口窓３６ｍ、３６ｂを夫
々形成した。
ＶＤ −８１０，膜ノＪ？ターフ３４ｍ、３４ｂの夫々
の一部が露出するように塗布した（第３図（ｄ）図示）
。つづいて、レジスト膜３５から露出する第２のＣＶＤ
−８ｉｎ、膜パター７３４ｍ、３４ｂを例えば希沸酸を
用いてエツチング除去した（第３図（、）図示）０次い
で、前記レジス）Ｍ２ＳをマスクとしてＭＯ層３１をＲ
ＩＥにより選択的に除去し、開口窓３６ｍ、３６ｂを夫
々形成した。
しかる後、レゾスト膜３５を剥離した（第３図（ｆ）図
示）。更に、開口窓３６ｍ、３６ｂを有したＭｏ膜３１
をマスクとして第１のＣＶＤ−８１０２膜３０をＲＩＥ
により選択的に除去し、コンタクトホール３７ａ、３７
ｂを夫々形成した（第３図（ｇ）図示）。この後、ＭＯ
膜３１を硫酸と過酸化水素水の混合液を用いて除去した
後、実施例１と同様にコンタクトホール３７ａ、、９７
ｂｌＣＡｌ配線３８ａ、３８ｂを形成して半導体装置を
製造した（第３図（ｈ）図示）。
示）。更に、開口窓３６ｍ、３６ｂを有したＭｏ膜３１
をマスクとして第１のＣＶＤ−８１０２膜３０をＲＩＥ
により選択的に除去し、コンタクトホール３７ａ、３７
ｂを夫々形成した（第３図（ｇ）図示）。この後、ＭＯ
膜３１を硫酸と過酸化水素水の混合液を用いて除去した
後、実施例１と同様にコンタクトホール３７ａ、、９７
ｂｌＣＡｌ配線３８ａ、３８ｂを形成して半導体装置を
製造した（第３図（ｈ）図示）。
しかして、実施例２によれば、第３図（ｂ）に示す如く
第１のＣＶＤ−８１０，膜３０上にコノＣＶＤ−８ＩＯ
，膜３０に対して選択性エツチング性を有するＭｏ膜３
１、及びこのＭｏ膜３ノに対して選択性エツチング性を
有する第２のＣＶＤ−８ｉＯ，膜３２を順次形成した後
、第２のＣＶＤ−８ＩＯ，膜３２よシ得られた第２１７
） ＣＶＤ −８１０，膜３４ｍ 、３４ｂ及び開口窓
３６ａ、３６ｂを有したＭｏ膜３ノを用いてコンタクト
ホール３７ａ、３７ｂを形成するため、該コンタクトホ
ール３７ｈ 、３７ｂを微細かつ精度よく形成できる。
第１のＣＶＤ−８１０，膜３０上にコノＣＶＤ−８ＩＯ
，膜３０に対して選択性エツチング性を有するＭｏ膜３
１、及びこのＭｏ膜３ノに対して選択性エツチング性を
有する第２のＣＶＤ−８ｉＯ，膜３２を順次形成した後
、第２のＣＶＤ−８ＩＯ，膜３２よシ得られた第２１７
） ＣＶＤ −８１０，膜３４ｍ 、３４ｂ及び開口窓
３６ａ、３６ｂを有したＭｏ膜３ノを用いてコンタクト
ホール３７ａ、３７ｂを形成するため、該コンタクトホ
ール３７ｈ 、３７ｂを微細かつ精度よく形成できる。
また、レジスト膜３５が薄くなづても、８ｇ３図（ｇ）
に示す如（Ｍｏ層３１の残しの状態でＣＶＤ −５ｔＯ
，膜３０をＲＩＥによシ選択的に除去してコンタクトホ
ール３７ａ、３７ｂを形成するため、十分な製造マージ
ンをとることができる。
に示す如（Ｍｏ層３１の残しの状態でＣＶＤ −５ｔＯ
，膜３０をＲＩＥによシ選択的に除去してコンタクトホ
ール３７ａ、３７ｂを形成するため、十分な製造マージ
ンをとることができる。
なお、実施例２では第１の被膜、第２の被膜として夫々
第１のＣＶＤ−８ＩＯ，膜、Ｍｏ膜を用いたが、これに
限定されるものではない。例えば、Ｍｏ膜の代シに多結
晶シリコン等が挙げられる。
第１のＣＶＤ−８ＩＯ，膜、Ｍｏ膜を用いたが、これに
限定されるものではない。例えば、Ｍｏ膜の代シに多結
晶シリコン等が挙げられる。
また、実施例１及び２では、ダート電極及び拡散層に夫
々対応するｃｖＤ−ｓｔｏ、膜にコンタクトホールを形
成する場合について述べたが、これに限らず、ダート電
極あるいは拡散層のいずれかに対応するＣＶＤ −Ｓｉ
ｎ、膜にコンタクトホールを形成する場合でもよい。
々対応するｃｖＤ−ｓｔｏ、膜にコンタクトホールを形
成する場合について述べたが、これに限らず、ダート電
極あるいは拡散層のいずれかに対応するＣＶＤ −Ｓｉ
ｎ、膜にコンタクトホールを形成する場合でもよい。
以上詳述した如く本発明によれば、微細でかつ精度のよ
いコンタクトホールを形成し得る半導体装置の製造方法
を提供できる。
いコンタクトホールを形成し得る半導体装置の製造方法
を提供できる。
第１図（ａ） ＋ （ｂ）は従来の半導体装置の製造方
法を工程順に示す断面図、第２図（、）〜（ｇ）は本発
明の実施例１に係る半導体装置の製造方法を工程順に示
す断面図、第３図（ａ）〜（ｈ）は本発明の実施例２に
係る半導体装置の製造方法を工程順に示す断面図である
。 １１−・・・Ｐ型のシリコン基板（半導体基板）、１２
・・・ダート絶縁膜、１３・・・ダート電極、１４＋ −Ｎ型の拡散層、１５．３０ 、３２−ＣＶＤ−８ｉｎ
。 膜、１６・・・多結晶シリコン膜、１７．ｔｈ、１７ｂ
。 ３３ ａ 、 ３３ ｂ−レジストパターン、１８ａ。 １８ｂ・・・多結晶シリコンパターン、１９．３５・・
・レジスト膜、２０ａ、２０ｂ 、３７ａ、３７ｂ−＝
：７ンタクトホール、２１ａ、２１ｂ、３８ａ。 ３８ｂ・・・ＡＩ配線、３１・・・モリブデン膜（第１
の被膜）、３６ａ、３６ｂ・・・開口窓。 出願人代理人 弁理士 銘 江 武 彦第２図 第２図 第、３ 図 第３図
法を工程順に示す断面図、第２図（、）〜（ｇ）は本発
明の実施例１に係る半導体装置の製造方法を工程順に示
す断面図、第３図（ａ）〜（ｈ）は本発明の実施例２に
係る半導体装置の製造方法を工程順に示す断面図である
。 １１−・・・Ｐ型のシリコン基板（半導体基板）、１２
・・・ダート絶縁膜、１３・・・ダート電極、１４＋ −Ｎ型の拡散層、１５．３０ 、３２−ＣＶＤ−８ｉｎ
。 膜、１６・・・多結晶シリコン膜、１７．ｔｈ、１７ｂ
。 ３３ ａ 、 ３３ ｂ−レジストパターン、１８ａ。 １８ｂ・・・多結晶シリコンパターン、１９．３５・・
・レジスト膜、２０ａ、２０ｂ 、３７ａ、３７ｂ−＝
：７ンタクトホール、２１ａ、２１ｂ、３８ａ。 ３８ｂ・・・ＡＩ配線、３１・・・モリブデン膜（第１
の被膜）、３６ａ、３６ｂ・・・開口窓。 出願人代理人 弁理士 銘 江 武 彦第２図 第２図 第、３ 図 第３図
Claims (2)
- （１）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上に該絶縁膜に対して選択エツチング性を有する被
膜を形成する工程と、この被膜を／？ターニングする工
程と、全面に前記被膜と同じ膜厚もしくはそれよシ薄い
レジスト膜を堆積する工程と、パターニングされた前記
被膜を除去する工程と、前記レジスト膜をマスクとして
前記絶縁膜を選択的に除去する工程とを具備することを
特徴とする半導体装置の製造方法。 - （２）半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上に該絶縁膜に対して選択エツチング性を有する第
１の被膜を形成する工程と、この第１の被膜上に該被膜
に対して選択エツチング性を有する第２の被膜を形成す
る工程と、この第２の被膜をｉＪ？ターニングする工程
と、全面に第２の被膜と同じ膜厚もしくはそれよシ薄い
レジスト膜を形成する工程と、・臂ターニングされた第
２の被膜を除去する工程と、前記レジスト膜をマスクと
して前記第１の被膜を選択的に除去する工程と、前記レ
ジスト膜もしくは第１の被膜をマスクとして前記絶縁膜
を選択的に除去する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071084A JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071084A JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175426A true JPS60175426A (ja) | 1985-09-09 |
Family
ID=12311201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071084A Pending JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365752B1 (ko) * | 1995-06-26 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
-
1984
- 1984-02-21 JP JP3071084A patent/JPS60175426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365752B1 (ko) * | 1995-06-26 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
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