JPS60175426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60175426A JPS60175426A JP3071084A JP3071084A JPS60175426A JP S60175426 A JPS60175426 A JP S60175426A JP 3071084 A JP3071084 A JP 3071084A JP 3071084 A JP3071084 A JP 3071084A JP S60175426 A JPS60175426 A JP S60175426A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にコンタクト
ホールの形成に改良を加えた半導体装置の製造方法に係
る。
ホールの形成に改良を加えた半導体装置の製造方法に係
る。
周知の如く、半導体装置が微細化するにつれてコンタク
トホールも微細化される傾向にある。
トホールも微細化される傾向にある。
従来、かかるコンタクトホールを有した半導体装置は、
第1図(IL) l (b)に示すように製造されてい
る。
第1図(IL) l (b)に示すように製造されてい
る。
まず、例えばP型のシリコン基板1上にダート絶縁膜2
を介してダート電極3を形成した後、このダート電極3
をマスクとして基板1にn型不純物をイオン注入しN型
層4を形成する。つづいて、全面にCVD−8in、膜
5を形成した後、このCVD −Sin、膜5上に例え
ばポジ型のフォトレジスト膜を形成した。次いで、この
フォトレジスト膜の後記コンタクトホール形成予定部に
対応する部分を写真蝕刻法によシ露光、現像を行なって
開口し、開口部6,6を有するポジ型のレジス) tR
ターン7を形成する(第1図(、)図示)。
を介してダート電極3を形成した後、このダート電極3
をマスクとして基板1にn型不純物をイオン注入しN型
層4を形成する。つづいて、全面にCVD−8in、膜
5を形成した後、このCVD −Sin、膜5上に例え
ばポジ型のフォトレジスト膜を形成した。次いで、この
フォトレジスト膜の後記コンタクトホール形成予定部に
対応する部分を写真蝕刻法によシ露光、現像を行なって
開口し、開口部6,6を有するポジ型のレジス) tR
ターン7を形成する(第1図(、)図示)。
しかる後、このレジストツヤターン7をマスクとして前
記CVD−810,膜5を選択的にエツチング除去し、
r−)電極3、N型層4の夫々の一部に対応する部分に
コンタクトホール8,8を形成して半導体装置を製造す
る(第1図(b)図示)。
記CVD−810,膜5を選択的にエツチング除去し、
r−)電極3、N型層4の夫々の一部に対応する部分に
コンタクトホール8,8を形成して半導体装置を製造す
る(第1図(b)図示)。
なお、図示しないが、以後レジスト膜やターンの除去、
r−ト電極、N型層に夫々接続する配線の形成等を行な
う。
r−ト電極、N型層に夫々接続する配線の形成等を行な
う。
しかしながら、従来技術によれば、コンタクトホール8
,8を開孔する場合、ポジ型のフォトレジスト膜にコン
タクトホール8,8と同径の大きさの開口部6,6を形
成しなければならない。しかるに、コンタクトホール8
,8の大きさがサブミクロン角になると、フォトレジス
ト膜に開口部6,6を形成するだめの露光工程において
光量が不足し、フォトレジスト膜の開口部のパターニン
グが困難になるという問題を有する。
,8を開孔する場合、ポジ型のフォトレジスト膜にコン
タクトホール8,8と同径の大きさの開口部6,6を形
成しなければならない。しかるに、コンタクトホール8
,8の大きさがサブミクロン角になると、フォトレジス
ト膜に開口部6,6を形成するだめの露光工程において
光量が不足し、フォトレジスト膜の開口部のパターニン
グが困難になるという問題を有する。
本発明は上記事情に鑑みてなされたもので、微細なコン
タクトホールを精度良く形成し得る半導体装置の製造方
法を提供することを目的とするものである。
タクトホールを精度良く形成し得る半導体装置の製造方
法を提供することを目的とするものである。
本願第1の発明は、半導体基板上に絶縁膜を形成する工
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する被膜を形成する工程と、この被膜パターニン
グする工程と、全面に被膜と同じ膜厚もしくはそれより
薄いレジスト膜を形成する工程と、ノ臂ターニングされ
た被膜を除去する工程と、前記レジスト膜をマスクとし
て前記絶縁膜を選択的に除去する工程とを具備すること
を特徴とする。具体的には、従来、コンタクトホールの
形成をマスク材であるレジストパターンに開孔を施すこ
とにょ多形成していたのに対し、本願第1の発明は逆に
レジストツヤターンの残しの状態からコンタクトホール
を形成することによシ、従来技術の問題点を解決し微細
なコンタクトホールを得ることを図ったものである。
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する被膜を形成する工程と、この被膜パターニン
グする工程と、全面に被膜と同じ膜厚もしくはそれより
薄いレジスト膜を形成する工程と、ノ臂ターニングされ
た被膜を除去する工程と、前記レジスト膜をマスクとし
て前記絶縁膜を選択的に除去する工程とを具備すること
を特徴とする。具体的には、従来、コンタクトホールの
形成をマスク材であるレジストパターンに開孔を施すこ
とにょ多形成していたのに対し、本願第1の発明は逆に
レジストツヤターンの残しの状態からコンタクトホール
を形成することによシ、従来技術の問題点を解決し微細
なコンタクトホールを得ることを図ったものである。
本願第2の発明は、半導体基板上に絶縁膜を形成する工
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する第1の被膜管形成する工程と、この第1の被
膜上に該被膜に対して選択エツチング性を有する第2の
被膜を形成する工程と、この第2の被膜をノ平ターニン
グする工程と、全面に第2の被膜と同じ膜厚もしくはそ
れよシ薄いレジスト膜を形成する工程と、パターニング
された第2の被膜を除去する工程と、前記レジスト膜を
マスクとして前記第1の被膜を選択的に除去する工程と
、前記レジスト膜もしくは第1の被膜をマスクとして前
記絶縁膜を選択的に除去する工程とを具備することを特
徴とし、レジスト膜が薄膜となって本願第1の発明によ
シ絶縁膜を選択的に除去する際に十分なマスク材料とな
らない可能性が出てきた場合、絶縁膜を選択的に除去す
る際にレジスト膜もしくは第1の被膜をマスクとするこ
とによシ十分な製造マージンを得ることができる。
程と、この絶縁膜上に該絶縁膜に対して選択エツチング
性を有する第1の被膜管形成する工程と、この第1の被
膜上に該被膜に対して選択エツチング性を有する第2の
被膜を形成する工程と、この第2の被膜をノ平ターニン
グする工程と、全面に第2の被膜と同じ膜厚もしくはそ
れよシ薄いレジスト膜を形成する工程と、パターニング
された第2の被膜を除去する工程と、前記レジスト膜を
マスクとして前記第1の被膜を選択的に除去する工程と
、前記レジスト膜もしくは第1の被膜をマスクとして前
記絶縁膜を選択的に除去する工程とを具備することを特
徴とし、レジスト膜が薄膜となって本願第1の発明によ
シ絶縁膜を選択的に除去する際に十分なマスク材料とな
らない可能性が出てきた場合、絶縁膜を選択的に除去す
る際にレジスト膜もしくは第1の被膜をマスクとするこ
とによシ十分な製造マージンを得ることができる。
以下、本発明の実施例を第2図(a)〜Q)及び第3図
(、)〜(h)を参照して説明する。
(、)〜(h)を参照して説明する。
実施例1
〔1〕まず、例えばP型のシリコン基板11上にダート
絶縁膜12を介してダート電極(配線層)13を形成し
た後、このダート電極13をマスクとして前記基板11
にn型不純物をイオ+ ン注入しN型の拡散層14を形成した。つづいて、ダー
ト電極13を含む全面に絶縁膜としての厚さ1μmのC
VD−810,膜15を堆積した(第2 ’m (a)
図示)。次いで、このC’VD−8iO,膜15上に該
CVD−8IO,膜15に対して選択エツチング性を有
する被膜としての厚さ1μmの多結晶シリコン膜16を
形成した後、コンタクトホール形成予定部に対応する多
結晶シリコン膜16上にレジスト膜やターンIlh、1
7bを形成した(第2図(b)図示)。しかる後、この
レジスト膜やターン11m、17bをマスクとして前記
多結晶シリコン膜16を反応性イオンエツチング(RI
B )によシ選択的に除去し、多結晶シリコンA’ター
フ 113 a、18 bを形成した。この後、前記レ
ジストパターン17m、17bを剥離した(第2図(c
)図示)。
絶縁膜12を介してダート電極(配線層)13を形成し
た後、このダート電極13をマスクとして前記基板11
にn型不純物をイオ+ ン注入しN型の拡散層14を形成した。つづいて、ダー
ト電極13を含む全面に絶縁膜としての厚さ1μmのC
VD−810,膜15を堆積した(第2 ’m (a)
図示)。次いで、このC’VD−8iO,膜15上に該
CVD−8IO,膜15に対して選択エツチング性を有
する被膜としての厚さ1μmの多結晶シリコン膜16を
形成した後、コンタクトホール形成予定部に対応する多
結晶シリコン膜16上にレジスト膜やターンIlh、1
7bを形成した(第2図(b)図示)。しかる後、この
レジスト膜やターン11m、17bをマスクとして前記
多結晶シリコン膜16を反応性イオンエツチング(RI
B )によシ選択的に除去し、多結晶シリコンA’ター
フ 113 a、18 bを形成した。この後、前記レ
ジストパターン17m、17bを剥離した(第2図(c
)図示)。
[ii)次に、全面にレジスト膜19を前記多結晶シリ
コンパターンl1jh、1llbCD夫々ノ一部が露出
するように塗布した(第2図(d)図示)。
コンパターンl1jh、1llbCD夫々ノ一部が露出
するように塗布した(第2図(d)図示)。
つづいて、レジスト膜19から露出する多結晶シリコン
ノやターン18th、18bをflJ 、t ハ等方性
エツチングを用いてエツチング除去した(第2図(e)
図示)。次いで、前記レジスト膜19を−rスクとして
CVD−810,膜zsfRrEによp選択的に除去し
、コンタクトホール20 a 、20bを形成した(第
2図(f)図示)。更に、レジスト膜19を剥離した後
、全面に例えばAIを蒸着、ツクターニングし、前記ダ
ート電極13、拡散層14の夫々の一部にコンタクトホ
ール20a。
ノやターン18th、18bをflJ 、t ハ等方性
エツチングを用いてエツチング除去した(第2図(e)
図示)。次いで、前記レジスト膜19を−rスクとして
CVD−810,膜zsfRrEによp選択的に除去し
、コンタクトホール20 a 、20bを形成した(第
2図(f)図示)。更に、レジスト膜19を剥離した後
、全面に例えばAIを蒸着、ツクターニングし、前記ダ
ート電極13、拡散層14の夫々の一部にコンタクトホ
ール20a。
20bを介して接続するAt配線21m、21bを形成
して半導体装置を製造した(第2図(g)図示)。
して半導体装置を製造した(第2図(g)図示)。
しかして、実施例1によれば、第2図(C)に示す如<
CVD −sto、膜15上にこのCVD −810
,PiA15に対して選択エツチング性を有する多結晶
シリコン膜16から得られた多結晶シリコンパターン1
8m、18bを形成し、更に全面にレジスト膜19を形
成後多結晶シリコンパターン11Jh、18bを除去し
、残存するレジスト膜19をマスクとしテCVD −S
IO,膜15をRIEによシ選択的に除去するため、微
細で精度のよいコンタクトホール20m、20bf形成
することができた・ なお、実施例1では、CVD−8in、膜に対して選択
エツチング性を有する被膜とし2て多結晶シリコン膜を
用いたが、これに限らず、例えばシリコン窒化膜、ある
いはMoなどの高融点金属膜や金属硅化物膜を用いても
同様な効果を期待できる。
CVD −sto、膜15上にこのCVD −810
,PiA15に対して選択エツチング性を有する多結晶
シリコン膜16から得られた多結晶シリコンパターン1
8m、18bを形成し、更に全面にレジスト膜19を形
成後多結晶シリコンパターン11Jh、18bを除去し
、残存するレジスト膜19をマスクとしテCVD −S
IO,膜15をRIEによシ選択的に除去するため、微
細で精度のよいコンタクトホール20m、20bf形成
することができた・ なお、実施例1では、CVD−8in、膜に対して選択
エツチング性を有する被膜とし2て多結晶シリコン膜を
用いたが、これに限らず、例えばシリコン窒化膜、ある
いはMoなどの高融点金属膜や金属硅化物膜を用いても
同様な効果を期待できる。
実施例2
〔1〕まず、実施例1と同様にしてP型のシリコン基板
11表面にN型の拡散層14、同基板1上にダート絶縁
膜12を介して?−)電極13、同基板11上に厚さ1
μmの第1のcvp−sio□膜30全30した(第3
図(a)図示)。つづいて、こ0) CVD −Sin
、膜30上に、コ(D CVD −Sin、膜30に対
して選択エツチング性を有する第1の被膜としての厚さ
5000Xのモリブデン(Mo)膜3ノ、及びこのMo
層31に対して選択エツチング性を有する第2の被膜と
しての厚さ5000Xの第2のCVD−8IO,膜32
を順次形成した。次いで、コンタクトホール形成予定部
に対応する第2のCVD −81,0,膜32上にレジ
ストパターン33m 、33bを形成した(第3図(b
)図示)。
11表面にN型の拡散層14、同基板1上にダート絶縁
膜12を介して?−)電極13、同基板11上に厚さ1
μmの第1のcvp−sio□膜30全30した(第3
図(a)図示)。つづいて、こ0) CVD −Sin
、膜30上に、コ(D CVD −Sin、膜30に対
して選択エツチング性を有する第1の被膜としての厚さ
5000Xのモリブデン(Mo)膜3ノ、及びこのMo
層31に対して選択エツチング性を有する第2の被膜と
しての厚さ5000Xの第2のCVD−8IO,膜32
を順次形成した。次いで、コンタクトホール形成予定部
に対応する第2のCVD −81,0,膜32上にレジ
ストパターン33m 、33bを形成した(第3図(b
)図示)。
しかる後、このレジストパターン33h、33bをマス
クとして前記第20CVD−8loz膜32をRIBに
よシ選択的に除去し、第2 (D CVD −5in2
膜パタ一ン34m、34b’に形成した。この後、前記
レジストパターン33m 、33bを剥離した(第3図
(c)図示)。
クとして前記第20CVD−8loz膜32をRIBに
よシ選択的に除去し、第2 (D CVD −5in2
膜パタ一ン34m、34b’に形成した。この後、前記
レジストパターン33m 、33bを剥離した(第3図
(c)図示)。
[1ii)次に、全面にレジスト膜35を前記第2のC
VD −810,膜ノJ?ターフ34m、34bの夫々
の一部が露出するように塗布した(第3図(d)図示)
。つづいて、レジスト膜35から露出する第2のCVD
−8in、膜パター734m、34bを例えば希沸酸を
用いてエツチング除去した(第3図(、)図示)0次い
で、前記レジス)M2SをマスクとしてMO層31をR
IEにより選択的に除去し、開口窓36m、36bを夫
々形成した。
VD −810,膜ノJ?ターフ34m、34bの夫々
の一部が露出するように塗布した(第3図(d)図示)
。つづいて、レジスト膜35から露出する第2のCVD
−8in、膜パター734m、34bを例えば希沸酸を
用いてエツチング除去した(第3図(、)図示)0次い
で、前記レジス)M2SをマスクとしてMO層31をR
IEにより選択的に除去し、開口窓36m、36bを夫
々形成した。
しかる後、レゾスト膜35を剥離した(第3図(f)図
示)。更に、開口窓36m、36bを有したMo膜31
をマスクとして第1のCVD−8102膜30をRIE
により選択的に除去し、コンタクトホール37a、37
bを夫々形成した(第3図(g)図示)。この後、MO
膜31を硫酸と過酸化水素水の混合液を用いて除去した
後、実施例1と同様にコンタクトホール37a、、97
blCAl配線38a、38bを形成して半導体装置を
製造した(第3図(h)図示)。
示)。更に、開口窓36m、36bを有したMo膜31
をマスクとして第1のCVD−8102膜30をRIE
により選択的に除去し、コンタクトホール37a、37
bを夫々形成した(第3図(g)図示)。この後、MO
膜31を硫酸と過酸化水素水の混合液を用いて除去した
後、実施例1と同様にコンタクトホール37a、、97
blCAl配線38a、38bを形成して半導体装置を
製造した(第3図(h)図示)。
しかして、実施例2によれば、第3図(b)に示す如く
第1のCVD−810,膜30上にコノCVD−8IO
,膜30に対して選択性エツチング性を有するMo膜3
1、及びこのMo膜3ノに対して選択性エツチング性を
有する第2のCVD−8iO,膜32を順次形成した後
、第2のCVD−8IO,膜32よシ得られた第217
) CVD −810,膜34m 、34b及び開口窓
36a、36bを有したMo膜3ノを用いてコンタクト
ホール37a、37bを形成するため、該コンタクトホ
ール37h 、37bを微細かつ精度よく形成できる。
第1のCVD−810,膜30上にコノCVD−8IO
,膜30に対して選択性エツチング性を有するMo膜3
1、及びこのMo膜3ノに対して選択性エツチング性を
有する第2のCVD−8iO,膜32を順次形成した後
、第2のCVD−8IO,膜32よシ得られた第217
) CVD −810,膜34m 、34b及び開口窓
36a、36bを有したMo膜3ノを用いてコンタクト
ホール37a、37bを形成するため、該コンタクトホ
ール37h 、37bを微細かつ精度よく形成できる。
また、レジスト膜35が薄くなづても、8g3図(g)
に示す如(Mo層31の残しの状態でCVD −5tO
,膜30をRIEによシ選択的に除去してコンタクトホ
ール37a、37bを形成するため、十分な製造マージ
ンをとることができる。
に示す如(Mo層31の残しの状態でCVD −5tO
,膜30をRIEによシ選択的に除去してコンタクトホ
ール37a、37bを形成するため、十分な製造マージ
ンをとることができる。
なお、実施例2では第1の被膜、第2の被膜として夫々
第1のCVD−8IO,膜、Mo膜を用いたが、これに
限定されるものではない。例えば、Mo膜の代シに多結
晶シリコン等が挙げられる。
第1のCVD−8IO,膜、Mo膜を用いたが、これに
限定されるものではない。例えば、Mo膜の代シに多結
晶シリコン等が挙げられる。
また、実施例1及び2では、ダート電極及び拡散層に夫
々対応するcvD−sto、膜にコンタクトホールを形
成する場合について述べたが、これに限らず、ダート電
極あるいは拡散層のいずれかに対応するCVD −Si
n、膜にコンタクトホールを形成する場合でもよい。
々対応するcvD−sto、膜にコンタクトホールを形
成する場合について述べたが、これに限らず、ダート電
極あるいは拡散層のいずれかに対応するCVD −Si
n、膜にコンタクトホールを形成する場合でもよい。
以上詳述した如く本発明によれば、微細でかつ精度のよ
いコンタクトホールを形成し得る半導体装置の製造方法
を提供できる。
いコンタクトホールを形成し得る半導体装置の製造方法
を提供できる。
第1図(a) + (b)は従来の半導体装置の製造方
法を工程順に示す断面図、第2図(、)〜(g)は本発
明の実施例1に係る半導体装置の製造方法を工程順に示
す断面図、第3図(a)〜(h)は本発明の実施例2に
係る半導体装置の製造方法を工程順に示す断面図である
。 11−・・・P型のシリコン基板(半導体基板)、12
・・・ダート絶縁膜、13・・・ダート電極、14+ −N型の拡散層、15.30 、32−CVD−8in
。 膜、16・・・多結晶シリコン膜、17.th、17b
。 33 a 、 33 b−レジストパターン、18a。 18b・・・多結晶シリコンパターン、19.35・・
・レジスト膜、20a、20b 、37a、37b−=
:7ンタクトホール、21a、21b、38a。 38b・・・AI配線、31・・・モリブデン膜(第1
の被膜)、36a、36b・・・開口窓。 出願人代理人 弁理士 銘 江 武 彦第2図 第2図 第、3 図 第3図
法を工程順に示す断面図、第2図(、)〜(g)は本発
明の実施例1に係る半導体装置の製造方法を工程順に示
す断面図、第3図(a)〜(h)は本発明の実施例2に
係る半導体装置の製造方法を工程順に示す断面図である
。 11−・・・P型のシリコン基板(半導体基板)、12
・・・ダート絶縁膜、13・・・ダート電極、14+ −N型の拡散層、15.30 、32−CVD−8in
。 膜、16・・・多結晶シリコン膜、17.th、17b
。 33 a 、 33 b−レジストパターン、18a。 18b・・・多結晶シリコンパターン、19.35・・
・レジスト膜、20a、20b 、37a、37b−=
:7ンタクトホール、21a、21b、38a。 38b・・・AI配線、31・・・モリブデン膜(第1
の被膜)、36a、36b・・・開口窓。 出願人代理人 弁理士 銘 江 武 彦第2図 第2図 第、3 図 第3図
Claims (2)
- (1)半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上に該絶縁膜に対して選択エツチング性を有する被
膜を形成する工程と、この被膜を/?ターニングする工
程と、全面に前記被膜と同じ膜厚もしくはそれよシ薄い
レジスト膜を堆積する工程と、パターニングされた前記
被膜を除去する工程と、前記レジスト膜をマスクとして
前記絶縁膜を選択的に除去する工程とを具備することを
特徴とする半導体装置の製造方法。 - (2)半導体基板上に絶縁膜を形成する工程と、この絶
縁膜上に該絶縁膜に対して選択エツチング性を有する第
1の被膜を形成する工程と、この第1の被膜上に該被膜
に対して選択エツチング性を有する第2の被膜を形成す
る工程と、この第2の被膜をiJ?ターニングする工程
と、全面に第2の被膜と同じ膜厚もしくはそれよシ薄い
レジスト膜を形成する工程と、・臂ターニングされた第
2の被膜を除去する工程と、前記レジスト膜をマスクと
して前記第1の被膜を選択的に除去する工程と、前記レ
ジスト膜もしくは第1の被膜をマスクとして前記絶縁膜
を選択的に除去する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3071084A JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3071084A JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60175426A true JPS60175426A (ja) | 1985-09-09 |
Family
ID=12311201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3071084A Pending JPS60175426A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60175426A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100365752B1 (ko) * | 1995-06-26 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
-
1984
- 1984-02-21 JP JP3071084A patent/JPS60175426A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100365752B1 (ko) * | 1995-06-26 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
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