KR950021084A - 금속선과 콘택 플러그의 동시 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자제조 공정에 있어서, 금속선과 콘택 플러그를 동시에 형성하는 방법에 관한 것으로, 특히, 종래의 방법에 의해 웨이퍼상에 절연층과 콘택홀을 형성하고 그 상부에 에스오지 박막을 이용한 패턴 산화막을 증착한 후 그 상부에 감광막 패턴을 형성하고 다음에 습식식각으로 패턴 산화막을 선택적으로 제거하여 금속선이 형성될 부분과 콘택홀을 노출시키고 이 상태에서 규소주입을 통해 씨드 레이어를 형성하며 이어 패턴 산화막 상부에 형성된 감광막을 제거하고 이후 선택금속을 증착시킴으로써 콘택 플러그와 금속배선을 동시에 형성하는 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제5도는 본 발명의 방법에 따라 금속선과 콘택 플러그를 동시에 형성하는 각 단계를 도시한 단면도.
Claims (4)
- 실리콘 기판상에 금속배선과 콘택 플러그를 형성함에 있어서, 실리콘 기판과 필드 산화막 상부에 제1절연층을 형성하고, 필드 산화막 상부의 소정부분에 도전배선을 형성하고 전체적으로 제2절연층 및 제3절연층 및 콘택홀을 형성하는 단계와, 상기 실리콘 기판상부 제3절연층 상부와 콘택홀에 패턴산화막을 증착하는 단계와, 상기 패턴 산화막을 증착한 후, 금속배선 형성을 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 노출된 패턴 산화막을 식각하여 금속선이 형성될 부분과 콘택홀을 노출시키는 단계와, 상기 노출된 금속배선이 형성될 부위와 콘택홀 부위의 전면에 규소를 주입하여 선택금속이 성장할 수 있도록 씨드 레이어(Seed Layer)를 형성하는 단계와, 상기 금속배선 형성부위와 콘택홀에 규소를 주입하여 씨드 레이어를 형성한후, 패턴 산화막 상부에 형성된 감광막을 제거하는 단계와, 상기 감광막 제거후, 전처리 공정을 거쳐 선택금속을 증착시키는 단계로 구성되어, 콘택 플러그와 금속배선을 동시에 형성 하도록 한 것을 특징으로 하는 금속선과 콘택 플러그의 동시 형성방법.
- 제1항에 있어서, 상기 실리콘 기판상부 제3절연층과 콘택홀에 증착되는 패턴 산화막은 에스오지(SOG)박막을 사용하여 된 것을 특징으로 하는 금속선과 콘택 플러그의 동시 형성방법.
- 제1항에 있어서, 상기 씨드 레이어가 형성되어 있는 부위에 선택금속을 증착하는 방식은 화학증착(CVD)방식인 것을 특징으로 하는 금속선과 콘택 플러그 동시 형성방법.
- 제1항 또는 2항에 있어서, 상기 에스오지 박막을 식각하은 방법은 습식 식각인 것을 특징으로 하는 금속선과 콘택 플러그 동시 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654245A (en) * | 1993-03-23 | 1997-08-05 | Sharp Microelectronics Technology, Inc. | Implantation of nucleating species for selective metallization and products thereof |
US5438016A (en) * | 1994-03-02 | 1995-08-01 | Micron Semiconductor, Inc. | Method of semiconductor device isolation employing polysilicon layer for field oxide formation |
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JP3344615B2 (ja) * | 1995-12-12 | 2002-11-11 | ソニー株式会社 | 半導体装置の製造方法 |
US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
US5607873A (en) * | 1996-04-24 | 1997-03-04 | National Semiconductor Corporation | Method for forming contact openings in a multi-layer structure that reduces overetching of the top conductive structure |
US6271117B1 (en) | 1997-06-23 | 2001-08-07 | Vanguard International Semiconductor Corporation | Process for a nail shaped landing pad plug |
US6420273B1 (en) | 1997-06-30 | 2002-07-16 | Koninklijke Philips Electronics N.V. | Self-aligned etch-stop layer formation for semiconductor devices |
KR100418920B1 (ko) * | 1997-12-15 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의배선형성방법 |
US6025226A (en) * | 1998-01-15 | 2000-02-15 | International Business Machines Corporation | Method of forming a capacitor and a capacitor formed using the method |
US6081021A (en) * | 1998-01-15 | 2000-06-27 | International Business Machines Corporation | Conductor-insulator-conductor structure |
US6174803B1 (en) | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61256626A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 絶縁膜表面での薄膜選択成長方法 |
US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
US4954214A (en) * | 1989-01-05 | 1990-09-04 | Northern Telecom Limited | Method for making interconnect structures for VLSI devices |
JPH02203531A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法 |
JPH0334315A (ja) * | 1989-06-29 | 1991-02-14 | Sony Corp | 配線形成方法 |
US5183795A (en) * | 1989-12-13 | 1993-02-02 | Intel Corporation | Fully planar metalization process |
JP3036008B2 (ja) * | 1990-07-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置 |
EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
EP0478871B1 (en) * | 1990-10-01 | 2004-04-28 | SGS-THOMSON MICROELECTRONICS S.r.l. | Formation of contact plugs by blanket CVD deposition and etchback |
US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100387257B1 (ko) * | 1999-12-28 | 2003-06-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
Also Published As
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