JPH07201998A - 金属配線製造方法 - Google Patents
金属配線製造方法Info
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- JPH07201998A JPH07201998A JP6318177A JP31817794A JPH07201998A JP H07201998 A JPH07201998 A JP H07201998A JP 6318177 A JP6318177 A JP 6318177A JP 31817794 A JP31817794 A JP 31817794A JP H07201998 A JPH07201998 A JP H07201998A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 半導体素子の金属配線製造方法に関し、深さ
が異なるコンタクトホールに埋め込まれる金属配線を形
成する際に、深さが深いコンタクトホールに金属プラグ
を形成する工程の複雑性を防止することを目的とする。 【構成】 従来の方法によりウエーハ上に絶縁膜とコン
タクトホールを形成しその上部にエス オ ジ薄膜を用
いたパターン酸化膜を蒸着した後、その上部に感光膜パ
ターンを形成しその次に湿式エッチングでパターン酸化
膜を選択的に取り除いて金属線が形成される部分とコン
タクトホールとを露出させ、この状態で珪素注入を介し
てシード層を形成し、次でパターン酸化膜上部に形成さ
れた感光膜を取り除き以後選択金属を堆積させることに
よりコンタクト プラグと金属配線を同時に形成する。
が異なるコンタクトホールに埋め込まれる金属配線を形
成する際に、深さが深いコンタクトホールに金属プラグ
を形成する工程の複雑性を防止することを目的とする。 【構成】 従来の方法によりウエーハ上に絶縁膜とコン
タクトホールを形成しその上部にエス オ ジ薄膜を用
いたパターン酸化膜を蒸着した後、その上部に感光膜パ
ターンを形成しその次に湿式エッチングでパターン酸化
膜を選択的に取り除いて金属線が形成される部分とコン
タクトホールとを露出させ、この状態で珪素注入を介し
てシード層を形成し、次でパターン酸化膜上部に形成さ
れた感光膜を取り除き以後選択金属を堆積させることに
よりコンタクト プラグと金属配線を同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の金属配線製
造方法に関し、特に、深さが異なるコンタクトホールに
埋め込まれると同時に金属配線を製造する方法に関す
る。
造方法に関し、特に、深さが異なるコンタクトホールに
埋め込まれると同時に金属配線を製造する方法に関す
る。
【０００２】
【従来の技術】一般的に、半導体素子が高集積化するこ
とにより、コンタクトホールの直径は減少し深さは増大
し、このようなコンタクトホールを介して上部導電層を
下部導電層にコンタクトすることになる。前記上部導電
層をアルミニウムで形成する場合、微細なコンタクトホ
ールではアルミニウム スパッタリングで形成すること
には限界がある。即ち、アルミニウムを堆積する際に、
コンタクトホールの上部では堆積速度が速く、コンタク
トホール底部では堆積速度が遅い。そのため、コンタク
トホールに埋め込まれる金属層にボイドが発生してコン
タクト抵抗を増大させ、時間が経つにつれてボイドのあ
る部分が容易に腐食されるという問題が発生するように
なる。
とにより、コンタクトホールの直径は減少し深さは増大
し、このようなコンタクトホールを介して上部導電層を
下部導電層にコンタクトすることになる。前記上部導電
層をアルミニウムで形成する場合、微細なコンタクトホ
ールではアルミニウム スパッタリングで形成すること
には限界がある。即ち、アルミニウムを堆積する際に、
コンタクトホールの上部では堆積速度が速く、コンタク
トホール底部では堆積速度が遅い。そのため、コンタク
トホールに埋め込まれる金属層にボイドが発生してコン
タクト抵抗を増大させ、時間が経つにつれてボイドのあ
る部分が容易に腐食されるという問題が発生するように
なる。
【０００３】このような問題点を克服するために、コン
タクトホールに金属パッドを形成する方法が台頭しはじ
めた。この従来技術を図１乃至図３を参照して詳細に説
明する。
タクトホールに金属パッドを形成する方法が台頭しはじ
めた。この従来技術を図１乃至図３を参照して詳細に説
明する。
【０００４】図１はシリコン基板（１）上にフィルド酸
化膜（２）を形成し、シリコン基板（１）のアクティブ
領域にトランジスタ（図示せず）を形成し、全体構造上
部に第１絶縁膜（３）を形成し、例えば前記フィルド酸
化膜（２）上部には下部導電配線（４）を形成し、全体
的に平坦化用第２絶縁膜（５）とその上部に第３絶縁膜
（６）を形成した状態で、前記シリコン基板（１）と前
記下部導電配線（４）に上部金属配線をコンタクトする
ためのコンタクトホール（１０，１１）を形成した断面
図である。このように上部導電配線を何処にコンタクト
するかによりコンタクトホールの深さが異なることが分
かる。
化膜（２）を形成し、シリコン基板（１）のアクティブ
領域にトランジスタ（図示せず）を形成し、全体構造上
部に第１絶縁膜（３）を形成し、例えば前記フィルド酸
化膜（２）上部には下部導電配線（４）を形成し、全体
的に平坦化用第２絶縁膜（５）とその上部に第３絶縁膜
（６）を形成した状態で、前記シリコン基板（１）と前
記下部導電配線（４）に上部金属配線をコンタクトする
ためのコンタクトホール（１０，１１）を形成した断面
図である。このように上部導電配線を何処にコンタクト
するかによりコンタクトホールの深さが異なることが分
かる。
【０００５】図２は前述のようにコンタクトホールの深
さが深く、それぞれ深さが異なる状態で金属層を形成す
る場合、深さが深いコンタクトホール（１０）に埋め込
まれる金属層でボイドが発生することを防止するため、
深さが浅いコンタクトホール（１１）を感光膜（２０）
で覆った状態で、深さが深いコンタクトホール（１０）
に選択的金属膜、例えばタングステンをＣＶＤ方法で一
定厚さに成長させ金属パッド（２２）を形成した断面図
である。
さが深く、それぞれ深さが異なる状態で金属層を形成す
る場合、深さが深いコンタクトホール（１０）に埋め込
まれる金属層でボイドが発生することを防止するため、
深さが浅いコンタクトホール（１１）を感光膜（２０）
で覆った状態で、深さが深いコンタクトホール（１０）
に選択的金属膜、例えばタングステンをＣＶＤ方法で一
定厚さに成長させ金属パッド（２２）を形成した断面図
である。
【０００６】図３は前記感光膜（２０）を取り除いた
後、上部導電配線を形成するための金属層（２３）、例
えばアルミニウムを堆積してコンタクトホール（１０，
１１）に埋め込むと同時に前記第３絶縁膜（６）の表面
に一定厚さに堆積した断面図である。
後、上部導電配線を形成するための金属層（２３）、例
えばアルミニウムを堆積してコンタクトホール（１０，
１１）に埋め込むと同時に前記第３絶縁膜（６）の表面
に一定厚さに堆積した断面図である。
【０００７】このように金属パッド（２２）が形成され
た状態で金属層（２３）を形成することになれば、コン
タクトホールに埋め込まれる金属層にボイドが発生しな
くなる。
た状態で金属層（２３）を形成することになれば、コン
タクトホールに埋め込まれる金属層にボイドが発生しな
くなる。
【０００８】また、前記金属層（２３）をパターニング
するための感光膜パターン工程とエッチング工程を行わ
なければならない。
するための感光膜パターン工程とエッチング工程を行わ
なければならない。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来技術は、金属パッドを形成するために、深さが浅いコ
ンタクトホールを感光膜で被覆しなければならず、後続
工程においてこの被覆を取り除く等の工程が追加される
という問題があり、さらに、金属層を堆積した後、金属
配線を形成するためのマスク工程を行わなければならな
いという問題がある。 また、金属パッドを形成した
後、必要以上の時間が経過すると、金属パッドの表面に
酸化膜が形成され、以後に形成する金属膜との電気的抵
抗が増大される。
来技術は、金属パッドを形成するために、深さが浅いコ
ンタクトホールを感光膜で被覆しなければならず、後続
工程においてこの被覆を取り除く等の工程が追加される
という問題があり、さらに、金属層を堆積した後、金属
配線を形成するためのマスク工程を行わなければならな
いという問題がある。 また、金属パッドを形成した
後、必要以上の時間が経過すると、金属パッドの表面に
酸化膜が形成され、以後に形成する金属膜との電気的抵
抗が増大される。
【００１０】したがって、本発明は上述のように工程が
複雑になることとコンタクトホールで発生する問題点と
を解決することにその目的がある。
複雑になることとコンタクトホールで発生する問題点と
を解決することにその目的がある。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明はシリコン基板上部に基板と絶縁される下部
導電配線を形成した後、その上部に平坦化用絶縁膜を形
成する段階と、前記絶縁膜の一定部分をエッチングして
基板と下部導電配線が露出する深さが異なるコンタクト
ホールを形成する段階と、全体構造上部に絶縁膜を堆積
して前記コンタクトホールに絶縁膜が十分に埋め込まれ
るようにする段階と、前記絶縁膜上部に金属配線マスク
用感光膜パターンを形成する段階と、露出された絶縁膜
をエッチングして金属配線が形成される部分とコンタク
トホールとを露出させる段階と、選択的金属が絶縁膜で
成長するように、露出した絶縁膜とコンタクトホール底
部とにシリコンを注入する段階と、前記感光膜パターン
を取り除く段階と、前記シリコンが注入された絶縁膜と
コンタクトホール底部に選択的金属膜を成長させる段階
とを含み、コンタクトホールを金属で埋め込むとともに
金属配線を形成することを特徴とする。
に、本発明はシリコン基板上部に基板と絶縁される下部
導電配線を形成した後、その上部に平坦化用絶縁膜を形
成する段階と、前記絶縁膜の一定部分をエッチングして
基板と下部導電配線が露出する深さが異なるコンタクト
ホールを形成する段階と、全体構造上部に絶縁膜を堆積
して前記コンタクトホールに絶縁膜が十分に埋め込まれ
るようにする段階と、前記絶縁膜上部に金属配線マスク
用感光膜パターンを形成する段階と、露出された絶縁膜
をエッチングして金属配線が形成される部分とコンタク
トホールとを露出させる段階と、選択的金属が絶縁膜で
成長するように、露出した絶縁膜とコンタクトホール底
部とにシリコンを注入する段階と、前記感光膜パターン
を取り除く段階と、前記シリコンが注入された絶縁膜と
コンタクトホール底部に選択的金属膜を成長させる段階
とを含み、コンタクトホールを金属で埋め込むとともに
金属配線を形成することを特徴とする。
【００１２】
【作用】本発明によれば、金属プラグと金属配線とを同
時に形成することにより工程段階を簡単にすることがで
き、コンタクトホール底面にバリア金属膜を形成する必
要がなく、以後の金属配線エッチング工程が不要となる
ので、工程側面と経済的な側面で大きい効果を得ること
ができるだけでなく平坦化も容易に達成することができ
る。
時に形成することにより工程段階を簡単にすることがで
き、コンタクトホール底面にバリア金属膜を形成する必
要がなく、以後の金属配線エッチング工程が不要となる
ので、工程側面と経済的な側面で大きい効果を得ること
ができるだけでなく平坦化も容易に達成することができ
る。
【００１３】
【実施例】以下、添付した図面を参照して本発明の詳細
な説明をする。
な説明をする。
【００１４】図４乃至図８は、本発明の実施例により深
さが異なるコンタクトホールに埋め込まれる金属配線を
形成する段階を示した断面図である。
さが異なるコンタクトホールに埋め込まれる金属配線を
形成する段階を示した断面図である。
【００１５】図４はシリコン基板（１）上にフィルド酸
化膜（２）を形成し、シリコン基板（１）のアクティブ
領域にトランジスタ（図示せず）を形成し、全体構造上
部に第１絶縁膜（３）を形成し、例えば前記フィルド酸
化膜（２）上部には下部導電配線（４）を形成し、全体
的に平坦化用第２絶縁膜（５）、例えばＳＯＧ膜とその
上部に第３絶縁膜（６）を形成した状態で前記シリコン
基板（１）と前記下部導電配線（４）に上部金属配線を
コンタクトするためのコンタクトホール（１０，１１）
を形成した断面図である。このように上部導電配線を何
処にコンタクトするかによりコンタクトホールの深さが
異なることが分かる。
化膜（２）を形成し、シリコン基板（１）のアクティブ
領域にトランジスタ（図示せず）を形成し、全体構造上
部に第１絶縁膜（３）を形成し、例えば前記フィルド酸
化膜（２）上部には下部導電配線（４）を形成し、全体
的に平坦化用第２絶縁膜（５）、例えばＳＯＧ膜とその
上部に第３絶縁膜（６）を形成した状態で前記シリコン
基板（１）と前記下部導電配線（４）に上部金属配線を
コンタクトするためのコンタクトホール（１０，１１）
を形成した断面図である。このように上部導電配線を何
処にコンタクトするかによりコンタクトホールの深さが
異なることが分かる。
【００１６】図５は全体構造上部に第４絶縁膜（７）を
形成するが、金属配線の深さを容易に調節することがで
き、以後工程の平坦化も容易にするために、エス オ
ジ（ＳＯＧ：Ｓｐｉｎ ｏｎ ｇｌａｓｓ）薄膜を用い
てウエーハ全面に約４０００オングストローム程度塗布
した状態を示している。
形成するが、金属配線の深さを容易に調節することがで
き、以後工程の平坦化も容易にするために、エス オ
ジ（ＳＯＧ：Ｓｐｉｎ ｏｎ ｇｌａｓｓ）薄膜を用い
てウエーハ全面に約４０００オングストローム程度塗布
した状態を示している。
【００１７】図６は前記第４絶縁膜（７）を塗布し、そ
の上部に感光膜を塗布した後金属配線が形成される部分
の感光膜を取り除いて感光膜パターン（８）を形成した
状態を示している。
の上部に感光膜を塗布した後金属配線が形成される部分
の感光膜を取り除いて感光膜パターン（８）を形成した
状態を示している。
【００１８】図７は前記感光膜パターン（８）をマスク
にして露出された第４絶縁膜（７）を、湿式エッチング
で取り除き金属配線が形成される部分の第３絶縁膜
（６）の表面とコンタクトホール（１０，１１）を露出
させ、この状態でシリコン（Ｓｉ）をイオン注入してコ
ンタクトホール（１０，１１）底部のシリコン基板
（１）と下部導電配線（４）、露出された第３絶縁膜
（６）にシリコンが注入される状態を示している。前記
湿式エッチングで第４絶縁膜（７）を取り除く場合に
は、その溶液はビ オ イ（ＢＯＥ）を用い、前記シリ
コンをイオン注入する際のシリコンのドーズ量は１．０
×１０14ｃｍ-2から１．０×１０15ｃｍ-2程度にしてそ
のエネルギーは２０ＫｅＶ乃至５０ＫｅＶ程度にする。
にして露出された第４絶縁膜（７）を、湿式エッチング
で取り除き金属配線が形成される部分の第３絶縁膜
（６）の表面とコンタクトホール（１０，１１）を露出
させ、この状態でシリコン（Ｓｉ）をイオン注入してコ
ンタクトホール（１０，１１）底部のシリコン基板
（１）と下部導電配線（４）、露出された第３絶縁膜
（６）にシリコンが注入される状態を示している。前記
湿式エッチングで第４絶縁膜（７）を取り除く場合に
は、その溶液はビ オ イ（ＢＯＥ）を用い、前記シリ
コンをイオン注入する際のシリコンのドーズ量は１．０
×１０14ｃｍ-2から１．０×１０15ｃｍ-2程度にしてそ
のエネルギーは２０ＫｅＶ乃至５０ＫｅＶ程度にする。
【００１９】図８は選択的金属膜（９）を堆積させ金属
プラグと金属配線を同時に形成した状態を示している。
この時、選択的金属膜の堆積は低圧化学的気相成長（Ｌ
ＰＣＶＤ：Ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）反応機を用い
て行い、選択的金属膜にはタングステン（Ｗ）、アルミ
ニウム又は銅等が用いられる。
プラグと金属配線を同時に形成した状態を示している。
この時、選択的金属膜の堆積は低圧化学的気相成長（Ｌ
ＰＣＶＤ：Ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）反応機を用い
て行い、選択的金属膜にはタングステン（Ｗ）、アルミ
ニウム又は銅等が用いられる。
【００２０】
【発明の効果】以上説明したように、本発明の金属配線
製造方法によれば、絶縁膜の所定の領域とコンタクトホ
ール底部とにシリコンイオンを注入してから選択性金属
を堆積することにより、コンタクトホールの深さが不均
一であっても、金属配線とコンタクトプラグとを同時に
形成することができ、しかも、コンタクトプラグにおい
てボイドが発生しない。
製造方法によれば、絶縁膜の所定の領域とコンタクトホ
ール底部とにシリコンイオンを注入してから選択性金属
を堆積することにより、コンタクトホールの深さが不均
一であっても、金属配線とコンタクトプラグとを同時に
形成することができ、しかも、コンタクトプラグにおい
てボイドが発生しない。
【図１】従来技術を示すもので、深さが異なるコンタク
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第１段階を示した断面図。
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第１段階を示した断面図。
【図２】従来技術を示すもので、深さが異なるコンタク
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第２段階を示した断面図。
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第２段階を示した断面図。
【図３】従来技術を示すもので、深さが異なるコンタク
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第３段階を示した断面図。
トホールを介して下部導電体にコンタクトされる金属配
線を形成する第３段階を示した断面図。
【図４】本発明による製造方法を示すもので、深さが異
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第１段階を示した断面図。
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第１段階を示した断面図。
【図５】本発明による製造方法を示すもので、深さが異
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第２段階を示した断面図。
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第２段階を示した断面図。
【図６】本発明による製造方法を示すもので、深さが異
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第３段階を示した断面図。
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第３段階を示した断面図。
【図７】本発明による製造方法を示すもので、深さが異
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第４段階を示した断面図。
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第４段階を示した断面図。
【図８】本発明による製造方法を示すもので、深さが異
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第５段階を示した断面図。
なるコンタクトホールを介して下部導電体にコンタクト
される金属配線を形成する第５段階を示した断面図。
１…シリコン基板、２…フィルド酸化膜、３…第１絶縁
膜、４…下部導電配線、５…第２絶縁膜、６…第３絶縁
膜、７…第４絶縁膜、８…感光膜パターン、９…金属配
線、１０，１１…コンタクトホール、２０…第４絶縁
膜、２２…金属パッド。
膜、４…下部導電配線、５…第２絶縁膜、６…第３絶縁
膜、７…第４絶縁膜、８…感光膜パターン、９…金属配
線、１０，１１…コンタクトホール、２０…第４絶縁
膜、２２…金属パッド。
Claims (4)
- 【請求項１】 金属配線製造方法において、 シリコン基板上部に基板と絶縁される下部導電配線を形
成した後、その上部に平坦化用絶縁膜を形成する段階
と、 前記絶縁膜の一定部分をエッチングして基板と下部導電
配線が露出する深さが異なるコンタクトホールを形成す
る段階と、 全体構造上部に絶縁膜を堆積して前記コンタクトホール
に絶縁膜が十分に埋め込まれるようにする段階と、 前記絶縁膜上部に金属配線マスク用感光膜パターンを形
成する段階と、 露出した絶縁膜をエッチングして金属配線が形成される
部分とコンタクトホールとを露出させる段階と、 選択的金属が絶縁膜で成長するように、露出した絶縁膜
とコンタクトホール底部とにシリコンを注入する段階
と、 前記感光膜パターンを取り除く段階と、 前記シリコンが注入された絶縁膜とコンタクトホール底
部に選択的金属膜を成長させる段階とを含み、コンタク
トホールを金属で埋め込むとともに金属配線を形成する
ことを特徴とする金属配線製造方法。 - 【請求項２】 前記コンタクトホールに堆積される絶縁
膜は、エス オ ジ（ＳＯＧ）膜で形成することを特徴
とする請求項１記載の金属配線製造方法。 - 【請求項３】 前記選択的金属膜を低圧化学的気相成長
（ＬＰＣＶＤ）方式で形成することを特徴とする請求項
１記載の金属配線製造方法。 - 【請求項４】 前記コンタクトホール上部に塗布された
絶縁膜を、湿式エッチングでエッチングすることを特徴
とする請求項１記載の金属配線製造方法。
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| JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256626A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 絶縁膜表面での薄膜選択成長方法 |
| JPH0334315A (ja) * | 1989-06-29 | 1991-02-14 | Sony Corp | 配線形成方法 |
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|---|---|---|---|---|
| US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
| US4954214A (en) * | 1989-01-05 | 1990-09-04 | Northern Telecom Limited | Method for making interconnect structures for VLSI devices |
| JPH02203531A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法 |
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| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| DE69034137D1 (de) * | 1990-10-01 | 2004-06-03 | St Microelectronics Srl | Herstellung von Kontaktanschlüssen bei der alles überdeckenden CVD-Abscheidung und Rückätzen |
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
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1994
- 1994-12-21 US US08/363,634 patent/US5459100A/en not_active Expired - Lifetime
- 1994-12-21 JP JP6318177A patent/JP2912558B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256626A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 絶縁膜表面での薄膜選択成長方法 |
| JPH0334315A (ja) * | 1989-06-29 | 1991-02-14 | Sony Corp | 配線形成方法 |
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| JP2912558B2 (ja) | 1999-06-28 |
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