KR100197671B1 - 반도체 소자의 비아콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 비아콘택홀 형성방법에 관한 것으로, 반도체기판 상부에 제1금속배선을 형성하고, 전체표면상부에 제1내부절연막, 평탄화층인 SOG 절연막 및 제2내부절연막을 형성한 다음, 비아콘택홀을 형성하는 방법에 있어서, 상기 제2내부절연막, SOG 절연막 및 제1내부절연막을 식각하여 비아콘택홀을 형성하고, 전체표면상부에 CVD 실리콘막을 소정두께 형성하되, 상기 SOG 절연막의 보우잉 부분을 매립한 다음, 상기 CVD 실리콘막을 증착 두께만큼 이방성식각하되, 상기 비아콘택홀 저부에 상기 실리콘막이 남기고 전체표면상부에 접합층을 소정두께 형성한 다음, 상기 비아콘택홀을 매립하는 제2금속배선인 알루미늄합금을 고온에서 증착하여 상기 반도체기판과 실리콘막 계면에 TiAlSi 층을 형성하여 비아콘택저항의 증가를 방지하고 보우잉 현상을 보상하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 비아콘택홀 형성방법
제1a도 내지 제1c도는 종래기술에 따른 반도체소자의 비아콘택홀 형성방법을 도시한 단면도.
제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,33 : 층간절연막 13,35 : 제1내부산화막
15,37 : SOG 절연막 17,38 : 제2내부산화막
19,39 : 비아콘택홀 21 : CVD 실리콘막
23 : 티타늄막 25,43 : 알루미늄합금
41,60 : 보우잉 부분
본 발명은 반도체소자의 비아콘택홀 형성방법에 관한 것으로, 특히 제1금속배선에 제2금속배선을 콘택시키는 콘택홀 형성시 평탄화층인 에스.오.지 (Spin On Glass, 이하에서 SOG 라 함) 절연막의 보우잉 (bowing) 현상을 보상하는 매립층으로 비아콘택홀의 측벽을 평탄화시켜 반도체소자의 콘택특성을 향상시키는 것에 관한 것이다.
반도체소자가 고집적화됨에 따라 콘택홀의 에스펙트비 (aspectratio)가 증가하게 되었다.
그로인하여, 콘택홀을 매립하는 공정진행시 매립물질의 단차피복비가 현저히 감소되어 보이드(void)와 같은 단점이 발생되기도 하다.
게다가, 반도체기판에 제1금속배선을 형성하고 상기 제1금속배선에 접속되는 제2금속배선 형성공정중 비아콘택홀 형성공정시, 상기 제1금속배선과 제2금속배선의 사이에 게재되는 에스.오.지 (Spin On Glass, 이하에서 SOG 라 함) 절연막이 산소가스와 반응하여 수축됨으로써 보우잉되는 현상이 발생하여 단차피복비를 더욱 더 감소시킨다.
제1a도 내지 제1c도는 종래기술에 따른 반도체소자의 비아콘택홀 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨)에 층간절연막(31)을 형성하고, 상기 층간절연막(31) 상부에 제1금속배선(33)을 형성한다. 그리고, 상기 제1금속배선(33) 상부에 제1내부산화막(35)을 일정두께 형성한다.
그리고, 상기 제1내부산화막(35) 상부에 평탄화층인 SOG 절연막(37)을 형성한다.(제1a도)
그 다음에, 상기 SOG 절연막(37) 상부에 제2내부산화막(38)을 두껍게 형성한다. 그리고, 상기 제2내부산화막(38) 상부에 감광막패턴(도시안됨)을 형성한다. 이때, 상기 감광막패턴은 비아콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 감광막패턴을 마스크로 하여 상기 제2내부산화막(39)을 소정두께 등방성식각하여 언더컷(under cut)을 형성한다. 그 다음에, 상기 감광막패턴을 마스크로 하여 상기 제2내부산화막(38), SOG 절연막(37) 및 제1내부산화막(35)을 순차적으로 식각함으로써 상기 제1금속배선(33)을 노출시키는 비아콘택홀(39)을 형성한다.
이때, 상기 SOG 절연막(37)은 보우잉 부분(41)이 발생한다. (제1b도)
그 다음에, 산소플라즈마를 이용하여 상기 감광막패턴을 제거한다. 이때, 상기 산소플라즈마의 산소가 상기 SOG 절연막(37)와 반응하여 C-H + 02⇒ CO2+ H20 로 됨으로써 C-H 결합이 끊어지며, 상기 SOG 절연막(37)이 수축하여 상기 보우잉 부분(41)이 더욱 심화되어 과-보우잉 부분을 형성한다.
그리고, 상기 콘택식각공정시 상기 비아콘택홀(39)의 내부에 발생되는 폴리머(도시안됨)를 습식방법으로 제거한다.
그 다음에, 전체표면상부에 제2금속배선(43)을 형성한다. 이때, 상기 비아콘택홀(39)의 내부에 보우잉 부분(41)에 의하여 상기 제2금속배선(43)이 단락되는 경우도 발생하여 반도체소자의 콘택특성을 저하시킨다. (제1c도)
한편, SOG 절연막과 보우잉 현상을 방지하기 위하여, 상기 SOG 절연막을 증착하고 이온주입공정이나 전자빔 큐어링 (e-beam curing) 공정을 진행하여 상기 SOG 절연막의 수분 및 탄소를 제거하면서 밀도를 증가시키는 방법이 검토되고 있으나, 산화막에 손상을 주게되어 문턱전압(Vt) 저하 및 변화(shift) 등으로 반도체소자의 신뢰성을 저하시켜 사용에 제한을 받고 있다.
상기한 바와같이 종래의 비아콘택홀 형성방법은, SOG 절연막이 산소와 반응하여 수축함으로써 보우잉 부분이 유발되어, 후속공정인 비아콘택홀의 금속배선물질 매립공정시 단차피복비를 저하시켜 보이드와 같은 단점을 발생시킴으로써 금속배선의 특성을 저하시켜 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 보우잉 부분을 비롯한 전체표면상부에 화학기상증착(Chemical Vapor Deposition, 이하에서 CVD 라 함) 방법으로 실리콘막을 증착하여 상기 보우잉 부분을 매립하고 비아콘택홀 저부의 상기 실리콘막을 식각함으로써 비아콘택저항의 증가없이 비아콘택홀을 형성하는 반도체소자의 비아콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비아콘택홀 형성방법의 특징은, 반도체기판 상부에 제1금속배선을 형성하고, 전체표면상부에 제1내부절연막, 평탄화층인 SOG 절연막 및 제2내부절연막을 형성한 다음, 비아콘택홀을 형성하는 방법에 있어서, 상기 제2내부절연막, SOG 절연막 및 제1내부절연막을 식각하여 비아콘택홀을 형성하는 공정과, 전체표면상부에 CVD 실리콘막을 소정두께 형성하되, 상기 SOG 절연막의 보우잉 부분을 매립하는 공정과, 상기 CVD 실리콘막을 증착 두께만큼 이방성식각하되, 상기 비아콘택홀 저부에 상기 실리콘막이 남는 공정과, 전체표면상부에 접합층을 소정두께 형성하는 공정과, 상기 비아콘택홀을 매립하는 제2금속배선인 알루미늄합금을 고온에서 증착하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도 본 발명에 따른 반도체소자의 비아콘택홀 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 제1금속배선(11)을 형성한다. 그리고, 상기 제1금속배선(11) 상부에 제1내부산화막(13)을 일정두께 형성한다.
그리고, 상기 제1내부산화막(13) 상부에 평탄화층인 SOG 절연막(15)을 형성한다.
그 다음에, 상기 SOG 절연막(15) 상부에 제2내부산화막(17)을 두껍게 형성한다. 그리고, 상기 제2내부산화막(17) 상부에 감광막패턴(도시안됨)을 형성한다. 이때, 상기 감광막패턴은 비아콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 감광막패턴을 마스크로 하여 상기 제2내부산화막(17), SOG 절연막(15) 및 제1내부산화막(13)을 순차적으로 식각함으로써 상기 제1금속배선(11)을 노출시키는 비아콘택홀(19)을 형성한다.
이때, 상기 SOG 절연막(37)은 보우잉 부분(50)이 발생한다.
여기서, 상기 감광막패턴을 마스크로 하는 콘택식각공정은 상기 감광막패턴을 마스크로하여 상기 제2내부산화막(17)을 소정두께 등방성식각하여 언더컷(under cut)을 형성한 다음에 실시할 수도 있다.
그 다음에, 산소플라즈마를 이용하여 상기 감광막패턴을 제거한다. 이때, 상기 산소플라즈마의 산소가 상기 SOG 절연막(15)와 반응하여 C-H + 02⇒ CO2+ H20 로 됨으로써 C-H 결합이 끊어지며, 상기 SOG 절연막(15)이 수축하여 상기 보우잉 부분(50)이 더욱 심화된다.
그 다음에, 단차피복비(step coverage)가 좋은 화학기상증착(Chemical Vapor Deposition, 이하에서 DVD 라 함) 방법으로 실리콘막(21)을 증착하여 상기 보우잉 부분(50)을 매립하는 방법을 사용함으로써 접착층인 티타늄막(도시안됨)이 상기 비아콘택홀(19) 측벽에 증착되어 상기 비아콘택홀(19)이 매립이 용이하도록 한다.
이때, 상기 CVD 실리콘막(21)은 500 ~ 1000 Å 정도의 두께로 증착한다. (제2a도)
그 다음에, 상기 CVD 실리콘막(21)의 증착 두께 만큼 RF 스퍼터 식각 (sputter etching) 공정으로 전면식각을 실시한다.
이때, 상기 비아콘택홀(19) 저부의 상기 CVD 실리콘막(21)은 대부분 제거되고 100Å 이하로 남아있게 된다.
그리고, 상기 비아콘택홀(19)의 측벽에 형성된 상기 CVD 실리콘막(21)도 식각되어 평탄화 효과를 얻을 수 있다. (제2b도)
그 다음에, 전체표면상부에 접합층인 티타늄막(23)을 소정두께 형성한다. 이때, 상기 티타늄막(23)은 PVD 방법으로 700 ~ 1300Å 정도의 두께로 형성한다. (제2c도)
그 다음에, 상기 비아콘택홀(19)을 매립하는 제2금속배선인 알루미늄합금(25)을 고온에서 증착하여 상기 비아콘택홀(19)의 저부에 남아있는 실리콘막(21)을 비저항 약 30 ~ 40 μΩㆍ cm 정도의 TiAlSi 층(도시안됨)으로 변화시킨다. 이로 인하여, 상기 비아콘택홀(19) 저부에 남아있는 상기 실리콘막(21)에 의한 비아저항의 증가를 방지한다. (제2d도)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 비아콘택홀 형성방법은, SOG 절연막의 보우잉 부분을 CVD 실리콘막으로 매립하고, 비아콘택홀 저부의 상기 CVD 실리콘막(21)을 TiAlSi 층으로 변화시켜 단차피복비를 향상시키고 비아콘택저항의 증가를 방지하여 반도체소자의 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (4)

  1. 반도체기판 상부에 제1금속배선을 형성하고, 전체표면상부에 제1내부절연막, 평탄화층인 SOG 절연막 및 제2내부절연막을 형성한 다음, 비아콘택홀을 형성하는 방법에 있어서, 상기 제2내부절연막, SOG 절연막 및 제1내부절연막을 식각하여 비아콘택홀을 형성하는 공정과, 전체표면상부에 CVD 실리콘막을 소정두께 형성하되, 상기 SOG 절연막의 보우잉 부분을 매립하는 공정과, 상기 CVD 실리콘막을 증착 두께만큼 이방성식각하되, 상기 비아콘택홀 저부에 상기 실리콘막이 남는 공정과, 전체표면상부에 접합층을 소정두께 형성하는 공정과, 상기 비아콘택홀을 매립하는 제2금속배선인 알루미늄합금을 고온에서 증착하는 공정을 포함하는 반도체소자의 비아콘택홀 형성방법.
  2. 제1항에 있어서, 상기 CVD 실리콘막은 300 ~ 550℃ 정도의 온도에서 500 ~ 1000Å 정도의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 비아콘택홀 형성방법.
  3. 제1항에 있어서, 상기 접합층은 티타늄막으로 700 ~ 1300Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 비아콘택홀 형성방법.
  4. 제1항에 있어서, 상기 알루미늄합금 증착공정은 상기 반도체기판과 CVD 실리콘막계면에 TiAlSi 층을 형성하는 것을 특징으로 하는 반도체소자의 비아콘택홀 형성방법.
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