KR980005515A - 반도체 소자의 비아콘택홀 형성방법 - Google Patents

반도체 소자의 비아콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 비아콘택홀 형성방법에 관한 것으로, 반도체기판 상부에 제1금속배선을 형성하고, 전체표면상부에 제1내부절연막, 평탄화층인 SOG절연막 및 제2내부절연막을 형성한 다음, 비아콘택홀을 형성하는 방법에 있어서, 상기 제2내부절연막, SOG 절연막 및 제1내부절연막을 식각하여 비아콘택홀을 형성하고, 전체표면상부에 CVD 실리콘막을 소정두께 형성하되, 상기 SOG절연막의 보우잉 부분을 매립한 다음, 상기 CVD 실리콘막을 증착 두께만큼 이방성식각 하되, 상기 비아콘택홀 저부에 상기 실리콘막이 남기고 전체표면상부에 접합층을 소정두께 형성한 다음, 상기 비아콘택홀을 매립하는 제2금속배선인 알루미늄합금을 고온에서 증착하여 상기 반도체기판과 실리콘막 계면에 TiAlSi 층을 형성하여 비아콘택저항의 증가를 방지하고 보우잉 현상을 보상하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 소자의 비아콘택홀 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (4)

  1. 반도체기판 상부에 제1금속배선을 형성하고, 전체표면상부에 제1내부절연막, 평탄화층인 SOG절연막 및 제2내부절연막을 형성한 다음, 비아콘택홀을 형성하는 방법에 있어서, 상기 제2내부절연막, SOG 절연막 및 제1내부절연막을 식각하여 비아콘택홀을 형성하는 공정과, 전체표면상부에 CVD 실리콘막을 소정두께 형성하되, 상기 SOG절연막의 보우잉 부분을 매립하는 공정과, 상기 CVD 실리콘막을 증착 두께만큼 이방성식각 하되, 상기 비아콘택홀 저부에 상기 실리콘막이 남는 공정과, 전체표면상부에 접합층을 소정두께 형성하는 공정과, 상기 비아콘택홀을 매립하는 제2금속배선인 알루미늄합금을 고온에서 증착하는 공정을 포함하는 반도체소자의 비아콘택홀 형성방법.
  2. 제1항에 있어서, 상기 CVD실리콘막은 300~550℃ 정도의 온도에서 500~1000Å 정도의 온도에서 형성하는 것을 특징으로하는 반도체소자의 비아콘택홀 형성방법.
  3. 제1항에 있어서, 상기 접합층은 티타늄막으로 700~1300Å정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 비아콘택홀 형성방법.
  4. 제1항에 있어서, 상기 알루미늄합금 증착공정은 상기 반도체기판과 CVD 실리콘막 계면에 TiAlSi 층을 형성하는 것을 특징으로하는 반도체소자의 비아콘택홀 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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