KR950020182A - 피씨엠(pcm) 채널 별 다중처리를 위한 메모리 억세스 제어 시스템 - Google Patents

Abstract

본 발명은 PCM 채널상에서 다중처리(multi-processing)를 하기 위한 채널 제어에 관한 것으로, 특히 각 채널별로 서로 다른 데이타를 필요로 하는 경우에 이를 처리하기 위한 메모리 억세스 제어 시스템에 관한 것이다. 본 발명의 PCM 채널별 다중처리를 위한 메모리 억세스 제어 시스템은 포트 프로세서로부터 데이타 버스를 통해 선택된 채널번호(PCM 타임 슬롯 번호)및 스타트 어드레스가 래치되는 스타트 어드레스 애치(11)와, 포트 프로세서의 데이타버스와 PCM 프레임 동기펄스의 한 타임슬롯 신호보다 반주기만큼 지연된 타임 슬롯 어드레스버스에 연결되어 채널번호를 선택하기 위한 타임슬롯 선태기(12)와, 상기 래치된 스타트 어드레스값이 선택된 채널번호구간동안 어드레스 버스를 통하여 기억되는 타임슬롯 메모리(14)와, PCM 데이타 주기마다 반복적으로 발생되며 PCM 프레임 동기 펄스보다 반주기만큼 지연된 타임 슬롯 메모리에 대한 어드레스 신호를 발생하는 타임 슬롯 억세스 카운터(13)와, 이전의 데이타 값을 받아 다음번 어드레스 신호를 발생하는 어드레스 카운터(15)와, 다수의 채널로 로우드된 공유 메모리의 시작 어드레스값이 자동적으로 증가될 수 있도록 타임 슬롯의 메모리에 기억된 어드레스값이 증가된 어드레스값으로 되어 종전 타임 슬롯으로 기억되어 공유메모리의 어드레스를 각 채널별로 다르게 증가시키며, 메모리칩 인에이블 신호에 동기하여 기억된 데이타를 출력하는 메모리(16)와, 상기 메모리로부터 출력된 데이타를 해당 PCM 타임 슬롯의 타이밍에 맞추어 래치시키기 위한 데이타 래치(17)와, 상기 데이타 래치로부터 출력된 데이타를 시리얼로 변환하여 PCM 버스로 출력하는 멀티플렉서(18)로 구성된다.

Description

피씨엠(PCM)채널 별 다중처리를 위한 메모리 억세스 제어 시스템

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 일실시예에 따른 PCM 채널별로 다중처리를 하기 위해 하나의 공통 메모리를 사용한 메모리 억세스 제어 시스템의 구성을 나타낸 개략블록도이다.

Claims (1)

1. 포트 프로세서로부터 데이타 버스를 통해 선택된 채널번호(PCM 타임 슬롯 번호)및 스타트 어드레스가 래치되는 스타트 어드레스 래치(11)와, 포트 프로세서의 데이타버스와 PCM 프레임 동기펄스의 한 타임슬롯 신호보다 반주기만큼 지연된 타임 슬롯 어드레스버스에 연결되어 채널번호를 선택하기 위한 타임슬롯 선택기(12)와, 상기 래치된 스타트 어드레스값이 선택된 채널번호구간동안 어드레스 버스를 통하여 기억되는 타임슬롯 메모리(14)와, PCM 데이타 주기마다 반복적으로 발생되며 PCM 프레임 동기 펄스보다 반주기만큼 지연된 타임 슬롯 메모리에 대한 어드레스 신호를 발생하는 타임 슬롯 억세스 카운터(13)와, 이전의 데이타 값을 받아 다음번 어드레스 신호를 발생하는 어드레스 카운터(15)와, 다수의 채널로 로우드된 공유 메모리의 시작 어드레스값이 자동적으로 증가될 수 있도록 타임 슬롯의 메모리에 해당 채널영역에 기억된 어드레스값이 증가된 어드레스값으로 되어 종전 타임 슬롯으로 기억되어 공유메모리의 어드레스를 각 채널별로 다르게 증가시키며, 메모리칩 인에이블 신호에 동기하여 기억된 데이타를 출력하는 메모리(16)와, 상기 메모리로부터 출력된 데이타를 해당 PCM 타임 슬롯의 타이밍에 맞추어 래치시키기 위한 데이타 래치(17)와, 상기 데이타 래치로부터 출력된 데이타를 시리얼로 변환하여 PCM 버스로 출력하는 멀티플렉서(18)로 구성되는 것을 특징으로 하는 PCM 채널별 다중 처리를 위한 메모리 억세스 제어 시스템.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.