SU1241287A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах средней производительности. Целью изобретени   вл етс  повьшение надежности устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее буферный накопитель, блок оперативной пам ти, блок сравнени , регистр адреса столбца, регистр адреса строки, регистр считываемой информации, два триггера обращени , первый элемент ИЛИ, индикаторы состо ни  адресных шин, формирователь импульсов коррекции, введены , счетчик, триггер установки в ноль, второй элемент ИЛИ, элемент НЕ и блок выборки адреса, содержащий шифратор и элементы сравнени . В устройстве отпадает надобность в мультиплексировании данных, считываемых из разных строк накопител  с целью совмещени  операции поиска адреса в блоке оперативной пам ти с операцией считьшани  данных из накопител . 1 з.п. ф-лы, 2 ил. S (Л

Description

12

Изобрете ние относитс  к вычисли- тельной технике и может быть испол зёвано в процессорах средней производительности .

Целью изобретени   вл етс  повышение надежности устройства.

На фиг. 1 изображена буферного запоминающего устройства; . на фиг.. 2 - схема блока выборки строки.

Буферное запоминающее устройство (фиг. 1) содержит буферный накопитель 1, блок 2 оперативной пам ти, блок 3 сравнени , регистр А адреса столбца, регистр 5 адреса строки, регистр 6 считываемой информации, индикаторы 7-9 состо ни  адресных шин, триггеры 10 и 11 обращени , блок 12 выборки строки, формирова- . тель 13 импульсов коррекции, счетчик 14, триггер 15 установки в ноль, первьй 16 и второй 17 элементы ИЛИ, элемент НЕ 18. На фиг, 1 прин ты следуюпще обозначений: первые информационные входы 19 устройства, вторы информационные входы 20 устройства, первый 21 и второй 22 управл ющие входы устройства, вход 23 установки устройства, синхронизирук ца  шина 24 устройства, первый 25 и второй 26 управл ющие выходы устройства.

Блок 12 выборки строки (фиг.2) содержит элементы сравнени  27 - 29, шифратор 30.

Буферна  пам ть работает следующим образом.

По адресу столбца, наход щемус  в регистре 4 адреса столбца, из индикаторов состо ни  адресньпс шин 7 9 считьгааютс  коды заданного столбца , характеризующие соответственно активность первой, второй и третьей строки буферной пам ти.

Данные коды сравниваютс  в бло- ке 12 выборки сгроки с содержимым счетчика 14, которое равно коду максмально активной строки (11/12СС). Унитарный код на выходе элементов сравнени  парвой, второй и третьей строки кодируетс  шифратором 30 в двухразр дный код адреса строки буферной- пам ти, имеющей максимальную . активнбсть. Данный адрес заноситс  в регистр 5 адреса строки.

После этого из блока 2 оперативно пам ти по адресу столбца и адресу Строки считываетс  адрес строки оперативной пам ти, обращение к которой

7 ,31,

в данный момент  вл етс  наиболее веро тным. Одновременно из буферного накопител  1 начинает считьгоатьс  соответствующа  информаци . После окончани  импульса, по которому производилось Зсшесение в регистр 5 адреса

строки, Пр;,г. МЬДИфикацИЯ

счетчика 14 на -1. Содержимое счетчика становитс  равным 10/2СС, что

соответствует активности наиболее

активной строки после максимально активной .

Адрес,, считанный из блока 2 оперативной пам ти, сравниваетс  в блоке 3 сравнени  с адресом оперативной пам ти, которьй поступает по входу 20 устройства. Если сравнение происходит , то на вход триггера 11 обраще-. ни  поступает логическа  1 с выхода

блока 3 сравнени . По импульсу, по- ступарощему в конце первого такта с входной синхронизирукхцей шины 24 устройства на синхровход триггера 11 обращени , он устанавливаетс  в 1,

а в триггер 10 обращени  к оперативной пам ти заноситс  О с выхода элемента 18 НЕ, так как триггер 15 установки в ноль находитс  в 1. По ;этому же импульсу в регистр 6 счиii aHHot информа)щии заноситс  слово, считанное из буферного накопител  1, Логическа  Г на первом управл ющем выходе 25 и О на втором управл ющем выходе 26 устройства сообщают

процессору о том, что требуема  информаци  считана из буферного накопител  1 и обращени  к оперативной пам ти не требуетс .

В случае, если сравнение не произошло , триггер 10 обращени  к оперативной пам ти и триггер 11 обращени  устанавливаютс  в О, что сообщает процессору о том, что тре- буемь й адрес не найден, но помех не

закончен.

В следующего, второго, такта процессора 1 со второго выхода счетчика 14 (так как содер:/;иное счетчика 14 не нулевое) заноситс  в триггер 15 установки в ноль. А в ре-- гистр 5 адреса строки заноситс  адрес строки буферной пам ти, активность которой равна 10/2СС.

После этого содержимое счетчика модифицируетс  на -1 и становитс  равным 01/2СС, одновременно из блока оперативной пам ти 2 считываетс  адрес , соответствугаций строке буферной

3124

пам ти, активность которой равна 10/2СС.

Если во втором такте сравнени  не происходит, то в конце данного такта триггер 10 обращени  к опера- тивной пам ти и триггер 11 обращени  также, как и в предьщущем такте, устанавливаютс  в О.

В третьем такте провер етс  адрес блока 2 оперативной пам ти, располо- Ю женной в строке, активность которой равна 01/2СС, а значение счетчика 14 после модификации становитс  равным 00/2СС.

И если сравнение не производитс , is то в четвертом такте провер етс  последний непроверенный адрес блока 2 оперативной пам ти, расположенный в строке буферной пам ти, имеющей активность 00/2СС.20

В начале четвертого такта логической О со второго выхода счетчика 14 (так как содержимое счетчика 14 равно нулю) заноситс  в триггер 15 yctaнoвки в ноль. И если и в данном 25 .такте сравнение не произойдет, то на всех входах первого 16 и второго 17 элементов ШШ будут О. И таким образом в конце данного такта в триггер 10 обращени  к оперативной пам - 30 ти заноситс  1, а в триггер 11 обращени  - 6. Это указывает процессору на то, что требуемой ему информации в буферной пам ти нет,

В течение всех тактов процессора, 35 в которых производитс  поиск требуемого адреса, О на первом-управл ющем входе устройства, а 1 на втором управл ющем входе 22 устройства разрешают установку триггера 10 40 ки  к оперативной пам ти и триггера 11 обращени .

В предлагаемой буферной пам ти отпадает надобность в мультиплексироват НИИ данных, считываемых из раз.ных 45 строк накопител  буферной пам ти с целью совмещени  операции поиска адреса в блоке оперативной пам ти с операцией считывани  данных из накопител  буферной пам ти. Сам буфер- 50 ный накопитель 1 может быть реализован более компактно на микросхемах пам ти на большее число слов.

Claims (2)

1. Буферное запоминающее устройство , содержащее буферный накопитель, блок оперативной пам ти, блок срав

; аЮ

is 20

25 30 35 40

45 0

5

2874

нени , регистр адреса столбца, регистр адреса строки, регистр считываемой информации, два триггера обращени , первый элемент HJIH, индикаторы состо ни  адресных шин, формирователь импульсов коррекции, выходы которого соединены с информационными входами индикаторов состо ни  адресных шин, выходы которых соединены соответственно с первым, вторым и третьим входами формировател  импульсов коррекции , адресные входы индикаторов состо ни  адресных шин соединены с соот- ветств тощими входами блока оператив- ной пам ти и буферного накопител  и выходами регистра адреса столбца, информационный вход которого  вл етс  первым информационным входом устройства , управл ющий вход регистра адреса столбца  вл етс  первым управл ющим входом устройства, синхровходы регистра адреса столбца, формиронател  импульсов коррекции, первого триггера обращени , второго триггера обращени , регистра адреса строки, регистра считываемой информации  вл ютс  синхровходом устройства, входы,регистра считываемой информации соединены с выходами буферного накопител , адресные входы которого соединены с входами регистра адреса строки и адресными входами блока оперативной пам ти, выходы которого соединены с первым входом блока сравнени , второй вход которого  вл етс  вторым информационным входом устройства, выход блока сравнени  соединен с первым входом первого элемента ИМ, выход которого соединен с четвертым входом формировател  импульсов коррекции и- с первым входом второго триггера обращени , выход которого  вл етс  первым управ- выходом устройства, а вход управлени  второго триггера обращени  соединен с управл ющим входом первого триггера обращени  и  вл етс  вторым управл ющим входом устройства , выход первого триггера обращени   вл етс  вторым управл ющим выходом устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены счетчик, триггер установки в О, второй элемент ШШ, элемент НЕ и блок выборки строки, первый вход которого соединен с входом регистра адреса строки, второй выход блока

выборки строки соединен с п тым входом формировател  импульсов, коррекции , входы блока выборки строки соединены с выходами соответствующих индикаторов состо ни  адресных шин, а вход проверки блока выборки строки соединен с шестым входом формировател  импульсов коррекции и с первый выходом счетчика, второй выход которого соединен с входом триггера установки в О, синхровход которого подключен к синхровходу счетчика и синхронизирукщей шине, вход управлени  счетчика соединен с управл ющим входом триггера установки в О и  вл етс  входом установки устройства, выход триггера установки в 0. соединен .с первым

Фиг.

входом втор ого элемента или, второй вход которого соединен с выходом блока сравнени , выход второго эЛемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с входом первого триггера обращени .

2. Устройство по п. 1, отличающеес  тем, что блок выборки строки содержит шифратор и элементы сравнени , первые входы которых  вл ютс  адресными входами блока выборки строки, вторые входы элементов сравнени   вл ютс  информационными входами блока выборки строки, выходы элементов сравнени  соединены с входами шифратора, выходы которого  вл ютс  выходами блока выборки строки., .

L

25

Ж

Фие.г