SU1423981A1 - Устройство дл программного управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах числового программного управлени  металлообрабатывающим оборудованием. Цель изобретени  - сокращение аппаратных затрат на блок пам ти дл  хранени  управл ющих программ и повышение его надежности. Эта цель достигаетс  тем, что в устройство дл  программного управлени , содержащее блок ввода управл ющих программ, дешифратор адреса, преобразователь кодов , блок коммутации, блок промежуточной пам ти, блок пам ти управл ющей программы, включенньй между блоком промежуточной пам ти и интерпол тором , AononHiiTenbHo введены регистр состо ни  пам ти, блок управлени  и мультиплексор, причем входы регистра состо ни  пам ти св заны с выходами дешифратора адреса, блока управлени  и блока пам ти, а его выход присоединен к входам блока управлени  и мультиплексора, другие входы мультиплексора соединены с выходами блока промежуточной пам ти и блока управлени , выход мультиплексора присоединен к блоку пам ти, другие входы блока управлени  подключены к вьгкодам интерпол тора и дешифратора адреса, а другой выход блока управлени  присоединен к входу блока пам ти. Использование предлагаемого устройства позвол ет сократить почти в два раза аппаратные затраты на блок пам ти дл  хранени  управл ющих программ 3 системах ЧПУ при сохранении заданного информационного объема пам ти. Кроме того, за счет уменьшени  количества элементов блока пам ти в два раза надежность этого блока возрастает в два раза. 4 ил. сл го со оо

Description

Изобретение относитс  к автомати- к|е и вьмислительной технике и может бЬггь использовано з устройствах числового программного управлени  металлообрабатывающим оборудованием, в трм числе металлорежущими станками, пьомьшотенными роботами, кузнечно- п;рессовым оборудованием.

Целью изобретени   вл етс  сокращение аппаратных затрат на блок ha- м ти дп  хранени  управл юпщхпрограмм

и

.повышение его надежности.

На фиг« 1 представлена структурна  схема устройства-дл  программног управлени ; на фиг. 2 блок управлени ; на фиг. 3 - временные диаграммы сигналов, по сн ющих принцип работы устройства дл  программного управлени ; на фиг. 4 блок пам ти,

Устройстйо дл  программного управлени  содержит блок 1 ввода управл ющих программ, дешифратор 2 адреса, бпок 3 коммутацииэ блок 4 промелсуточ ной пам ти, преобразователь 5 кодов регистр б состо ни  пам ти, блок 7 управлени , блок 8 пам ти, мульти- п|лексор 9 и интерпол тор 10,

Клок 7 управлени  (фиг. 2) состо- из триггера 11 режима записИг

триггера 12 режима считывани , генератора 13 синхронизации, линии 14 адержки, элем:ента 15 пам ти, счет- ика 16 адреса, счетчика 17 длины оны, формировател  18 импульсов, ло г|ического -элемента ЗИ-2ИЛИ-НЕ 19з, ло

гического-элемента 20, логи-- ч:еских элементов 2И-2ИЛИ 21 и 22 и л:огических элементов 2И 23 и 24 «

Блок 8 пам ти (фиг. 4) состоит Из счетчика 25 а,цреса пам ти, дешифратора 26. ИМС оперативной па Кюти 27-91 е1 жостьго 1024 бит и йоге сдвигового регистра 92

Устройство работает сгседующим об- разоы,

Управл юща  программа с пом щыо Шлока 1- ввода управл ющих nporpai i посимвольно подаетс  в дешифратор 2 г дреса, которы|1 посредством блока 3 1 оммутации распредел ет числовую информацию по зонам блока 4 промежуточной пам ти, число зон определ етс  максимально возможным количеством i&ApecoB в кадре. Каждому адресу со- Ответствует сво  зона, Е«1пи числовое; :&наченне - величина пер вмещени  j то йеред записью в блок 4 промежуточной 1|1ам ти по команде с дешифратора 2

8

адреса в преобразователе 5 кодов осуществл етс  ее перевод в двоичную систему счислени . Одновременно с этим по сигналам с-дешифратора адреса в регистре 6 состо ни  пам ти 6 устанавливают биты, соответствующие адресам, имеющимс  в данном кадре. После того как последний адрес кадра будет целиком заполнен в блоке 4 промежуточной пам ти (дешифратор 2 адреса опознает признак конца кадра), по сигналам с блока- 7 управлени  в блок 8 пам ти с помощью мультиплекг - сора 9 записываетс  содержимое регистра 6 состо ни  , а затем - блока 4 промежуточной пам ти, причем с помощью управл ющих сигналов с блока 7 управлени J поступающих на блок 8 пам ти, на осиова11ии информации из регистра 6 состо ни  пам ти, не пропускаютс  незаполненные зоны (в введенном кадре отсутствовали соответст- вуюп(ие адреса), затем производитс  сброс регистра, б состо ни  пам ти и описанный цикл повтор етс  до тех пор 5 пока не б.удет загружена вс  пpoгpa 5мa.

Таким образом, в блоке. 8 пам ти будет записана уплотненна  управл юща  программа, в которой отсутств-уют сим

волы адресов и перед каждым кадром которой размещаетс  флагова  ннфор- - MauHiT, указываюгаа  на отсутствующие а,цреса- и необходима  дл  восстановлени  управл ющей программы,

Выдача информации из блока 8 пам ти в интерпол тор 10 производитс  зонами в фиксированной последовательности в соответстаии с последовательностью 4uiaroB. .При этом флагова  информаци  из блока 8 пам ти предвари- тепьно помещаетс  в регистр 6 состо ни  пам ти б. Если очередной флаг указывает на отсутствие данной зоны в блоке В пам ти, то блок 7 управлени  запрещает считывание из блока 8 пам ти и в интерпол тор 10 поступает нупева  информаци . После того, как весь кадр будет прин т интерпол тором 10, последний через блок 7 управлени  .запрещает дальнейшее считывание и приступает к отработке кадра , после завершени  которой интерпол тор 10 разрешает считывание и процесс повтор е-тс , пока не будет отработана вс  программа.

Работа блока управлени  синхронизируетс  генератором 13, вырабатываккцим непрерывную последовательность синхроимпульсов (фиг. 3, диаграмма 1) С помощью линии задержки 14 формируетс  задержанна  последовательность (. синхроимпульсов (фиг. 3, диаграмма 2). В исходном состо нии все счетчики и триггеры сброшены сигналом Сброс), поступающим из интерпол тора 10. Рассмотрим функционирование блока управ- 10 Ленин при записи управл ющей программы в блок 8 пам ти.

После того как полностью считан и заполнен в блоке 4 промежуточной .пам ти первый кадр, т.к. дешифратор 2 адреса обнаружил признак конца кадра (фиг. 3, диаграмма 3), по заднему фронту синхроимпульсов устанавливаетс  в состо ние 1 триггер 11 (фиг.З, диaгpaм 5a 4), с установкой которого формирователем 18 вырабатываетс  короткий импульс занесени  в счетчик 17 (фиг. 3, диаграмма 6), записанного числа с выхода элемента 15 пам ти. Счетчик 16 адреса в этот момент установлен в О, т.е. происходит обращение к элементу пам ти по вдлевому адресу, по которому в разр дах 1-5 записана длина информации регистра состо ни  пам ти (8 бит), в разр де 6 - 1, котора   вл етс  сигналом регистра 6 состо ни  пам ти (фиг.3, диаграмма 5), а в разр де 7 - О. Состо ние триггера 11 разрешает также формирование импульсов записи (фиг. 3, диаграмма 7), импульсов модификации (фиг. 3, диаграммы 4, 8) дл  сдвига информации в регистре 6 состо ни  пам ти по задержанным синхроимпульсам и модификацию счетчика 17 на -1, что в совокупности приводит к записи в блок 8 пам ти содержимого регистра 6 состо ни  пам ти. После того как счетчик 17 (фиг. 2) окажетс  обнуленным, т.е. вс  информаци  из регистра 6 состо ни  пам ти будет переписана в блок 8 пам ти, происходит модификаци  счетчика 16 адреса на +1. Теперь из элемента пам ти будет считыватьс  информаци  по адресу 1, по которому в разр дах 1-5 хранитс  длина первой зоны (в нашем случае эта величина равна 20), а в разр дах 6 и 7 - нули. После обнуЗапись информации в.блок пам ти, котора  поступает по линии ВХБП, осу- 50 ществл етс  побитно по сигналу Запись , вьфабатываемому в блоке 7 управлени , после такта записи произ- . водитс  модификаци  адреса пам ти в счетчике 25 адреса пам ти сигналом, 55 поступающим i также из блока 7 управлени  счетчика 17 формирователь 18 вьфабатывает очередной импульс (фиг.З, ™«- выходов счетчи- диаграмма 9), и в счетчик Л 7 записываетс  длина первой зоны. Так как

ка 25 подаютс  на адресные входы одновременно на все микросхемы оператеперь сигнал регистра 6 состо ни  пам ти (фиг. 3, диаграмма.5) равн етс  нулю, то начинают вырабатыватьс  импульсы 1 (фиг. 2, диаграмма 11), дл  сдвига информации в блоке 4 промежуточной пам ти и выходном регистре блока 18 пам ти, а импульсы Запись и модификаци  будут вццаватьс .

только если на выходе регистров 6 состо ни  пам ти установитс  1 (записываема  зона не нулева , (фиг. 3, диаграмма 10),-Таким /образом осуществл етс  пропуск зон с нулевой информации . Втора  и последующа  зоны за- письшаютс  аналогичным образом. Когда будет записана последн   зона, в счетчике 16 адреса будет число 8 (количество в нашем случае равно 8).

По этому адресу в элемент пам ти записана в 7-м разр де 1, котора  осуществит сброс триггеров 11 и 12, а также счетчика 16 адреса (фиг. 2), схема вернетс  в исходное состо ние.

Цикл повтор етс  до тех пор, пока не будут считаны все кадры шравл ющей программы.

Цикл считывани  во многом анало- гичен циклу записи. Различие состоит в том, что импульсы Запись не вырабатываютс  вообще, а во врем  считывани  флаговой информации вырабатываетс  сигнал, по которому разрешаетс  занесение информации в регистр 6 состо ни  пам ти. Начинаетс  цикл с приходом из интерпол тора сигнала Смена кадра (фиг. 3, диаграмма 12), который устанавливает триггер 12 режима считывани  (фиг.З,

диаграмма 13).

Блок пам ти работает в двух режимах; Считывание и Запись. В нача- ле работы независимо от режима осуществл етс  сброс счетчика 25 дл 

установки начального нулевого адреса пам ти сигнатом Сброс, поступающим из интерпол тора 10.

Запись информации в.блок пам ти, котора  поступает по линии ВХБП, осу- 50 ществл етс  побитно по сигналу Запись , вьфабатываемому в блоке 7 управлени , после такта записи произ- . водитс  модификаци  адреса пам ти в счетчике 25 адреса пам ти сигналом, 55 поступающим i также из блока 7 управ ™«- выходов счетчи-

™«- выходов счетчи-

ка 25 подаютс  на адресные входы одновременно на все микросхемы опера514

тивной пам ти 27-91. Остальные выхо- ры подаютс  на дешифратор 2 (фиг. 4) ;С помощью которого осуществл втс  1выбор одной из 64 ivffitKpocxeM оператйв- ной пам ти. В случае переполнени  |счет.чика 25 вырабатываетс  сигнал Переполнение, который пода;етс  в блок 1 ввода дл  прекраш,еии  считывани  информации с перфоленты. Режим считывани  отличаетс  от |предьщущего тем, что на блок пам ти |не подаютс  сигналы Запись. Выход |блока пам ти поступает на сдвиговый |регистр 29 дл  преобразовани  по-- |следовательного кода в параллельный |и восстановлени  зон с нулевой информацией и в регистр 6 состо ни  пам ти. Занесение информации в сдвиговый регистр 92 производитс  по сигналам, вырабатываемым в блоке 7 управлени . Восстановление зон с нулевой информацией происходит за счет |того, что модификаци  адреса пам ти |не производитс  в течение которого Iколичество тактов, равного длине :данной зоны, а сдвиг информации в сдвиговом регистре 92 продолжаетс 

и, так как на выходе рех истра флагов IB это врем  0 в сдвиговом регист- ре 92 будет записана зона с нулевой |информацией независимо от состо ни  Информационного выхода блока.пам ти, |Таким образомS в сдвиговом регистре :92 формируетс  кадр в полном объеме, :который затем в параллельном коде с выходов сдвигового регистра 92 поступает на рабочие регистры интерпол тора 10.

Claims (1)

1. Формула изобретени 

   Устройство дл  программного управ- лени , содержащее блок ввода управл ющих программ, выход которого соеди- иен с входом дешифратора адреса и с первым входом преобразовател  кодов.

   выход преобразовател  кодов соединен с первым входом блока коммутации, вы ход которого соединен с первым входом блока промежуточной пам ти, первый выход дешифратора адреса соединен с вторым входом блока коммутации, а второй выход - с вторым входом преобразовател  кодов, а также блок пам ти, первый выход которого соединен с входом блока ввода управл ющих программ, а второй выход с входом интерпол тора , отличающеес  тем, что, с целью сокращени  аппаратных затрат на блок пам ти дл  хранени  управл ющих программ и повышени  его надежности, введены регистр состо ни  пам ти, мультиплексор и блок управлени , первый вход которого соединен с первым выходом дешифратора адреса и с первьш входом регистра состо ни  пам ти , второй вход которого соединен

   с вторым выходом блока пам ти, третий вход соединен с первым выходом блока управлени , выход регистра состо ни  пам ти со,единен с вторыми входами блока управлени , блока пам ти и с первым входом мультиплексора, второй вход которого соединен с вторым выходом блока управлени , третий вход - с выходом блока промежуточной пам ти, а выход мультиплексора соединен с первым входом блока пам ти, третий и четвертый входы которого соединены с третьим и четвертым выходами блока управлени  соответственно, третий вход блока управлени  соединен с первым вь ходом интерпол тора, п тый выход блока управлени  сое,цинен с п тым входом блока пам ти и с втор.ым входом блока промежуточной пам ти, шестой выход .блока управлени  соединен с четвертым входом регистра состо ни  пам ти , второй выход интерпол тора соединен с четвертым входом блока управлени  и с шестым входом блока пам ти .

   JLJaL

   У i

   8

   е

   фиг.1

   {J3§/f.2

   Фае. 2

   9

   .6

   JlIlШlШLПJUl lJLnJUШШUlllnJШlnJL(UlJlMЛ г ЖМЛШиии1Ши ШГ1Шииши11иШШ 1Ш

   3 J

   ц J

   5 -

   JL

   Запись Ifp

   TinnnnnnnnfTr 1Г

   12 5 ПППППППП И ПП ПППППППП

   74 JUI UUUUIJUIM..JL... JUL... nnnnnnnnnn

   3anuctt в &f Cvumtiiffa ve из ff/f

   Фиг.З

   3 ёл7

   УЗ ffJ7. в

   Ш S/f. Ю

   4/

   5

   .

   /&

   -4Ц

   ЧМТМ

   ™

   0

   f

   17

   U45

   ч.

   .7

   .3

   W

   /

   Л7