SU1608752A1

SU1608752A1 - Устройство дл регенерации динамической пам ти

Info

Publication number: SU1608752A1
Application number: SU884626029A
Authority: SU
Inventors: Олег Кузьмич Мешков; Александр Григорьевич Крот; Игорь Борисович Боженко
Original assignee: Львовский политехнический институт им.Ленинского комсомола
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1990-11-23

Abstract

Изобретение относитс к запоминающим устройствам и может быть использовано в аппаратуре передачи данных устройств автоматики и вычислительной техники. Цель изобретени - расширение области применени устройства за счет произвольной внешней адресации пам ти. Устройство содержит блок управлени , коммутатор, счетчик, два регистра, две схемы сравнени , элемент И и имеет адресные вход и выход, вход задани режима внешнего обращени , выход окончани регенерации и два синхровхода. В регистрах запоминаютс максимальное и минимальное значени строчных адресов внешнего обращени в текущем цикле. В режиме регенерации счетчик перебирает строчные адреса, начина с запомненного максимального адреса вплоть до запомненного минимального. Тем самым из процесса регенерации исключаютс адреса внешних обращений текущего цикла при обеспечении непрерывно-произвольной внешней адресации. 3 ил.

Description

И; устро

ной в

Hal

схема

фиг. устро

НИИ, Э.

10 и ии pt

ЦИИ,

с

обраш

обретение относитс к запоминающим 1ствам и может ,быть использовано в аппаратуре передачи данных устройств автоматики и вычислительной техники.

Цель изобретени - расширение области применени устройства за счет произволь- (ешней адресации пам ти, фиг. 1 представлена функциональна предлагаемого устройства; на фиг. 2 - функциональна схема блока управлени ; на 3 - временные диаграммы работы 1ства.

Ус-ройство содержит блок 1 управлени , комму гатор 2, счетчик 3, первый 4 и второй 5 регистры, первый 6 и второй 7 блоки сравне- темент И 8, адресный выход 9, первый торой 11 синхровходы, вход 12 зада- жима, выход 13 окончани регенера- а ресный вход 14.

:1ыхода 9 поступают строчные адреса ени к динамической пам ти, на синхровходы 10 и II поступают синхросигналы соответственно Т1, Т2, на вход 12 - сигнал задани режима внешнего обмена устройства ВО, с выхода 13 поступает сигнал окончани регенерации КР, на вход 14 - строчные адреса внешних обращений AR. С первого выхода схемы 6 сравнени поступает сигнал «Больше, с первого выхода блока 7 сравнени - сигнал «Равно, со второго - «Меньше.

Блок 1 управлени содержит (фиг. 2) элементы И 15-18, ИЛИ 19,ИЛИ-НЕ 20 и триггеры 21 и 22. Сигналы модификации счетчика 3 поступают с выхода элемента И 17 через выход 1.1 блока 1 управлени , установки счетчика - с элемента ИЛИ 19 через выход 1.2, сигнал на синхровходы регистров 5,4- с элемента И 16 через выход 1.3, на сброс регистра 4 и установку регистра 5 - с элемента И 18 через выход 14. Синхросигнал Т1 поступает на входы элементов И 15 и 17

а

о

00

СП ГС

и триггера 21 через вход 1.5, Т2 - на элемент И 16 и триггер 21 через вход 1.6, сигнал ВО - на элементы И 15-18, ИЛИ-НЕ 20, триггеры 21 и 22 через вход 1.7.

На фиг. 3 обозначены диаграммы: а, б - синхросигналов соответственно Т1 и Т2, в - сигнала ВО, г - сигнала сброса регистра 4 и установки регистра 5, е, ж - состо ни регистров соответственно 4 и 5, з - состо ни счетчика 3, и - сигнала с выхода «Меньше блока 7 сравнени , к - сигнала с выхода «Больше блока 6 сравнени , л - сигнала с выхода «Равно блока 7.

Устройство работает следуюш.им образом .

По входам 10 и 11

входам 1и и 11 в устройство поступают сдвинутые относительно друг друга по фазе синхросигналы Т1 и Т2 (фиг. 3 а, б). Режим внешнего обращени задаетс установкой в «1 сигнала ВО на входе 12 (фиг. Зв). По нему коммутатор 2 подключает к информационному входу счетчика 3 адресный вход 14 устройства, а элемент И 8 блокирует поступление на выход 13 сигнала КР.

ВО поступает на информационный вход триггера 22 и первый вход элемента 17 блока 1 управлени . На выходе 1.4 формируетс сигнал установки регистров 4 и 5 (фиг. Зг). По заднему фронту Т2 инверсный выход триггера 22 устанавливаетс в «О, соответственно сбрасываетс и сигнал на выходе 1.4. По этому сигналу регистр 4 устанавливаетс в нулевое состо ние (фиг. Зж), регистр 5 - в единичное (фиг. Зе).

Синхроимпульсы Т1 начинают поступать через элементы 15 и 19 на вход установки счетчика 3 (фиг. Зд) и в него занос тс адреса AR. Пример адресации отображен на фиг. Зз. С выхода счетчика адреса AR поступают на выход 9 устройства дл адресации динамической пам ти.

Состо ние счетчика 3 сравниваетс блоком 6 сравнени с состо нием регистра 4 и блоком 7 сравнени с состо нием регистра 5. Если первый из поступивших по входу 14 AR не вл етс ни единичным, ни нулевым, то блок 7 сравнени вырабатывает сигнал «Меньше (фиг. Зи), а блок 6 - сигнал «Больше (фиг. Зк), которые поступают на входы, разрешени записи соответствующих регистров, и по Т2, поступающему с выхода элемента И 16, этот AR заноситс в оба регистра. Затем, если значение следующего AR превышает значение AR, занесенного в регистр 4, он заноситс в регистр 4, а если меньше AR, хран 1цегос в регистре 5, то он заноситс в регистр 5. Тем самым по окончании внешних обращений в течение текущего периода регенерации в регистре 4 хранитс значение максимального AR, а в регистре 5 - минимального.

По окончании режима внешнего обращени сигнал ВО сбрасываетс . Устройство переходит в режим регенерации. Коммутатор

2 вместо входа 14 подключает к информационному входу счетчика ,3 выход регистра 4. Элемент И 8 подключает к выходу 13 первый выход блока 7 сравнени . Элемент И 15 блокирует прохождение синхроимпульсов Т1 на вход установки счетчика 3, элемент И 16 - синхроимпульсов Т2 на синхровход регистров 4 и 5.

По сбросу ВО на выходе элемента ИЛИНЕ 20 устанавливаетс уровень «1. По заднему фронту Т1 на инверсном выходе триггера 21 устанавливаетс «1, и «1 на выходе элемента 20 сбрасываетс . Этот сигнал через элемент ИЛИ 19 поступает на вход установки счетчика 3 (фиг. Зд) и устанавливает его в состо ние максимального значени AR. Одновременно элемент И 17 разрешает прохождение синхроимпульсов Т1 на синхровход счетчика, и он начинает переключатьс , начина с максимального значени AR, до единичного состо ни , затем переходит в нулевое состо ние и переключаетс вплоть до максимального значени AR, при котором на первом выходе блока 7 сравнени вырабатываетс сигнал «Равно

(фиг. 3л), поступающий через элемент ИВ на выход 13 как сигнал окончани регенерации . По нему сигнал ВО,вновь устанавливаетс и устройство вновь переходит к работе в режиме внешнего обмена.

Таким образом, из цикла регенерации

исключаютс адреса, по которым в текушем цикле производились внешние обращени . При этом, если в известном устройстве запоминаютс первый и последний в течение цикла адреса внешнего обращени , что делает необходимым осуществл ть только последовательную внешнюю адресацию, то в предлагаемом устройстве запоминаютс максимальное и минимальное значени внешних строчных адресов в течение цикла, что позвол ет производить произвольную внешнюю адресацию.

Claims

Формула изобретени

Устройство дл регенерации динамической пам ти, содержащее блок управлени ,

коммутатор, счетчик, первый и второй ре- , первый блок сравнени ,,выход и первый вход которого подключены соответственно к входу разрешени записи первого регистра и выходу первого регистра, выход счетчика вл етс адресным выходом устройства и подключен к второму входу пер- вого блока сравнени и к информационным входам первого и второго регистров, синхро- входы которых подключены к первому выходу блока управлени , первый и второй синхро- входы которого вл ютс соответствующими

входами устройства, вход задани режима блока управлени вл етс соответствующим входом устройства и подключен к управл ющему входу коммутатора, второй и

третий

ны

л ющ«

блока

nepeoijo

целью

рой

сации

выходы блока управлени подключе- гветственно к счетному входу и управ- му входу счетчика, четвертый выход управлени подключен к входу сброса регистра, отличающеес тем, что, с расширени области применени уст- за счет произвольной внешней адре- пам ти, оно содержит второй блок сравнени и элемент И, выход которого вл етс выходом окончани регенерации устройства, первый и второй входы элемента И подключены соответственно к входу задани режима блока управлени и первому

iCTia

выходу второго блока сравнени , второй выход которого подключен к входу разрешени записи второго регистра, вход установки которого подключен к четвертому выходу блока управлени , первый и второй входы второго блока сравнени подключены соответственно к выходу второго регистра и выходу счетчика, информационный вход которого подключен к выходу коммутатора, первый информационный вход которого подключен к выходу первого регистра, второй информационный вход коммутатора вл етс адресным входом устройства.

Фиг.

о TJ

5 тг

ВО

-luT L/ J

л

/1