SU1396287A1 - Устройство передачи асинхронной информации - Google Patents

Abstract

Изобретение относитс  к технике св зи и позвол ет расширить функциональные возможности устр-ва путем обеспечени  передачи асинхронной информации на частоте как большей, так и меньшей тактовой частоты при ограниченном времени сеанса св зи Устр-во содержит блоки пам ти (ВП) 1,2, блок 3 запуска и управлени , коммутатор 4, счетчик 5 адресов записи , счетчик б адресов считывани , блок промежуточной пам ти (ВПП) 7, блок 8 сравнени , делитель 9 частоты , инвертор 10 и злемент И Перед началом работы в БГШ 7 заноситс  начальный код, равный половине объема БП ,2о Блок 3 вырабатывает сигнал разрешени  выбора БП на запись и сигнал запрета коммутации БП„ БП 1, 2 работают попеременно в противофа- зе в режиме записи и считьгеани  ин- формации. Коммутаци  БП 1,2 происходит при достижении кодом счетчика 6. кода, хран щегос  в БШ1 1, При этом срабатывает блок 8 сравнени , Б случае незан тости БП, работающего на запись, код счетчика 5 заноситс  в БПП 7, а затем счетчики 5,6 обнул ютс  В случае зан тости БП, работающего на запись, происходит коммутаци  БП 1,2. При этом в БПП 7 запоминаетс  последний адрес записи Коммутаци  БП разрешаетс  только в те моменты, когда БП, работающий на запись, свободен, т.е. находитс  в режиме хранени , 3 ил,. I ОО со о ю 00 1ЕгЛ ibu f

Description

запрета пам ти.

Тактова 

коммутации (фиГоЗв) блоков

частота считывани  f

тс

10

15

Изобретение относитс  к технике св зи и может быть использовано в аппаратуре передачи данных на эталонной тактовой частоте при ограниченном времени сеанса св зи

Целью изобретени   вл етс  расширение функциональных возможностей путем обеспечени  передачи асинхронной информации на частоте как большей , так и меньшей тактовой частоты при ограниченном времени сеанса св зи с,

На фиг„1 приведена структурна  электрическа  схема устройства передачи асинхронной информации;,на фиг„2 - вариант реализации блока запуска и управлени ; на фиг.З - временные диаграммы, по сн ющие работу устройства.

Устройство передачи асинхронной информации содержит блок I пам ти, дополнительньй блок 2 пам ти, блок 3 запуска и управлени , коммутатор 4, счетчик 5 адресов записи, счетчик 6 адресов считывани , блок 7 промежуточной пам ти, блок 8 сравнени , делитель 9 частоты, инвертор 10 и элемент И 11, причем в состав блока 3 запуска и управлени  вход т формирователи 12 и 3 сигналов выбора блоков пам ти записи и считывани  соот- вественно, формирователь 14 сигнала сброса, формирователь 15 сигнала за- блок 7 промежуточной пам ти и следую- писи, блок 16 прив зки начала работы, 35 сигнал сброса {фиг„3к)

(фиг„3д) информации поступает на вход счетчика 6 и на вход блока 3 запуска и управлени , который в ответ на этот сигнал формирует сигнал выбора . блока пам ти на считывание (фиг„3е}о Сигналы выбора блоков пам ти записи и считывани  поступают через коммутатор 4 на выходы выбора блоков пам ти, каждый из которых попеременно работает в режиме запи-- си и считывани  информации, при этом работа блоков 1 и 2 пам ти осуществл етс  в противофазео Коммутаци  блоков 1 и 2 пам ти происходит при достижении кодом на выходе счетчика 6 адресов считьшани  кода числа п (фиГоЗж), хран щегос  в блоке 7 промежуточной пам ти При этом происходит срабатывание блока 8 сравнени . В случае незан тости блока 1 (2), 25 пам ти, работающего на запись информации , сигнал с выхода блока 8 сравнени  (фиГоЗз) проходит через элемент И 11 и поступает на вход блока 3 запуска и управлени , а также на счетньй вход делител  9 частоты, В ответ на этот сигнал блок 3 запуска и управлени  вырабатывает сигнал переписи кода счетчика 5 числа м в

20

30

формирователь 17 сигнала записи начального кода и формирователь 18 сигнала запрета на коммутацию

Устройство передачи асинхронной информации работает следзтощим образом

Перед началом сеанса св зи на вход блока 3 запуска и управлени  поступает сигнал Начало работы, под действием которого формируетс  сигнал сброса счетчиков 5 и 6 (фиГоЗк) и сигнал записи начального кода( фиг„3и) в блок 7 промежуточной пам ти. Значение начального кода устанавливаетс  равным половине объема одного из блоков пам ти, при этом построение обоих блоков 1 и 2 пам ти идентично

Тактова  частота записи (фиГоЗа) информации поступает на вход счетчика 5 и на вход блока 3 запуска и управлени , который выраба- тьшает сигнал разрешени  выбора блока пам ти на запись (фиг,3г) и сигнал

счетчиков 5 и 6

(2)

40

45

50

55

В случае зан тости блока 1 пам ти, работающего на запись информации , прохождение сигнала с выхода блока 8 сравнени  (фиг.Зз) происходит только после освобождени  (перехода в режим хранени  информации) блока 1 (2) пам ти (фиго 3л)о При этом на втором входе элемента И 1I по вл етс  разрешаюш;ий сигнал и делитель 9 частоты мен ет свое состо ние Сигнал с выхода делител  9 частоты поступает на управл ющий вход коммутатора 4 и на вход управлени  режимом работы дополнительного блока 2 пам ти, а через инвертор 10 - на вход управлени  блоком 1 пам ти,, Проходит коммутаци  блоков 1 и 2 пам ти таким образом, что блок пам ти, работающий на запись, начинает работать на считывание, и наоборот, блок пам ти, работавший на считывание, начинает работать на запись информации

запрета пам ти.

Тактова 

коммутации (фиГоЗв) блоков

частота считывани  f

тс

0

5

блок 7 промежуточной пам ти и следую- 5 сигнал сброса {фиг„3к)

(фиг„3д) информации поступает на вход счетчика 6 и на вход блока 3 запуска и управлени , который в ответ на этот сигнал формирует сигнал выбора . блока пам ти на считывание (фиг„3е}о Сигналы выбора блоков пам ти записи и считывани  поступают через коммутатор 4 на выходы выбора блоков пам ти, каждый из которых попеременно работает в режиме запи-- си и считывани  информации, при этом работа блоков 1 и 2 пам ти осуществл етс  в противофазео Коммутаци  блоков 1 и 2 пам ти происходит при достижении кодом на выходе счетчика 6 адресов считьшани  кода числа п (фиГоЗж), хран щегос  в блоке 7 промежуточной пам ти При этом происходит срабатывание блока 8 сравнени . В случае незан тости блока 1 (2), 5 пам ти, работающего на запись информации , сигнал с выхода блока 8 сравнени  (фиГоЗз) проходит через элемент И 11 и поступает на вход блока 3 запуска и управлени , а также на счетньй вход делител  9 частоты, В ответ на этот сигнал блок 3 запуска и управлени  вырабатывает сигнал переписи кода счетчика 5 числа м в

0

0

блок 7 промежуто сигна

счетчиков 5 и 6

(2)

0

5

0

5

В случае зан тости блока 1 пам ти, работающего на запись информации , прохождение сигнала с выхода блока 8 сравнени  (фиг.Зз) происходит только после освобождени  (перехода в режим хранени  информации) блока 1 (2) пам ти (фиго 3л)о При этом на втором входе элемента И 1I по вл етс  разрешаюш;ий сигнал и делитель 9 частоты мен ет свое состо ние Сигнал с выхода делител  9 частоты поступает на управл ющий вход коммутатора 4 и на вход управлени  режимом работы дополнительного блока 2 пам ти, а через инвертор 10 - на вход управлени  блоком 1 пам ти,, Проходит коммутаци  блоков 1 и 2 пам ти таким образом, что блок пам ти, работающий на запись, начинает работать на считывание, и наоборот, блок пам ти, работавший на считывание, начинает работать на запись информации

Первоначальиьпт цикл записи гшфор- мации длитс  до момента по влени  на выходе счетчика 6 начального кода, записанного в блок 7 промежуточной пам ти. За это врем  блок 1 (2) пам ти , работающий на запись, будет заполнен приблизительно наполовину. Отличие реально записанного объема информации от объема половины блока пам ти составит несколько бит в сторону больше или меньше, - в зависимости от величины и знака расхождени частот записи и считывани . После окончани  первого цикла записи инфор нации происходит запоминание в блоке

7промежуточной пам ти последнего адреса записи и коммутаци  блоков

1 и 2 пам ти, после чего начинаетс  второй цикл, при этом устройство начинает одновременно с записью поступающей информации выдавать информацию , записанную во врем  первого цикла. Считывание информации во врем  второго цикла осуществл етс  до момента по влени  на выходе счетчика 6 адреса, по которому был записан последний бит информации во врем  первого цикла. Этот адрес хранитс  в блоке 7 промежуточной пам ти. После окончани  считывани  происходит коммутаци  блоков 1 и 2 пам ти по аналогии с первым циклом.

С целью устранени  импульсных помех и неоднозначности адресов при коммутации блоков 1 и 2 пам ти устройство построено таким образом,что коммутаци  разрешаетс  только в моменты , когда блок пам ти, работающий в режиме записи, свободен, т.е. на- ходитс  в режиме хранени . Возможность такого построени  реализована за счет формировани  сигнала запрета на коммутацию (фиг.Зв), перекрывающего во времени сигнал выбора блока па м ти записи (фиГоЗг) и прив занного задним фронтом к окончанию адреса записи (фиг.Зб). Сигнал выбора блока пам ти (фиг.Зе) на считывание прив зан по времени к адресу считывани  (фиГоЗж) и находитс  в конце адреса считывани . Такое формирование необходимо дл  того, чтобы в случае попадани  фронта сигнала с выхода блока

8сравнени  в зону запрета коммута- ции (фиг.3м, момент времени t.) выбор блоков 1 и 2 пам ти на считывание произошел после записи информации в блок 7 промежуточной пам ти

(фиг.3м момент времени t.) и последующего сброса счетчиков 5 и 6 адресов записи и считывани  (фиг. 3м, момент времени tj).

Claims (1)

1. Формула изобретени 

   Устройство передачи асинхронной информации, содержащее последовательно соединенные блок запуска и управлени , коммутатор и блок пам ти, отличающеес  тем, что, с целью расширени  функциональных возможностей путем обеспечени  передачи асинхронной информацш на частоте как большей, так и меньшей тактовой частоты при ограниченном времени сеанса св зи, в него введены дополнительный блок пам ти, счетчик адресов записи, счетчик адресов считывани , блок промежуточной пам ти, блок сравнени , элеме нт И, инвертор и делитель частоты, причем выходы счетчика адресов записи соединены с первой группой входов коммутатора и информационными входами блока промежуточной пам ти, выходы которого подключены к первой группе входов блока сравнени , выходы счетчика адресов счи- тьшани  подключены к второй группе входов блока сравнени  и через коммутатор - к адресным входам дополнительного блока пам ти, вход выбора режима которого соединен через коммутатор с вторым выходом блока запуска и управлени , выход записи начального кода и выход последнего адреса записи подключены к соответствующим входам блока промежуточной пам ти, объединенные входы сброса счетчиков адресов записи и считывани  соединены с соответствующим выходом блока запуска и управлени , выход сигнала запрета которого подключен к первому входу элемента И, второй вход которого соединен с выходом блока сравнени , выход элемента И подключен к управл ющему входу блока запуска и управлени  и счетному входу делител  частоты, выход которого соединен с управл ющими входами коммутатора и дополнительного блока пам ти непосредственно и через инвертор - с управл ющим входом блока пам ти, вход разрешени  считывани  которого соединен с соответствующим выходом коммутатора, при этом вход счетчика адресов записи объединен с

   входом сигнала записи блока запуска и управлени  и  вл етс  входом сигнала тактовой частоты записи,, а вход счетчика адресов считывани  объединен с входом сигнала считывани  блока запуска и управлени  и  вл етс  входом сигнала тактовой частоты счи- тьгаани , управл ющий вход блока запуска и управлени   вл етс  входом сигнала Начало работы устройства, информационные входы блока пам ти и дополнительного блока пам ти объединены и  вл ютс  информационным входом устройства, а объединенные вьпсоды блока пам ти и дополнительного блока пам ти  вл ютс  выходом устройства

   po5a/r bi

   фиг. 2