KR950010062A - BiCMOS 논리 회로 - Google Patents

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KR950010062A
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 입력 및 출력 단자, 고전압선과 저전압선 사이의 토템 폴 접속의 형태로 된 2개의 바이폴라 트랜지스터를 포함하고 상기 2개의 바이폴라 트랜지스터들 사이의 중간점이 상기 출력 단자에 접속된 출력 구동부, 복수의 MOS 트랜지스터를 포함하고 입력 신호를 수신하기 위한 입력 단자에 접속되어 있으며 상기 바이폴라 트랜지스터들의 베이스드들에 접속된 베이스 구동부, 및 선택된 바이폴라 트랜지스터의 베이스의 기생 캐패시턴스를 충전하기 위한 필요한 시간을 감소시키도록 상기 바이폴라 트랜지스터가 턴 온 하는 베이스-에미터 순방향 바이어스와 동일한 전위의 부근에 상기 선택된 바이폴라 트랜지스터의 베이스 전위를 제한하기 위해 그 베이스를 통해 상기 바이폴라 트랜지스터들 중의 적어도 하나의 선택된 바이폴라 트랜지스터들에 접속된 적어도 하나의 클램핑 회로를 포함하는 베이스 클램핑부를 포함하는 것을 특징으로 하는 BiCMOS 논리 게이트 회로를 제공한다.

Description

BiCMOS 논리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 BiCMOS 논리 게이트 회로의 제1실시예를 도시한 도면.
제4A도 내지 제4E도는 여러가지 클램핑 회로를 도시한 도면.

Claims (6)

  1. 입력 및 출력 단자, 고전압선과 저전압 선 사이의 토템 폴 접속의 형태로 된 2개의 바이폴라 트랜지스터를 포함하고 상기 2개의 바이폴라 트랜지스터들 사이의 중간점이 상기 출력 단자에 접속된 출력 구동부, 복수의 MOS 트랜지스터를 포함하고 입력 신호를 수신하기 위한 입력 단자에 접속되어 있으며 상기 바이폴라 트랜지스터들의 베이스드들에 접속된 베이스 구동부, 및 선택된 바이폴라 트랜지스터의 베이스의 기생 캐패시턴스를 충전하는데 필요한 시간을 감소시키도록 상기 바이폴라 트랜지스터가 턴 온 하는 베이스-에미터 순방향 바이어스와 동일한 전위의 부근에 상기 선택된 바이폴라 트랜지스터의 베이스 전위를 제한하기 위해 그 베이스를 통해 상기 바이폴라 트랜지스터들 중의 적어도 하나의 선택된 바이폴라 트랜지스터에 접속된 적어도 하나의 클램핑 회로를 포함하는 베이스 클램핑부를 포함하는 것을 특징으로 하는 BiCMOS 논리 게이트 회로.
  2. 제1항에 있어서, 상기 클램핑 회로는 상기 고전압선에 접속된 제1단부와 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제2단부를 갖는 제1저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제2저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제3저항, 상기 제2저항의 상기 제2단부에 접속된 한 전극과 상기 저전압선에 접속된 반대 전극을 갖는 캐패시턴스, 및 상기 캐패시턴스의 상기 한 전극에 접속된 베이스, 상기 제3저항의 상기 제2단부에 접속된 콜렉터, 및 상기 저 전압선에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 클램핑 회로는 상기 고전압선에 접속된 제1단부와 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제2단부를 갖는 제1저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제2저항, 한 전극 및 상기 저 전압선에 접속된 반대 전극을 갖는 캐패시턴스, 및 상기 캐패시턴스의 상기 한 전극에 접속되고 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 베이스, 상기 제2저항의 상기 제2단부에 접속된 콜렉터 및 상기 저전압선에 접속된데 에미터를 갖는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 상기 클램핑 회로는 상기 고전압선에 접속된 제1단부와 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제2단부를 갖는 제1저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제2저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제3저항, 및 상기 제2저항의 상기 제2단부에 접속된 베이스, 상기 제3저항의 상기 제2단부에 접속된 콜렉터, 및 상기 저 전압선에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 상기 클램핑 회로는 상기 고전압선에 접속된 제1단부와 상기 바이폴라 트랜지스터의 상기 베이스에 접속된 제2단부를 갖는 제1저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제2저항, 및 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 베이스, 상기 제2저항의 상기 제2단부에 접속된 콜렉터 및 상기 저 전압선에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 클램핑 회로는 상기 고전압선에 접속된 제1단부와 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제2단부를 갖는 제1저항, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 제1단부 및 제2단부를 갖는 제2저항, 한 전극 및 상기 저 전압선에 접속된 반대 전극을 갖는 캐패시턴스, 및 상기 제2저항의 상기 제2단부에 접속되고 상기 캐패시턴스의 상기 한 전극에 접속되며 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 베이스, 상기 선택된 바이폴라 트랜지스터의 상기 베이스에 접속된 콜렉터 및 상기 전압선에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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