JPS58120322A - 飽和形論理回路 - Google Patents
飽和形論理回路Info
- Publication number
- JPS58120322A JPS58120322A JP298382A JP298382A JPS58120322A JP S58120322 A JPS58120322 A JP S58120322A JP 298382 A JP298382 A JP 298382A JP 298382 A JP298382 A JP 298382A JP S58120322 A JPS58120322 A JP S58120322A
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- JP
- Japan
- Prior art keywords
- output
- transistor
- turned
- circuit
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は飽和形論理回路に関するものである。
従来飽和形論理回路においては、第１図に示す如く出力
の低レベルから高レベルの反転速度を早める為、出力ト
ランジスタ（以後トランジスタをＴｒと略記する）Ｑ４
のベースに１それぞれ抵抗Ｒ７、Ｆ＆８を介しベース、
コレクタを接続し、エミッタを接地したトランジスタＱ
７よりなるアクティブプルダウン回路を具備している。
の低レベルから高レベルの反転速度を早める為、出力ト
ランジスタ（以後トランジスタをＴｒと略記する）Ｑ４
のベースに１それぞれ抵抗Ｒ７、Ｆ＆８を介しベース、
コレクタを接続し、エミッタを接地したトランジスタＱ
７よりなるアクティブプルダウン回路を具備している。
このアクティブプルダウン回路の目的は、入力端子に低
レベルが入力されｓ Ｔ’／Ｑｌ ｍダイオードＤＩが
導通（以後オンと記す）し、Ｔ ｒ ／ Ｑ ２ ｖＱ
３が迩断（以後オフと記す）シ、それＫともなって出力
Ｔｒ Ｑ４がオフする際にＱ４のベース中の蓄積電衝の
効果及び出力端子の低レベルから＾Ｔ レベルへの反転に対応し出力Ｉｔ Ｑ４０ベース・コ
レクタ容量による建う−効果の為、前段Ｔｒ Ｑｔ３が
オフしＱ４の駆動電流がなくなって本出力ＴｒＱ４の ペース電位−二すぐＫは下降せずＴ ｒ Ｑ ４のオフ
が遅れるのを防ぐ為のものでｓ ＴｒＱｙのペース及び
コレクタにそれぞれＷ！絖されている抵抗８７゜Ｒ８＆
びＴｒＱ７の寸法によって決定される一定のインピーダ
ンスで、出力Ｔｒのペースを接地する事によシ、出力Ｔ
ｒＱ４のオフＫＩＩＬそのベース電位を早く下降させる
事である。
レベルが入力されｓ Ｔ’／Ｑｌ ｍダイオードＤＩが
導通（以後オンと記す）し、Ｔ ｒ ／ Ｑ ２ ｖＱ
３が迩断（以後オフと記す）シ、それＫともなって出力
Ｔｒ Ｑ４がオフする際にＱ４のベース中の蓄積電衝の
効果及び出力端子の低レベルから＾Ｔ レベルへの反転に対応し出力Ｉｔ Ｑ４０ベース・コ
レクタ容量による建う−効果の為、前段Ｔｒ Ｑｔ３が
オフしＱ４の駆動電流がなくなって本出力ＴｒＱ４の ペース電位−二すぐＫは下降せずＴ ｒ Ｑ ４のオフ
が遅れるのを防ぐ為のものでｓ ＴｒＱｙのペース及び
コレクタにそれぞれＷ！絖されている抵抗８７゜Ｒ８＆
びＴｒＱ７の寸法によって決定される一定のインピーダ
ンスで、出力Ｔｒのペースを接地する事によシ、出力Ｔ
ｒＱ４のオフＫＩＩＬそのベース電位を早く下降させる
事である。
従って出力Ｔｒのオフに際しては、上記アクティブプル
ダウン回路のインピーダンスは出来るだけ小さい事が望
ましい。しかし、一方、入力熾子に為レベルを加え出力
Ｔｒをオンさせる際には。
ダウン回路のインピーダンスは出来るだけ小さい事が望
ましい。しかし、一方、入力熾子に為レベルを加え出力
Ｔｒをオンさせる際には。
出力Ｔｒの駆動電流を坂らす参になシ出力端子の高レベ
ルから低レベルの反転速度は遅くなる・上記した様に従
来アクテイーグルダクン１！！ｌｉｌにおいては、その
インピーダンスは出力Ｉｌｌ 、のオン。
ルから低レベルの反転速度は遅くなる・上記した様に従
来アクテイーグルダクン１！！ｌｉｌにおいては、その
インピーダンスは出力Ｉｌｌ 、のオン。
オフの速蜜に対し、相反し喪効米を持つ為、双方の速度
の兼ね合いで決定されていて、アクティブプルダウン本
来の出力Ｔｒのオフに際し、ペースの電位を早く下降さ
せる効果が薄れるので十分な高速化が達成できないとい
う問題点があった。
の兼ね合いで決定されていて、アクティブプルダウン本
来の出力Ｔｒのオフに際し、ペースの電位を早く下降さ
せる効果が薄れるので十分な高速化が達成できないとい
う問題点があった。
本発明は、このような問題を解決すべくなされたもので
、高速動作可能な飽和形論理回路を提供することを目的
とする。
、高速動作可能な飽和形論理回路を提供することを目的
とする。
本発明によれば、入力回路、該入力回路の出力をレベル
シフトするＴｒ１該レベルシフ）Ｔｒのエミッタをペー
スへ接続した位相分割段Ｔｒ及び、該位相分割段Ｔｒの
エミッタにペースを接続したエミッタ接地出力Ｔｒとを
含んでなる飽和形論理回路において、抵抗を介してコレ
クタを電源に接続し丸前記レベルシフ）Ｔｒのコレクタ
に第１のインピーダンス素子を介してペースを接続し、
さらにペース・接地間に第２のインピーダンス素子して
なる回路を設け、前記レベルシフ）Ｔｒのコレクタ電位
を検出することにより前記出力Ｔｒのオン／オフに際し
て前記第２のエミッタ接地Ｔｒをオフ／オンする橡にし
た飽和形論理卸路が得られる。
シフトするＴｒ１該レベルシフ）Ｔｒのエミッタをペー
スへ接続した位相分割段Ｔｒ及び、該位相分割段Ｔｒの
エミッタにペースを接続したエミッタ接地出力Ｔｒとを
含んでなる飽和形論理回路において、抵抗を介してコレ
クタを電源に接続し丸前記レベルシフ）Ｔｒのコレクタ
に第１のインピーダンス素子を介してペースを接続し、
さらにペース・接地間に第２のインピーダンス素子して
なる回路を設け、前記レベルシフ）Ｔｒのコレクタ電位
を検出することにより前記出力Ｔｒのオン／オフに際し
て前記第２のエミッタ接地Ｔｒをオフ／オンする橡にし
た飽和形論理卸路が得られる。
次に本発明を実施例ＫｉＥい、図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を示す回路接続図である。
第２図に示す如く、本発明の特徴は、従来のアクティブ
プルダウン回路の代わりに、位相分割段Ｔ ｒ Ｑ ３
の前段に接続されているレベルシフ）ＴｒＱ２のコレク
タに抵抗Ｒ３を介しペースを接続し、さらにペース・接
地間に抵抗Ｒ４を接続したＴｒＱ７のエミッタを接地し
、コレクタを抵抗ａ８を介し出力ＴｒＱ４のペースに接
続して構成した回路を設は要事にある。
プルダウン回路の代わりに、位相分割段Ｔ ｒ Ｑ ３
の前段に接続されているレベルシフ）ＴｒＱ２のコレク
タに抵抗Ｒ３を介しペースを接続し、さらにペース・接
地間に抵抗Ｒ４を接続したＴｒＱ７のエミッタを接地し
、コレクタを抵抗ａ８を介し出力ＴｒＱ４のペースに接
続して構成した回路を設は要事にある。
以下にその動作について説明する。
まず入力に高レベルが入力されると、ＰＮＰ入力ＴｒＱ
ｌはオフしＱｌのエミッタ電位が抵抗Ｒ１により引き上
げられるにつれ、ＴｒＱ２．Ｑ３．Ｑ４が順次オンし、
出力端子に低レベルが出力される。
ｌはオフしＱｌのエミッタ電位が抵抗Ｒ１により引き上
げられるにつれ、ＴｒＱ２．Ｑ３．Ｑ４が順次オンし、
出力端子に低レベルが出力される。
この時ＴｒＱ３のコレクタ電位は下降し、ＴｒＱ５゜Ｑ
６はオフしている。
６はオフしている。
そしてこの時、抵抗Ｒ３，Ｒ４，ＴｒＱ７によ抄構成さ
れている回路部分は、抵抗Ｒ３、Ｒ４を適当に決定する
事により、抵抗Ｒ２を流れる何分のｌ（以後ｎ分のｌと
記す）かが、抵抗Ｂ３から抵抗Ｒ４へと流れその時１１
１ ｒ Ｑ ７のペース電位はＴｒＱ’ｌをオンさせな
い電圧に押見られている様にしであるものとする。
れている回路部分は、抵抗Ｒ３、Ｒ４を適当に決定する
事により、抵抗Ｒ２を流れる何分のｌ（以後ｎ分のｌと
記す）かが、抵抗Ｂ３から抵抗Ｒ４へと流れその時１１
１ ｒ Ｑ ７のペース電位はＴｒＱ’ｌをオンさせな
い電圧に押見られている様にしであるものとする。
従って第２図の回路においては、入力端子に高レベルが
入力され出力端子に低レベルが出力されている時’ｌ’
ｒ Ｑ ７はオフしている。
入力され出力端子に低レベルが出力されている時’ｌ’
ｒ Ｑ ７はオフしている。
ここで前記したｎは抵抗ｆ’Ｌ２を流れる％流が、Ｔｒ
Ｑ２と抵抗Ｒ３へ分流する分流比であるが、ＴｒがＱ２
、Ｑ３ 、Ｑ４ 、と順次オンする際の速度が遅くな
らない様ある程直大きくしておく事が必費である。
Ｑ２と抵抗Ｒ３へ分流する分流比であるが、ＴｒがＱ２
、Ｑ３ 、Ｑ４ 、と順次オンする際の速度が遅くな
らない様ある程直大きくしておく事が必費である。
次に入力信号が高レベルから低レベルへ変化すると、入
力ＰＮＰ’ｌ’ｒＱｌは、オンしＱｌのエミッ夕電位も
入力信号のレベルシフトして下降する為、ＴｒＱ２．Ｑ
３．Ｑ４ と順次オフする。そしてＴｒＱ３のオフに
つれそのコレクタ電位が上昇しＴｒＱ５゜Ｑ６はオンす
る。
力ＰＮＰ’ｌ’ｒＱｌは、オンしＱｌのエミッ夕電位も
入力信号のレベルシフトして下降する為、ＴｒＱ２．Ｑ
３．Ｑ４ と順次オフする。そしてＴｒＱ３のオフに
つれそのコレクタ電位が上昇しＴｒＱ５゜Ｑ６はオンす
る。
セしてこの時抵抗Ｒ−３、Ｒ４、Ｔ ｒ Ｑ ？で構成
されている部分はｓ Ｔ ｒ Ｑ ２のオフにつれ、Ｔ
ｒＱ２に流れ込んでい要電流が徐々に抵抗ａ３へと流れ
蛾後には抵抗ＢＩ２を流れる電流全てが抵抗ａ３へ流れ
る様にな抄、その時の抵抗ａ４での電圧降下の増加を利
用してＴｒＱＴがオンする様に抵抗３３ 、 ＦＬＡを
決めておくものとする〇従って入力信号が低レベルにな
るにつれＴｒＱＴはオンし始める。出力ＴｒＱ４がオン
する際にはオフしていて、出力ＴｒＱ４がオフする際に
は、オンする様に動作するアクティブプルダウン回路を
提供する事ができ、出力Ｔ ｒ Ｑ ４オフ時のアクテ
ィブプルダウンのインピーダンスを極力小さくする事に
より、出力Ｔｒオフの速度を大幅に早くする事ができる
。
されている部分はｓ Ｔ ｒ Ｑ ２のオフにつれ、Ｔ
ｒＱ２に流れ込んでい要電流が徐々に抵抗ａ３へと流れ
蛾後には抵抗ＢＩ２を流れる電流全てが抵抗ａ３へ流れ
る様にな抄、その時の抵抗ａ４での電圧降下の増加を利
用してＴｒＱＴがオンする様に抵抗３３ 、 ＦＬＡを
決めておくものとする〇従って入力信号が低レベルにな
るにつれＴｒＱＴはオンし始める。出力ＴｒＱ４がオン
する際にはオフしていて、出力ＴｒＱ４がオフする際に
は、オンする様に動作するアクティブプルダウン回路を
提供する事ができ、出力Ｔ ｒ Ｑ ４オフ時のアクテ
ィブプルダウンのインピーダンスを極力小さくする事に
より、出力Ｔｒオフの速度を大幅に早くする事ができる
。
さらに出力Ｔｒオン時には、アクティブプルダウンＴｒ
はオフしている為そのインピーダンスを小さくした事は
、島影会せず、オンの速度は犠牲とならず、従来のアク
ティブプルダウン（ロ）略に比べ大幅に改善された事に
なる。
はオフしている為そのインピーダンスを小さくした事は
、島影会せず、オンの速度は犠牲とならず、従来のアク
ティブプルダウン（ロ）略に比べ大幅に改善された事に
なる。
次に上記した動作をさせる為の素子定数の選び方につい
て説明する。
て説明する。
まず入力端子に高レベルが入力され、出力端子に低レベ
ルを出力している場合、ＰＮＰ入方ＴｒＱｌがオフ、Ｔ
ｒＱ２．Ｑ３．Ｑ４がオン、ＴｒＱ５．Ｑ６はオフして
いるが、この時抵抗ａ２を流れる電流のｎ分の１以下が
抵抗Ｒ３へ分流する為には次式を満足しなければならな
い。
ルを出力している場合、ＰＮＰ入方ＴｒＱｌがオフ、Ｔ
ｒＱ２．Ｑ３．Ｑ４がオン、ＴｒＱ５．Ｑ６はオフして
いるが、この時抵抗ａ２を流れる電流のｎ分の１以下が
抵抗Ｒ３へ分流する為には次式を満足しなければならな
い。
Ｘ （Ｂ−３＋ＦＩ４ ）≧ＶＢｌ （Ｑ３ ）＋ＶＢ
ｌ （Ｑ４ ）＋ＶＯ１（Ｑ２ ）−山（１）さらＫこ
の抵抗Ｒ３を流れる電流が、抵抗Ｒ４に流入した時、抵
抗Ｒ４での電圧降下分を、ＴｒＱＴをオンさせない電圧
に押えておく為には次式を満足しなければならない。
ｌ （Ｑ４ ）＋ＶＯ１（Ｑ２ ）−山（１）さらＫこ
の抵抗Ｒ３を流れる電流が、抵抗Ｒ４に流入した時、抵
抗Ｒ４での電圧降下分を、ＴｒＱＴをオンさせない電圧
に押えておく為には次式を満足しなければならない。
ここで上記２弐において、
ＶＢｍ はトランジスタのベース・エミッタ間オン電
圧、 ｖＯＮ はトランジスタのエミッタ・コレクタ間オン
電圧、 ＶＯＯは電源電圧、 をそれぞれ表わし、さらに分り易くする為、ＶＯＯＷ
５ ’ 、 ＶＢｌ＝０．７５’、 Ｖｏｌ＝０．３ｖ
、トＬテ（ｌＬ （２）式を整理すると、 （Ｒ３＋８４） ≧０．５６３ＸｎＸＲ２−・−・・・
・（１）’８４ ＜ ０．７１４）１３
・・・・・・−・・（２）’となる・ 次に入力端子に低レベルが入力され、出力端子に高レベ
ルが出力されている場合は、ＴｒＱｌはオン、ＴｒＱ２
．Ｑ３．Ｑ４はオフＴ ｒ Ｑ ５ ＊ Ｑ ６はオン
となっている。この時抵抗８２ 、 Ｒ３、３４を流れ
る電流による、抵抗ａ４での電圧降下分が、ＴｒＱＴを
充分オンさせる。電圧迄上昇する為には、次式を満足し
なければならない。
圧、 ｖＯＮ はトランジスタのエミッタ・コレクタ間オン
電圧、 ＶＯＯは電源電圧、 をそれぞれ表わし、さらに分り易くする為、ＶＯＯＷ
５ ’ 、 ＶＢｌ＝０．７５’、 Ｖｏｌ＝０．３ｖ
、トＬテ（ｌＬ （２）式を整理すると、 （Ｒ３＋８４） ≧０．５６３ＸｎＸＲ２−・−・・・
・（１）’８４ ＜ ０．７１４）１３
・・・・・・−・・（２）’となる・ 次に入力端子に低レベルが入力され、出力端子に高レベ
ルが出力されている場合は、ＴｒＱｌはオン、ＴｒＱ２
．Ｑ３．Ｑ４はオフＴ ｒ Ｑ ５ ＊ Ｑ ６はオン
となっている。この時抵抗８２ 、 Ｒ３、３４を流れ
る電流による、抵抗ａ４での電圧降下分が、ＴｒＱＴを
充分オンさせる。電圧迄上昇する為には、次式を満足し
なければならない。
上式も同様に整理すると
４．２ＳＸａ４−０．７５ＸＲ３≧Ｑ、７５Ｘａ２
、＝・・・・（３）’と表る。
、＝・・・・（３）’と表る。
従って以上（１） 、 （２１、（３１式を満足する様
に抵抗ａ３、Ｒ４を決定すれば本発明の一路において前
述し九動作を行う事ができる。同、第２図の実施例にお
いて、第１．第２のインピーダンス素子として、それぞ
れ抵抗ＦＬ３ 、Ｒ４を使用しているが、抵抗、ダイオ
ード、シｗｙトキダイオード等を組み合せて、所定のイ
ンピーダンスを構成してもよく、又抵抗ＦＬ８の代りに
、出力ＴｒＱ４０ベースにアノード、アクティブプルダ
ウンＴｒＱ７のコレクタにカンードを接続したダイオー
ドを用いてもよい事は菖うまでもない。
に抵抗ａ３、Ｒ４を決定すれば本発明の一路において前
述し九動作を行う事ができる。同、第２図の実施例にお
いて、第１．第２のインピーダンス素子として、それぞ
れ抵抗ＦＬ３ 、Ｒ４を使用しているが、抵抗、ダイオ
ード、シｗｙトキダイオード等を組み合せて、所定のイ
ンピーダンスを構成してもよく、又抵抗ＦＬ８の代りに
、出力ＴｒＱ４０ベースにアノード、アクティブプルダ
ウンＴｒＱ７のコレクタにカンードを接続したダイオー
ドを用いてもよい事は菖うまでもない。
以上説明したように、本発明によれば、レベルシフトト
ランジスタのコレクタ電位でアクティブプルダウン回路
を制御することにより飽和形論理回路の高速動作を改善
する効果がある。
ランジスタのコレクタ電位でアクティブプルダウン回路
を制御することにより飽和形論理回路の高速動作を改善
する効果がある。
第１図は従来の飽和形論理回路を示す回路接続図、第２
図は本発明の一実施例を示す回路接続図である・ 図中、ａｌ−Ｂ９・・・・・・抵抗、Ｑ１〜Ｑ７・・・
・・・トランジスタ、Ｄｌ・・・・・・ジ１ットキーダ
イオード、ＶＯＯ・・・・・・電源電圧端子を表わす。 華／ 回 茅２にり
図は本発明の一実施例を示す回路接続図である・ 図中、ａｌ−Ｂ９・・・・・・抵抗、Ｑ１〜Ｑ７・・・
・・・トランジスタ、Ｄｌ・・・・・・ジ１ットキーダ
イオード、ＶＯＯ・・・・・・電源電圧端子を表わす。 華／ 回 茅２にり
Claims (1)
- （１）入力回路、皺入力回路の出力をレベルシフトする
トランジスタ、該レベルシフトトランジスタの工ｉｙタ
出力をベースに接続した位相分割段トランジスタ、該位
相分割段トランジスタのエミッタにベースを接続した工
きツタ接地出力トランジスタを含んでなる飽和形論理回
路において、抵抗を介してコレクタを電源に接続した前
記レベルシフトトランジスタのコレクタに、第１のイン
ピーダンス素子を介しベースを接続し、さらにベース、
接地間に第２のインピーダンス素子を接続した、第２の
エミッタ接地トランジスタのコレクタを、抵抗又はダイ
オードを介して前記出力トランジスタのベースＫｍ絖し
てなる回路を設け、前記レベルシフトトランジスタのコ
レクタ電位を検出する仁とにより、前記出力トランジス
タの導通／遮断に際して前記第２のエミッタ接地トラン
ジスタを遮断／導通する手段を備えてなることを特徴と
する飽和形論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP298382A JPS58120322A (ja) | 1982-01-12 | 1982-01-12 | 飽和形論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP298382A JPS58120322A (ja) | 1982-01-12 | 1982-01-12 | 飽和形論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58120322A true JPS58120322A (ja) | 1983-07-18 |
Family
ID=11544600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP298382A Pending JPS58120322A (ja) | 1982-01-12 | 1982-01-12 | 飽和形論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670893A (en) * | 1993-09-24 | 1997-09-23 | Nec Corporation | BiCMOS logic circuit with bipolar base clamping |
-
1982
- 1982-01-12 JP JP298382A patent/JPS58120322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670893A (en) * | 1993-09-24 | 1997-09-23 | Nec Corporation | BiCMOS logic circuit with bipolar base clamping |
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