JPS58104532A - 飽和形論理回路 - Google Patents
飽和形論理回路Info
- Publication number
- JPS58104532A JPS58104532A JP20285181A JP20285181A JPS58104532A JP S58104532 A JPS58104532 A JP S58104532A JP 20285181 A JP20285181 A JP 20285181A JP 20285181 A JP20285181 A JP 20285181A JP S58104532 A JPS58104532 A JP S58104532A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- resistor
- output
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は飽和形論理回路に関するものである。
従来飽和形論理回路においては、１４１図に示す如く、
出力の低レベルから高レベルへの反転速度を早める為、
出力トランジスタ（以後トランジスタをＴｒと略記する
）Ｑ４のベースに、それぞれ抵抗を介しベース、コレク
タを接続し、エイツタを接地し九トランジスタＱ７よシ
なるアクティブプルダウン回路を具備している。
出力の低レベルから高レベルへの反転速度を早める為、
出力トランジスタ（以後トランジスタをＴｒと略記する
）Ｑ４のベースに、それぞれ抵抗を介しベース、コレク
タを接続し、エイツタを接地し九トランジスタＱ７よシ
なるアクティブプルダウン回路を具備している。
このアクティブプルダウン回路の目的は、入力端子に低
レベルが入力され、Ｔｒ Ｑｌ 、ダイオードＤ１が導
通（以後オンと記す）し、Ｔｒ Ｑｚ。
レベルが入力され、Ｔｒ Ｑｌ 、ダイオードＤ１が導
通（以後オンと記す）し、Ｔｒ Ｑｚ。
Ｑ３が速断（以後、オフと記す）シ、それにともなって
出力ＴｒＱ４がオフする際にＱ４のペース中の蓄積電荷
の効果、及び、出力端子の低レベルから高レベルへの反
転に対応し出力Ｔｒ Ｑ４のベース・コレクタ容量によ
る建う−効果の為前段ＴｒＱ３がオフしＱ４の駆動電流
がなくなっても、出力ＴｒＱ４のペース電位がすぐには
下降せずＴｒＱ４のオフが遅れるつを防ぐ為のもので５
ＴｒＱ’ｉのベース及びコレクタにそれぞれ接続されて
いる抵抗及びＴｒ Ｑ７の寸法によって決定される一定
のインピーダンスで、出力Ｔｒのベースを接地する事に
より、出力ＴｒＱ４のオフに際し、そのベース電位を早
く下降させる事である。
出力ＴｒＱ４がオフする際にＱ４のペース中の蓄積電荷
の効果、及び、出力端子の低レベルから高レベルへの反
転に対応し出力Ｔｒ Ｑ４のベース・コレクタ容量によ
る建う−効果の為前段ＴｒＱ３がオフしＱ４の駆動電流
がなくなっても、出力ＴｒＱ４のペース電位がすぐには
下降せずＴｒＱ４のオフが遅れるつを防ぐ為のもので５
ＴｒＱ’ｉのベース及びコレクタにそれぞれ接続されて
いる抵抗及びＴｒ Ｑ７の寸法によって決定される一定
のインピーダンスで、出力Ｔｒのベースを接地する事に
より、出力ＴｒＱ４のオフに際し、そのベース電位を早
く下降させる事である。
従って出力Ｔｒのオフに際しては、上記アクティブプル
ダウン回路のインピーダンスは出来るだけ小さい事が望
ましい。しかし一方、入力端子に高レベルを加え出力Ｔ
ｒをオンさせる際には、出力Ｔｒの駆動電流は、できる
だけ多い方が望ましく、アクティブプルダウン回路のイ
ンピーダンスを小さくしておく事は、それだ妙出力Ｔｒ
の駆動電流を減らす事になシ出力端子の高レベルから低
レベルへの反転速度は遅くなる。
ダウン回路のインピーダンスは出来るだけ小さい事が望
ましい。しかし一方、入力端子に高レベルを加え出力Ｔ
ｒをオンさせる際には、出力Ｔｒの駆動電流は、できる
だけ多い方が望ましく、アクティブプルダウン回路のイ
ンピーダンスを小さくしておく事は、それだ妙出力Ｔｒ
の駆動電流を減らす事になシ出力端子の高レベルから低
レベルへの反転速度は遅くなる。
上記した様に、従来アクティブプルダウン回路において
は、そのインピーダンスは出力Ｔｒのオン、オフの速度
に対し相反し九効果を持つ為、双方の速度の兼ね合いで
決定されていて、アクティブプルダウン本来の出力Ｔｒ
のオフの際にベースの電位を早く下降させる効果が薄れ
るので十分な高速化が達成できないという間亀点があっ
た。
は、そのインピーダンスは出力Ｔｒのオン、オフの速度
に対し相反し九効果を持つ為、双方の速度の兼ね合いで
決定されていて、アクティブプルダウン本来の出力Ｔｒ
のオフの際にベースの電位を早く下降させる効果が薄れ
るので十分な高速化が達成できないという間亀点があっ
た。
本発明はこのような問題を解決すべくなされたもので、
高速動作可能な飽和形論理回路を提供することを目的と
する。
高速動作可能な飽和形論理回路を提供することを目的と
する。
本発明によれば、エミッタを抵抗を介し電源に接続した
ＰｈＰ人カトランジスタ、骸入力トランジスタのエミッ
タにベースを接続したレベルシフトトランジスタ、該レ
ベルシフトド２ンジスタのエミッタをベースへ接続した
位相分割段トランジスタ及び皺位相分割段トランジスタ
のエイツタにベースを接続した第１のエンツタ接地出力
トランジスタとを含んでなる飽和形論理回路において、
抵抗を介してコレクタを電源に接続した前記レベルシフ
トトランジスタのコレクタに、所定のインピーダンスを
持つ素子を介してベースを接続した第２のエミッタ接地
トランジスタを有し、該第２のエミッタ接地トランジス
タのコレクタを抵抗を介して前記出力トランジスタのベ
ースに接続し、さらに前記第２のエミッタ接地トランジ
スタのベースと接地間に２つのインピーダンス素子を直
列接続し、その２つのインピーダンス素子の接続点に前
記ＰｈＰ人カトランジスタのコレクタを接続してなる回
路を設け、前記レベルシフトトラン）スタのコレクタ電
位を検出することによプ、前記出力トランジスタの導通
／速断に際して前記第２のエミッタ接地トランジスタｔ
！断／導通させる手段を備えてなることを特徴とする飽
和形論理同路が得られる。
ＰｈＰ人カトランジスタ、骸入力トランジスタのエミッ
タにベースを接続したレベルシフトトランジスタ、該レ
ベルシフトド２ンジスタのエミッタをベースへ接続した
位相分割段トランジスタ及び皺位相分割段トランジスタ
のエイツタにベースを接続した第１のエンツタ接地出力
トランジスタとを含んでなる飽和形論理回路において、
抵抗を介してコレクタを電源に接続した前記レベルシフ
トトランジスタのコレクタに、所定のインピーダンスを
持つ素子を介してベースを接続した第２のエミッタ接地
トランジスタを有し、該第２のエミッタ接地トランジス
タのコレクタを抵抗を介して前記出力トランジスタのベ
ースに接続し、さらに前記第２のエミッタ接地トランジ
スタのベースと接地間に２つのインピーダンス素子を直
列接続し、その２つのインピーダンス素子の接続点に前
記ＰｈＰ人カトランジスタのコレクタを接続してなる回
路を設け、前記レベルシフトトラン）スタのコレクタ電
位を検出することによプ、前記出力トランジスタの導通
／速断に際して前記第２のエミッタ接地トランジスタｔ
！断／導通させる手段を備えてなることを特徴とする飽
和形論理同路が得られる。
次に本発明をその実施例に従い図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を示す回路接続図である。
第２図に示す如く、本発明の特徴は、従来のアクティブ
プルダウン回路の代わ９に、位相分割段ＴｒＱ３の前段
に接続されているレベルシフ）ＴｒＱ２のコレクタに抵
抗Ｒ３を介しベースを接続したＴｒ Ｑ７のエミッタを
接地し、プレフタを抵抗Ｒ８を介し出力ＴｒＱ４のベー
スに接続し、さらにＴｒＱ７０ベースとＰＮＰ入力Ｔｒ
Ｑｌのコレクタ間に、それぞれアノード、カソードを接
続したダイオードＤ２を設ゆ、ＰＮＰ入力ＴｒＱ１のコ
レクタを抵抗Ｒ４を介し接地して構成した回路を設けた
事にある・ 以下にその動作↓てついて説明する。
プルダウン回路の代わ９に、位相分割段ＴｒＱ３の前段
に接続されているレベルシフ）ＴｒＱ２のコレクタに抵
抗Ｒ３を介しベースを接続したＴｒ Ｑ７のエミッタを
接地し、プレフタを抵抗Ｒ８を介し出力ＴｒＱ４のベー
スに接続し、さらにＴｒＱ７０ベースとＰＮＰ入力Ｔｒ
Ｑｌのコレクタ間に、それぞれアノード、カソードを接
続したダイオードＤ２を設ゆ、ＰＮＰ入力ＴｒＱ１のコ
レクタを抵抗Ｒ４を介し接地して構成した回路を設けた
事にある・ 以下にその動作↓てついて説明する。
まず入力に高レベルが入力されると、）’Ｎ）’入を
力ＴｒＱ１社、オフし、Ｑｌのエミッタ電位が、抵抗Ｒ
１により引き上げられるにつれｓ Ｔｒ Ｑｚ。
１により引き上げられるにつれｓ Ｔｒ Ｑｚ。
Ｑ３．Ｑ４が順次オンし、出力端子に低レベルが出力さ
れる。この時Ｔｒ Ｑ、ａのコレクタ電位は下降しＴｒ
Ｑ５．Ｑ６はオフしている。
れる。この時Ｔｒ Ｑ、ａのコレクタ電位は下降しＴｒ
Ｑ５．Ｑ６はオフしている。
そして、この時抵抗Ｒ３，Ｒ４、ダイオードＤ２゜Ｔｒ
Ｑ７によシ構成されている回路部分は、抵抗Ｒ３，Ｒ４
を適当に決定する事によシ、抵抗Ｒ２を流れる何分の１
（以彼ｎ分の１と記す）かが、抵抗Ｒ３を流れ、さらに
この電流がダイオードＤ２、抵抗）ｔ４を流れた時のダ
イオードＤ２のアノードの電位（すなわちトランジスタ
Ｑ７のペース電位）がトランジスタＱ７をオンさせない
電圧に押えられている様にしであるものとする。
Ｑ７によシ構成されている回路部分は、抵抗Ｒ３，Ｒ４
を適当に決定する事によシ、抵抗Ｒ２を流れる何分の１
（以彼ｎ分の１と記す）かが、抵抗Ｒ３を流れ、さらに
この電流がダイオードＤ２、抵抗）ｔ４を流れた時のダ
イオードＤ２のアノードの電位（すなわちトランジスタ
Ｑ７のペース電位）がトランジスタＱ７をオンさせない
電圧に押えられている様にしであるものとする。
従って第２図の回路においては、入力端子に高レベルが
入力され、出力端子に低レベルが出力されている時、ト
ランジスタＱ７は、オフしている。
入力され、出力端子に低レベルが出力されている時、ト
ランジスタＱ７は、オフしている。
ここで前記したｎは抵抗Ｒ２を流れる電流が、ＴｒＱ２
と、抵抗Ｒ３へ分流する分流比であるが、ＴｒがＱ２．
Ｑ３．Ｑ４と順次オンする際の速度が遅くならない様、
ある程度大きくしておく事が必要である。
と、抵抗Ｒ３へ分流する分流比であるが、ＴｒがＱ２．
Ｑ３．Ｑ４と順次オンする際の速度が遅くならない様、
ある程度大きくしておく事が必要である。
次に入力信号が鳥レベルから低レベルへ変化すルト、入
力）’Ｎ）’ Ｔｒ Ｑｌ ｌｉ、オンしＱｌの工ｔ、
り電位も入力信号のレベルに追従して下降する為、Ｔｒ
Ｑ２．Ｑ３．Ｑ４と順次オフする。そしテＴｒＱ３の
オフにつれそのコレクタ電位が上昇しＴｒＱ５．Ｑ６は
オンする。
力）’Ｎ）’ Ｔｒ Ｑｌ ｌｉ、オンしＱｌの工ｔ、
り電位も入力信号のレベルに追従して下降する為、Ｔｒ
Ｑ２．Ｑ３．Ｑ４と順次オフする。そしテＴｒＱ３の
オフにつれそのコレクタ電位が上昇しＴｒＱ５．Ｑ６は
オンする。
そしてこの時抵抗Ｒ３ｊＬ４、ダイオードＤ２、ＴｒＱ
７で構成されている部分は、ＴｒＱ２のオフにつれ抵抗
Ｒ２から抵抗Ｒ３へ流入する電流が増加するのと、Ｔｒ
Ｑｌのオンにともなって、そのコレクタ電流が抵抗Ｒ
４へ流入するものとの効果でダイオードＤ２のアノード
電位が上昇し、ＴｒＱ７をオンせしめる様に抵抗Ｒ４，
Ｒ３ｔ−決めておくものとする。
７で構成されている部分は、ＴｒＱ２のオフにつれ抵抗
Ｒ２から抵抗Ｒ３へ流入する電流が増加するのと、Ｔｒ
Ｑｌのオンにともなって、そのコレクタ電流が抵抗Ｒ
４へ流入するものとの効果でダイオードＤ２のアノード
電位が上昇し、ＴｒＱ７をオンせしめる様に抵抗Ｒ４，
Ｒ３ｔ−決めておくものとする。
従って、入力信号が低レベルになるにつれ、トランジス
タＱ７はオンし始める。
タＱ７はオンし始める。
以上述べた様に本発明による実施例では、入力信号に対
応して出力ＴｒＱ４が、オンする際には、オフしていて
、出力ＴｒＱ４が、オフする際には、オンする様に動作
する、アクティブプルダウン回路を提供する事ができ、
出力Ｔｒオフ時のアクティブプルダウンのインピーダン
スを極力小さくする事により、出力Ｔｒオフの速度を大
−に早くする事ができる。
応して出力ＴｒＱ４が、オンする際には、オフしていて
、出力ＴｒＱ４が、オフする際には、オンする様に動作
する、アクティブプルダウン回路を提供する事ができ、
出力Ｔｒオフ時のアクティブプルダウンのインピーダン
スを極力小さくする事により、出力Ｔｒオフの速度を大
−に早くする事ができる。
さらに出力Ｔｒオン時には、アクティブプルダウンＴｒ
はオフしている為そのインピーダンスを小さくした事は
、悪影畳せずオンの速度は犠牲とならず、従来のアクテ
ィブプルダウン回路に比べ大幅に改善され要事になる。
はオフしている為そのインピーダンスを小さくした事は
、悪影畳せずオンの速度は犠牲とならず、従来のアクテ
ィブプルダウン回路に比べ大幅に改善され要事になる。
次に、上記し九動作をさせる為の素子定数の選び方につ
いて説明する。まず、入力端子に高レベルが入力され、
出力端子に低レベルを出力している場合、）”？１１４
１’入力ＴｒＱ１がオフ、Ｔｒ Ｑ２ｅＱ３．Ｑ４がオ
ン、Ｔｒ Ｑ５．Ｑ６は、オフしているがこの時抵抗Ｒ
２を流れる電流のｎ分の１以下が抵抗Ｒ３へ分流する為
には次式を満足しなければならない。
いて説明する。まず、入力端子に高レベルが入力され、
出力端子に低レベルを出力している場合、）”？１１４
１’入力ＴｒＱ１がオフ、Ｔｒ Ｑ２ｅＱ３．Ｑ４がオ
ン、Ｔｒ Ｑ５．Ｑ６は、オフしているがこの時抵抗Ｒ
２を流れる電流のｎ分の１以下が抵抗Ｒ３へ分流する為
には次式を満足しなければならない。
［Ｖｃｃ −Ｖｉｚ（Ｑ４）＋Ｖｍｌ（Ｑ３）＋Ｖｃｇ
（Ｑ２）：）２ ｘ−ｘ （Ｒ３十Ｒ４）＋ＶＤ（Ｄ２ ）≧Ｖｉ＋鵞（
Ｑ３）＋Ｖｍ蕗（Ｑ４）＋ＶＣ］Ｅ（Ｑ２） ・・・
・・・（１）さらにこの抵抗Ｒ３を流れる電流が、ダイ
オードＤ２．抵抗Ｒ４に流入した時ダイオードＤ２のア
ノードの電位を、Ｔｒ Ｑ７をオンさせない電圧に押え
ておく為に線法式を満足しなければならない。
（Ｑ２）：）２ ｘ−ｘ （Ｒ３十Ｒ４）＋ＶＤ（Ｄ２ ）≧Ｖｉ＋鵞（
Ｑ３）＋Ｖｍ蕗（Ｑ４）＋ＶＣ］Ｅ（Ｑ２） ・・・
・・・（１）さらにこの抵抗Ｒ３を流れる電流が、ダイ
オードＤ２．抵抗Ｒ４に流入した時ダイオードＤ２のア
ノードの電位を、Ｔｒ Ｑ７をオンさせない電圧に押え
ておく為に線法式を満足しなければならない。
ＸＲ４＋ＶＤ （Ｄ２）＜ＶＩＥ （Ｑ７）
・・・・・・（２）ここで上記２式において、 Ｖｌｌｌ Ｂ ）ランジスタのベース・工きツタ関オン
電圧、 ＶＣＥはトランジスタのエミッタ・コレクタ間オン電圧
、 ＶＤ はダイオードのオン電圧 ＶＣＣは電源電圧、 をそれぞれ表わし、さらに分）島くする為ＶＣＣ＝５ｖ
、ＶＩＫ＝Ｑ、７５ｖ、Ｖｃｘ＝ａ３ｖ、ＶＤ：α４ｖ
として（１）、（２）式を整理すると （Ｒ３＋Ｒ４）≧０．４３８ Ｘ ｎ Ｘ Ｒ２・・・
・・・（１’）Ｒ４＜ ０．３３３ｘＲ３・・・・・・
（１）となる。
・・・・・・（２）ここで上記２式において、 Ｖｌｌｌ Ｂ ）ランジスタのベース・工きツタ関オン
電圧、 ＶＣＥはトランジスタのエミッタ・コレクタ間オン電圧
、 ＶＤ はダイオードのオン電圧 ＶＣＣは電源電圧、 をそれぞれ表わし、さらに分）島くする為ＶＣＣ＝５ｖ
、ＶＩＫ＝Ｑ、７５ｖ、Ｖｃｘ＝ａ３ｖ、ＶＤ：α４ｖ
として（１）、（２）式を整理すると （Ｒ３＋Ｒ４）≧０．４３８ Ｘ ｎ Ｘ Ｒ２・・・
・・・（１’）Ｒ４＜ ０．３３３ｘＲ３・・・・・・
（１）となる。
次に入力端子に低レベルが入力され出力端子に高レベル
が出力されている場合は、 Ｔｒ Ｑｌはオン、Ｔｒ
Ｑ２．Ｑ３．Ｑ４ｔｉオフ、Ｔｒ Ｑ５．Ｑ６はオンと
なっている。この時、抵抗Ｒ２，Ｒ３を経由する電流と
、）’ＮＰ入力Ｔｒのコレクタ電流によ）決るダイオー
ドＤ２のアノード端子の電位が、トランジスタＱ７をオ
ンさせるに充分な電位迄上昇する為には次式を満足しな
ければならない。
が出力されている場合は、 Ｔｒ Ｑｌはオン、Ｔｒ
Ｑ２．Ｑ３．Ｑ４ｔｉオフ、Ｔｒ Ｑ５．Ｑ６はオンと
なっている。この時、抵抗Ｒ２，Ｒ３を経由する電流と
、）’ＮＰ入力Ｔｒのコレクタ電流によ）決るダイオー
ドＤ２のアノード端子の電位が、トランジスタＱ７をオ
ンさせるに充分な電位迄上昇する為には次式を満足しな
ければならない。
≧Ｖｉ＋ｇ （Ｑ７ ）・・・・・・（８）ここでＶＩ
Ｌは入力信号の低レベルを圧で゛あり、まｔζαはＰＮ
Ｐ入力Ｔｒのベース接地電流増幅率を表わ、し、さらに
■ル＝α８ｖとして（８）式を整理すると Ｒ４≧０．１０１ Ｘ’ＸＲＩ −・・・・
・（イ）α となる。
Ｌは入力信号の低レベルを圧で゛あり、まｔζαはＰＮ
Ｐ入力Ｔｒのベース接地電流増幅率を表わ、し、さらに
■ル＝α８ｖとして（８）式を整理すると Ｒ４≧０．１０１ Ｘ’ＸＲＩ −・・・・
・（イ）α となる。
従って以上（１）、（２）、（８）式を満足する様抵抗
Ｒ３゜Ｒ４を決定すれば本発明の回路において前述した
動作を行う事ができる。
Ｒ３゜Ｒ４を決定すれば本発明の回路において前述した
動作を行う事ができる。
第３図は本発明の他の実施例を示す回路接続図である。
第３図は、第２図中の抵抗Ｒ３を複数個のダイオードの
直列接続に置換えた回路で前述した各条件を満足する様
、抵抗Ｒ４を決定すれば第２図の場合と全く同様な動作
を実現する事ができる。
直列接続に置換えた回路で前述した各条件を満足する様
、抵抗Ｒ４を決定すれば第２図の場合と全く同様な動作
を実現する事ができる。
さらに本発明の実施例としては、第２図、第３図におけ
るダイオードＤ２をＴｒＱｌのコレクタと接地間に、抵
抗Ｒ４をＴｒ Ｑ７のベースとＴｒＱｌのコレクタ間に
、入換えて接続した回路でも同様な動作を実現できる〇 尚傘骨・図面においてはシｗツ）キーＴＴＬ、囲
るダイオードＤ２をＴｒＱｌのコレクタと接地間に、抵
抗Ｒ４をＴｒ Ｑ７のベースとＴｒＱｌのコレクタ間に
、入換えて接続した回路でも同様な動作を実現できる〇 尚傘骨・図面においてはシｗツ）キーＴＴＬ、囲
第１図は、従来の飽和形論理回路を示す回路接続図、第
２図及び第３ｒｊ４はそれぞれ本発明の一実施例及び他
の実施例を示す回路接続図である。 図中、Ｒ１，Ｒ９−・・・・・抵抗、Ｑ１〜Ｑ７・・・
−・・トランジスタ、ＤＩ〜Ｄ５・・・・・・シ冒ット
キーダイオード、Ｖｃｃ・・・・・・電源電圧端子、 を表わす。
２図及び第３ｒｊ４はそれぞれ本発明の一実施例及び他
の実施例を示す回路接続図である。 図中、Ｒ１，Ｒ９−・・・・・抵抗、Ｑ１〜Ｑ７・・・
−・・トランジスタ、ＤＩ〜Ｄ５・・・・・・シ冒ット
キーダイオード、Ｖｃｃ・・・・・・電源電圧端子、 を表わす。
Claims (1)
- エンツタを抵抗を介し電源に接続したＰＮＰ入力トラン
ジスタ、赦入力トランジスタのエンツタにベースを接続
したレベルシフトトランジスタ、該レベルシフトトラン
ジスタノエイツタヲヘースへ接続した位相分割段トラン
ジスタ及び該位相分割段トランジスタの工ｔｙ夕にベー
スを接続した第１のエイツタ接地出力トランジスタとを
含んでなる飽和形論理回路において、抵抗を介してコレ
クタを電源に接続し九前記レベルシフトトランジスタの
；レクタに、所定のインピーダンスを持つ素子を介して
ベースを接続し九ｔｓ２のエンツタ接地トランジスタを
有し、該第２のエンツタ接地トランジスタの；レクタを
抵抗を介して前記出力トランジスタのベースに接続し、
さらに前記第２０ニオツタ接地トランジスタのベースと
鱗地関に２つのインピーダンス素子を直列接続し、その
２つのインピーダンス素子の接続点に前記ＰＮＩ’入力
トランジスタのコレクタを接続してなる回路を設け、前
記レベルシフトトランジスタのコレクタ電位を検出する
ことによ）、前記出力トランジスタの導通／遮断に際し
て前記第２のエミッタ接地トランジスタを遮断／導通さ
せる手段を備えてなることを特徴とする飽和形論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20285181A JPS58104532A (ja) | 1981-12-16 | 1981-12-16 | 飽和形論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20285181A JPS58104532A (ja) | 1981-12-16 | 1981-12-16 | 飽和形論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58104532A true JPS58104532A (ja) | 1983-06-22 |
Family
ID=16464239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20285181A Pending JPS58104532A (ja) | 1981-12-16 | 1981-12-16 | 飽和形論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58104532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0225431A2 (en) * | 1985-12-03 | 1987-06-16 | Advanced Micro Devices, Inc. | Buffered miller current compensating circuit |
| FR2816133A1 (fr) * | 2000-10-31 | 2002-05-03 | St Microelectronics Sa | Circuit d'aide a la commutation d'un circuit logique |
-
1981
- 1981-12-16 JP JP20285181A patent/JPS58104532A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0225431A2 (en) * | 1985-12-03 | 1987-06-16 | Advanced Micro Devices, Inc. | Buffered miller current compensating circuit |
| FR2816133A1 (fr) * | 2000-10-31 | 2002-05-03 | St Microelectronics Sa | Circuit d'aide a la commutation d'un circuit logique |
| WO2002037681A1 (fr) * | 2000-10-31 | 2002-05-10 | Stmicroelectronics S.A. | Circuit d'aide a la commutation d'un circuit logique |
| US6882180B2 (en) | 2000-10-31 | 2005-04-19 | Stmicroelectronics S.A. | Switching aid circuit for a logic circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08288804A (ja) | 比較器回路 | |
| US4954917A (en) | Power transistor drive circuit with improved short circuit protection | |
| US4939393A (en) | ECL to TTL/CMOS translator using a single power supply | |
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| JPS60501035A (ja) | 低減した入力バイアス電流を有する比較器回路 | |
| USRE34107E (en) | Power transistor drive circuit with improved short circuit protection | |
| JPS58104532A (ja) | 飽和形論理回路 | |
| KR970028930A (ko) | 바이 모오스로 이루어진 정전압 발생회로 | |
| US4562364A (en) | TTL Circuit in which transient current is prevented from flowing therethrough | |
| US4242605A (en) | Transient array drive for bipolar ROM/PROM | |
| JP3401084B2 (ja) | ディジタルスイッチング段 | |
| KR860000799B1 (ko) | 스위치 회로 | |
| JP2775787B2 (ja) | 集積回路 | |
| JPH0413853Y2 (ja) | ||
| JP2586601B2 (ja) | カレントミラー回路 | |
| US3638048A (en) | Store read units | |
| JPS58120322A (ja) | 飽和形論理回路 | |
| JPH0666680B2 (ja) | Ｔｔｌ回路 | |
| JPS5853227A (ja) | 論理回路 | |
| JPS5915330A (ja) | 集積論理回路 | |
| JPS5923135B2 (ja) | スイツチング回路 | |
| JPH02278595A (ja) | 高速センスアンプ | |
| SU1550581A1 (ru) | Устройство дл формировани разр дных токов записи | |
| JPS5854731A (ja) | 論理回路 | |
| JPH0786895A (ja) | 出力回路 |