KR930014952A - 집적 회로의 비트 라인 장치 - Google Patents

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지멘스 악티엔게젤샤프트
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Abstract

본 장치는 접촉부(10, 20, 30, 40, 50)에서 밑에 깔린 셀과 접촉표면(11, 21, 31, 41, 51)을 형성하기 위해 확장되는 비트라인에 관한 것으로서, 상기 접촉부는 적어도 3-폴드 스테거에 배치된다. 인접비트라인의 에지 사이의 거리 bsp가 어디서나 동일한 값을 갖을 때 신뢰성이 커지도록 최소의 요구공간이 확보되며 따라서 접촉표면이 확장할 수 있다.

Description

집적 회로의 비트 라인 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 및 제4도는 본 발명에 따른 비트라인 장치의 두 실시예에 대한 단면도.

Claims (7)

  1. 각각의 비트라인(1-5)이 적어도 하나의 밑에 깔린 도전영역에 적어도 하나의 접촉부(10,20,30,40,50)를 갖으며, 비트라인 장치가 접촉부의 주변에서만 접촉표면 (11,21,31,41,51)를 형성하기 위해 확장되며, 인접 비트라인의 접촉부는 옵셋되도록 배치되어 적어도 3-몰드스테거를 형성하는 집적회로의 비트라인 장치에 있어서, 두개의 인접 비트라인의 에지를 사이의 거리(bsp)가 제조허용 오차범위 내에서는 어디서나 같은 것을 특징으로 하는 집적회로의 비트라인장치.
  2. 제1항에 있어서, 각각의 비트라인(1-5)은 제1방향으로 서로 연속되는 접촉부 열을 갖으며, 각각의 접촉부는 적어도 하나의 셀의 도전영역과 접촉하는 것을 특징으로 하는 집적회로의 비트라인장치.
  3. 제1 또는 2항에 있어서, 상술된 기하학적 장치 및 접촉부(10,20,30,40,50)의 크기가 주어질 때, 비트라인 에지는, 세그멘트로 두개의 그레디언트를 갖는 직선(g1,g2,g3)을 표시하며 상기 그레디언트는 적어도 부호가 다르며 제1방향에 대해서 0과는 다른 것을 특징으로 하는 집적회로의 비트라인장치.
  4. 제1 내지 제3항중 어느 한 항에 있어서, 상기 직선(g1,g2,g3)은 다음 구성법칙, 즉, g1: -X 방향에 인접하여, 비트라인(3)의 접촉부와 K3사이의 접속단면의 중점(0), 0는 좌표 0(-2Rst: O)를 갖으며, -X 방향에 인접하여, 비트라인(2)의 접촉부 K2사이 접속단면의 중점 Q;Q(-Rst;RBL), 반지름 rQ=bs+bsp의 Q둘레의 원 KQ, 원 KQ내지 0에 접하는 접선, 이러한 접선은 보이는 비트라인 단면의 통로측(중심선)이며, g1은 거리 1/2 bB에서 통로측에 평행하며, g2: 중점 Z를 갖으며 L3 a와 L3 c사이의 접속단면 -g2는 Z로부터 거리 1/2bsp에서 Z에 수직이며 g3: g3는 +x방향에서 4Rsp만큼 g1을 변형하여 형성되는 구성법칙을 만족시키는 것을 특징으로 하는 집적회로의 비트라인장치.
  5. 제1 내지 4항중 어느 한 항에 있어서, 상기 직선(g1,g2,g3)은 다음 조건 즉,
    gj=aj+bjj=1, 2, 3 여기서
    a1=(RBLsqr(RBL 3+Rst 2-(BB+bsp)2)-Rst+(BB+bsp))/
    (RBLsqr(RBL 3+Rst 2-(BB+bBL)2))-RBL+(BB+bsp))
    b1=ba/(2spr(1+a1 2))+2a1Rst-bba1 2/(2sqr(1+a1 2))
    a2=(-Rst-xKL)/(RBL-yKL)
    b2=RBL/2-bsp/(2sqr(1+a2 2), -Rsta2/2-bspa2 2/(2sqr(1+a2 2))
    a3=a1
    b3=b1-4Rsta1
    을 만족시키는 것을 특징으로 하는 집적회로의 비트라인장치.
  6. 제1 또는 2항에 있어서, 상술된 기하학적 장치 및 접촉부(10,20,30,40,50)의 크기가 주어질 때, 상기 비트라인에지는, 세그멘트로 적어도 세개의 서로 다른 그레디언트를 갖는 직선(g2,g4-g10)을 나타내는 것을 특징으로 하는 집적회로의 비트라인장치.
  7. 제6항에 있어서, 상기 직선(g4내지 g10)은 접속단면(m,n,o,p,q,r,s)에 대해 직각이며, 상기 접속단면은 그 중점에서(n+1)번째 비트라인 인접접촉부에 비트라인의 접촉부를 접속시키거나 서로 마주보는 그 모서리점에서 n번째 비트라인의 인접 접촉부에 비트라인의 접촉부를 접속시키는 것을 특징으로 하는 집적회로의 비트라인장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920023025A 1991-12-02 1992-12-02 집적 회로의 비트 라인 장치 KR100279485B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JP2638487B2 (ja) * 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
TW318281B (ko) * 1994-08-30 1997-10-21 Mitsubishi Electric Corp
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
US6249451B1 (en) 1999-02-08 2001-06-19 Kabushiki Kaisha Toshiba Data line connections with twisting scheme technical field
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US9553048B1 (en) * 2015-09-04 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0760858B2 (ja) * 1984-10-26 1995-06-28 三菱電機株式会社 半導体メモリ装置
JPH01278065A (ja) * 1988-04-28 1989-11-08 Hitachi Ltd 半導体記憶装置
KR930002289B1 (ko) * 1989-05-23 1993-03-29 가부시키가이샤 도시바 반도체 기억장치
JP2974252B2 (ja) * 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array

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US5315542A (en) 1994-05-24
DE4139719C1 (ko) 1993-04-08

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