TW226484B - - Google Patents

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Description

經濟部中央梂準局Krx消费合作社印SR ?測〇4 A(i _B(i_ 五、發明説明（ί ) 本發明偽關於一種用於積體電路之位線（亦稱為位元線） 配置，其中每一位元線至少與一下方導電區有一接觸點 ，且被加寬以形成只位於該接觸點周圍之接觭面，且鄰 接位元線之接點的配置方式使其偏差（offset),形成一 至少3重交錯。 在積體電路中，特別是DRAM半導體記億體，其記億胞 (cell)傜經由位元線而接觸一位元線致動一列記億胞（ 亦稱為胞）之存取。因此，前述之胞配置決定這些接點 之配置，此時，每一胞都有其自己對上方位元線之接點 或者是兩個鄰接胞經一接點而連接至該位元線。因而， 相同位元線之兩連缠接點之間距為一個或兩値胞之長度 。對産品工程的理由和電性理由兩者而言，通常需要加 寬位元線，以於接點周圍形成一接觸表面》另一方面， 最小的空間需求亦為其目的之一 β 圖1例示一習知技藝之位元線配置圖位元1 , 2，3，4 , 5 以第一方向延伸，該方向由在胞52上（只表示位元線5)之 相同位元線之接點間的直線連接定義之，並具有接點 ,20,30,40,50,經此接點，每一位元線各與這些胞之一或 兩個連接該位元線被加寬以形成接點四周之接觸表面11 ,21,31,41,51,以確使適當的電性連接縱使位元線與接 點，通常由下方绝緣層之接觸孔而逹成未能適當調整時 亦然，待別是因為製程工程的理由（位元線之光學圖型 中之解析度），相鄰位元線或其邊緣之間距無法逹到特 木紙悵又度適用中阀W家桴'爷（CNS)甲，1峴佟（LMU X 297公货） -----------------^----^--------裝—-----訂 ί f請也叫-皆而之泫-^^再塡寫本頁) 經濟部中央標準局員工消費合作社印焚 3 C 4 ο 4 Λβ _m_ 五、發明説明（2 ) 定的最小值b s p ·此最小值介於一接觸表面和相鄰位元線 邊緣之間（見圖1,此接點以4重交錯方式配置）β在此 類己知配置中，給予一預設的最小距離bSP,進一步地 減低空間需要，而不會減低接觸表面或在接觸表面外部 之位元線的寬bB,因而降低其可靠性》 因此，本發明之一目的在待定一種位元線配置該配置 對相同或減少的空間需求而言，具有較高或至少一樣高 的可靠性》 此目的在當兩相鄰位元線之邊緣間距皆相等時可達成 (在製造容忍度範圃内），此即是説最低間距bSp不只發 生於接腾表面和柑鄰位線之間，亦發生於接觸表面外部 之位元線邊緣之間，因此，可能使接觸表面加大或以相 同大小之接觭表面使空間增益達成，在接《表面加大的 情況中，不只位元線關於前述接觸孔的最大可容許誤調 變大，接觸孔周圍之電流路徑亦變寬，在接《孔中之位 元線材料之層厚度通常很小，因此寬的重叠將有肋於得 到低位元線阻抗。 本發明將以圖式顯示之兩實施例詳述於下，其中： 圖1所示為根據習知技S之位元線配置； 圖2和4各表示根據本發明之位元線配置的兩傾資施 例； 圖3和5以放大圖説明所表示實施例之設計原理； 圖6表示用以計算描述位元線邊綠之直線圖形。 木紙张又度適用中阀阀家抒準（CNS)甲4 各（2l(J X 297公货） ("""'""而之：ε"ί^再場寫本頁) --裝_ 訂 226484 Λί; _i^i 五、發明説明（3 ) •~-;:im"s·而之注悉弘項再場寫本黃) 所有圖式中相同的部分被標以相同的參考符號β 圖2中，接點1 0 , 2 0,3 0 ,4 0,5 0的幾何配置對應於圖1之 接點配置，例如下方胞配置之規定；同樣地，該接點與 圖1之接點大小相同。根據本發明相鄰位元線之邊綠間 距皆是相同，特別是相等於最小距離b s ρ ，縱使在接觸 表面11 ,21 ,31,41,51外部之區域内亦然β在此賁施例中 ,位元線1至5之邊綠形成於並非平行第一方向而延伸 -· -- - 之直線之區間中，此配置中直線以兩個嚴格不同梯度發 生。 為進一步解釋的目的（亦包括下列圖式），現以座標条 統的X軸平行第一方向，Υ軸垂直該第一方向，且原點 在位元線3之接點Κ3的中點處，此可由圖2之圖式看 出。此外採用下列定義： b b :位元線路徑之寬，此即是接觸表面外部之位元 線； b s P :相鄰位元線之邊緣的間距； rbl: γ方向之位元線間距 （raster);
Rst:交錯間距（raster)=X方向之相鄰位元線之接 點的偏差； η:交錯數，在此《施例中η=4β 經濟部中央標準局員工消費合作社印焚 Κ1 -Ks :表示圖中所待定之η+1個接點 l/a-l/d:表示接點 Κ1 之角度（corner point), i = 1 木紙張又度適用中阀阀家桴準（CNS) f 4 jt見格（210 X U7公诸） 經濟部中央櫺毕局3工消費合作杜印製 3S0484 Λ(; _H(i _ 五、發明説明（4 ) 圖3傑圖2之位元線配置之設計由代表區間中之位元 線邊緣之三條直線gi ,g2 ,g3而産生，這些直線之結 構將以下例位元線3和接點K3 , K2 (亦參見圖2)解釋 之： gi:_為K3與X方向相鄰之位元線3接點間的連接部 分之中點〇;〇具有座標M-2Rst ;0) -為K2與X方向相鄰之位元線2接點間的連接部 分之中點 Q_; Q(_Rst ; R bl ) -圍繞半徑rQ=bB + bSp之Q的圓 -徑0與圃kQ之切線，此切線為可具之位元線部 分的路徑軸（中心線） -gi平行於路徑軸，與軸相距1/2 bB g2:- L3a與L2。之間與中點Z連接之部分Z -g 2垂直於Z ,離Z為1/2 bSp距離 g3:_ g3由gi在+ X方向移動4 Rst的方式産生： 如此圖所示者，直線在點S12和S23處交叉，且在對應 部分内形成位元線3之一邊綈。另一邊緣和其餘位元線 之邊绨（在+ X方向與-X方向之延伸皆相同}可簡單地以原 點之點反射和自這些直線移動的方式獲得。 産生一 η重交錯亦為容易之事之例如中點座樣為 0 (-¾ R s t ; 0 ):若η為偶數，0同時為Κ 1和Κη+1之中點 ,g3由移動nRst而得*g2以所述方式建構。 根據圈4之賁施例中，直線gi (和對應的g3 )(其描 本紙張尺;i適用中《«家彳.ΐ準（CNS)甲4丨見格（2U1 X 297公;i ) -----------------.. ------装丨-----訂------*1·—·- (-t間Λ-''·背而之;tAP_,i!再塡寫本頁) 2264〇4 /\(i m; 經濟部中央標準局員工消費合作社印焚 五、發明説明（5 ) 述位元線邊緣的一部分）由一組由四條水平（即在X方向" ，丨. 延伸）直線g4 ，g6 ，g8 ，glO和三條位於其間且具有與0 不同的斜度j gf直線g5 ,g7，g9組成的連接線取代（亦 參考圖5)。此例中，直線g4-g10對連接部分（m,n，...s) 而言成為正角，該部分使一位元線接點與第（n+1)位元 的相鄰接點之中點連接，或是在彼此相對的角點處與第 η位元線之相鄰接點連接。雖然此種設計有時稍嫌複雜 ，但其優點為能使接觸表面在接黏之角（corner〉處有較 大的重畳，因此此方向之較大的錯調（maladjustnent) 亦為可容許的。 圖5為此配置可以例如下列方式建構（以位元線3之 上邊緣之例子，亦參見圖4): g2:-類似第一實施例之g2 , g6:- K1與Ks間（具有一中點0)之連接部分〇(〇亦為 K3和位元線3中在-X方向相鄰之接點間之中點；此部 分0之端點各為接點之中點） -g 6 在與〇相距〇1 =1/2 bB時，垂直於0 ( 即斜率=〇)可與g6同時建構其他位元線之邊綠的對應 部分，該部分可能在K1與Κ5之間具有斜率為〇(此即在 X=-2 Rst的環境中），且在每個例子中各被配置於彼 此相距b sP和b b之距離。 g7:_ 和L4b間（具有一中點P)之連接部分P。 -g7在1/2 bSp的距離時垂直於P。 (-tw'T片而 v/;tAP,f!再構寫本頁) 本纸張尺適用中阀阐家作苹（C’NS)甲'1現丨各（2丨<丨X 297公译） 2264S4
Afi B(i 經濟部中央慄準局員工消#合作社印奴 五、發明説明（6 ) 可能與g7同時建構其他位元線之邊緣的對應部分， 該部分亦同樣地垂直於i/d和l/b之間的P,並各被配置 於彼此相距b B和b s p之間距。 g4 ,g8和gio :籍肋於中點M,Q和S(對應接點偽部分 位於圖4所示之部分外部），以類似g6的方式建構。由 圈4可知，來自這些中點之直線距離ni ,qi ,si為： » 1.5 bB + bSp qj - 1/2 bB -t- b8p sx » 1.5 bB + 2 bSp gs*g9 :藉助於部分n和r之中黏N和R,以類似 g7之方式建構，（未完全表示），來自這些中點之直線 距離η 1 , r i為： nx - bB + 1/2 bSp e bB + 1.5 bSp. 部分n, p和r之斜率係明顯地依RBL, Rst和接點之 方向上所定義之方式，由此卽可分析地計算各與n,p，r 垂直之直線g5，g?，g9之斜率。 在此兩實施例中，直線= 1,...10,和其交叉部 «J 分S&之點，以及因而産生之位元線邊緣之精確過程可 自動地藉肋直線之公式+ 而計算β此可簡述 於下列文字中，以第一寅施例（見圖3)和圖6為輔肋。 Α)計算直線gl ，g2 ，g3 藉著使用圖6定義之補肋角¢, 0,角厶1和直線gi -----------------产------，裝J-----訂 * (^先間-你而之注^贤項存塡寫本頁) 本紙張尺度適用十阀《家桴;1*· (CNS)甲4規格（210 X 297公釐） 經濟部中央標準局R工消費合作杜印製 226484 Afi ___ B(i 五、發明説明（7 ) 之斜率a i為： Οχ : 90· -f -， = tg = (cot^f> cotip -l)/(cot^> + coty ) cot<f = RBL/RSt coty = sqr (Rst2 + RBL2 - (bB+bsp)2) / (bB+bsp) al = (RBLsqr(RBL2 + Rst2 - <bB+bSp)2) - Rst(bB+bSp5 )7 _ (Rstsqr(RBL2 + Rst2 - <bB+bSp) ) + RBL(bB+bSp)) 直線gi之軸部分1^可由gi與0相距bB/2的情況 獲得，即是說要通過點 (-2Rst - b0/2 sin 〇1； bg/2 cos 0χ) ^ (-2Rst - bBa1/(2sqr(l+a12))j bB/(2sqr(l+a12))) 此卽， bl = bB/(2sqr(l+a12)) + 2axRst + bfaa12/(2sqr(l+a：2)). 直線g3由gi向X方向移動4Rst而得。因此g3 ： γ =a3 x + b3之特性變成·. a3 - ax b3 bx - 4 Rstai 當 g2: y * a2x + b2， 發現 a2 - - (RSt " xkl ) / (RBL~YKL ) x 為X方向之接觸孔之大小，為y方向之大小 KL λ-L ，g 2通過點 (清毛閱‘..!背而之注.6?項再塡寫本頁)
A —裝. 本纸ί艮又/t適用中阀《家撑芈（CNS>甲·1峴烙（210 X 2‘J7公；) 22Q4S4 Λ 6 __B(i 五、發明説明（8 ) (^先間-;1'、背而之注'&-供,?,:再塡寫本頁) (Rst/2 + bSp/2 sin G2; Rbl/2 - bSp/2 cos G2) 或是 (Rst/2 + b5pa2/(2sqr(l + a22) I RB1_/2 - bSp/(2sqr(l + a22))) (其中/? 2為g 2之斜角） 因此， b2 = Rg[_/2_bsp/(2sqr(l+a2))-Rsta2/2- -bSpa22/(2sqr(l+a22)). B)計算交叉部分Si2和S23之點： 沄12:(_(匕2_匕1)/(a2_al) ’ -a2(匕2_匕1)/(a2-ai) + b〗） 及 S2 j ϊ (- (b j-bj) / ( s-j-32 )» ~9 j (bj-bj) / (3^-82) + bj). 第二實施例之直線g4 -glO可利用類似的方式計算， 如前所逑，其優點為接點之角（corner)處的重《有時較 大，角上之重疊為：
La: 0,5sqr((Rst-xKL)2 + (RBL_yKL)2) bsp，
Ld: 0,5sqr((Rst-xKL)2 + (3RBL-yKL)2) - 2bb - 3bSp. 經濟部中央標苹局3工消費合作社印焚 -10- 本纸张尺Jt適用中阀阈家桴準（CNS)甲.1現丨各（210 X 297公穿）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 A7 B7 * C7 D7_ 第8110899 6號「積體電路之位元線配置」專利案 (82年8月修正） 巧申諳專利範圍 1. 一種用於積醱電路之位元線配置，其為·· 每一位元線（1-5)至少有一接點（10,20,30,40,50)連 接在至少一下方的導電區， 及每一位元線僅在接點四周加寬以形成一接觸表面 (11,21,31,41,51); 鄰接位元線之接點偽配置如偏差方式，以形成一至少 三重交錯，其待擞為任兩鄰接位元線之邊緣之間距 (bsp)在製造可容忍之範圍内皆是相同的。 2. 如申謓專利範圍第1項之位元線配置，其中每一位元 線（1-5)具有一以第一方向互相連續之接點，每一接 點皆接觸至少一記億胞之導電區。 3. 如申請專利範圍第1或第2項之位元線配置，其中在 給定的接點（10,2G,30,40 ,50)之幾何配置和大小之下 ，位元線之各區段邊緣表示為直線（gi ,g2 ,g3 ), 其各具有至少在符號上不同且對第一方向而言與0不 同之兩値斜度。 4. 如申請專利範圍第3項之位元線配置，其中直線gi ,g2 ,g3谋足下列結構規則： g 1 : 其有K3與在-X方向相鄰之位元線3之接點間 之連接部分的中點〇; 〇之座標為0(-2 Rst ; 0 ), 為K2與在-X方向相鄰之位元線2之接間點之 連接部分之中點Q ; Q (- R s t ; R BL )， 以半徑rcj=bB+bSp圍繞Q的圓KQ , -1 - 本紙張Λ度適用中國國家標準（CNS)甲4規格（210 X 297公釐） -------------------{----i------tr------Μ (請先閲讀背面之注意事項再塡寫本頁) 經濟部中央標準局員工消费合作社印焚 226484 A7 .B7 C7 _D7 _ 六、申請專利範圍 經0而與_kQ相切；此切線為要求取之位元線 部分之路徑軸（中心線）， gi在距離1/2 bB處平行於路徑軸； S 2 ： 具中點為Z之1/!|和1^2, c間之連接部分Z ; g 2 在與 Z 相距 1/ 2 bSp 處垂 直於Z ; g 3： g 3 由g 1 向+X方向移動4 R s t 而得。 如申 誚專 :利範 圍第3項之位元 線配 置，其中 直線gi t K z t S 3 滿足 下列公式： ai 4 • bi • ] -1, 2,： 3 其中： ai = (RBLsqr (Rbl2 + Rst2 -(V bSp)2) -yw (Rstsqr (rbl + Rst (V bSP〉2) + RBL(bB+bSp)) bl bB/(2sqr(l+a12)) +,2a1Rst + bba12/(2sqr(l+a12)) a2 = (Rst -xKL)/(RBL-yKL) b2 = Rbl/2 -bSp/(2sqr(l+a 22)) -Rsta2/2 - -bSpa22/(2sqr(l+a22)) a3 = al b3 = bl _ ARstai 如申 請專 利範 圃第1或2項之 位元 線配置， 其中在接 點（1 0,20 丨，30 , 4 0 , 5 0 )之幾何配 置和 大小給定 的情形下 ,位 元線 邊緣 以區段方式表示 之直 線（g 2 ，g 4 " g ΙΟ ) 本紙張尺度適用中圃國家標準（CNS)甲4規格（210 X 297公货） (請先閲讀背面之注意事項再填寫本頁) .裝， #· 226484 A7 B7 C7 D7 六、申請專利範圍 至少具有三傾不同斜度。 7.如申1«專利範圍第6項之位元線配置，其中直線g4 至81〇與連接部分（《1,11,0,9,9，1>，3)成直角，此連接部 分連接上位元線之接.點至第（n+1)位元線之相鄰接點之 中點，或者以其相對之角點（corner point)連接一位 元線之接點與第η位元線之相鄰接點。 (請先閲讀背面之注意事項再堉寫本頁) .丨裝- 訂· 經濟部中央標準局員工消费合作杜印焚 本紙張尺度通用中國S家楞準（CNS)甲4规格（210 X 297公货）
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JP2638487B2 (ja) * 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
TW318281B (zh) * 1994-08-30 1997-10-21 Mitsubishi Electric Corp
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
US6249451B1 (en) 1999-02-08 2001-06-19 Kabushiki Kaisha Toshiba Data line connections with twisting scheme technical field
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US9553048B1 (en) * 2015-09-04 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0760858B2 (ja) * 1984-10-26 1995-06-28 三菱電機株式会社 半導体メモリ装置
JPH01278065A (ja) * 1988-04-28 1989-11-08 Hitachi Ltd 半導体記憶装置
EP0399531B1 (en) * 1989-05-23 1997-12-29 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2974252B2 (ja) * 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array

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