KR930014852A - 반도체 집적 회로 장치의 제조 방법, 그것에 사용되는 성형장치 및 성형 재료 - Google Patents

반도체 집적 회로 장치의 제조 방법, 그것에 사용되는 성형장치 및 성형 재료 Download PDF

Info

Publication number
KR930014852A
KR930014852A KR1019920025180A KR920025180A KR930014852A KR 930014852 A KR930014852 A KR 930014852A KR 1019920025180 A KR1019920025180 A KR 1019920025180A KR 920025180 A KR920025180 A KR 920025180A KR 930014852 A KR930014852 A KR 930014852A
Authority
KR
South Korea
Prior art keywords
molding material
cavity
integrated circuit
circuit device
molding
Prior art date
Application number
KR1019920025180A
Other languages
English (en)
Inventor
가쯔오 아라이
스미오 오까다
다까시 오바
가즈야 다까하시
마유미 가네꼬
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쯔또무, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 가나이 쯔또무
Publication of KR930014852A publication Critical patent/KR930014852A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49121Beam lead frame or beam lead device

Abstract

극히 얇은 표면내장형 수지 봉지 패케이지의 제조에 이용하는 반도체 집적회로 장치의 제조방법으로서 와이어의 변형 댐의 유동미충전부위의 발생하는 문제점을 해소하기 위해 전기회로가 만들어 넣어진 펠릿(12), 펠릿(12)에 전기적으로 접속되고 전기 회로를 외부로 전기적으로 인출하는 여러개의 리드(8)과 수지를 주성분으로 하는 성형 재료가 사용되어 성형몰드에 의해 성형되고 펠릿(12) 및 각 리드(8)의 애부 리드(9)를 수지 봉지하는 수지 봉지 패케이지(46)을 구비하고 있는 반도체 집적회로 장치의 제조방법에 있어서 수지봉지 패케이지(46)은 성형몰드(31), (32)의 캐비티(33)내에 성형재료 시이트(200이 몰드 클램프전에 수용되고 몰드 클램프 이후, 이 성형 재료 시이트(20)이 캐비티(33)내에서 액체형상의 성형재료(45)에 용융되어 캐비티(33)내에 충만되고 또 액체형상의 성형재료(45)에 용융되어 캐비티(33)내에 충만되고 또 액체형상의 성형재료(45)가 일체적으로 고화되어 성형된다.
이러한 반도체 집적회로 장치의 제조방법을 이용하는 것에 의해 수지 보이 ㅐ케이지는 액체형상 성형 재료가 캐비티내에 넣어져서 성형되므로, 성형된 수지 봉지 패케이지에 있어서의 성형 재료의 밀도는 트랜스퍼 성형법에 의한 수지 봉지 패케이지에 있어서의 성형재료의 밀도와 동등하게 높게 된다. 따라서 이 수지 봉지 패케이지의 내습성능이나 기계적 강도성능 등에 대한 신뢰성은 우수한 것으로 됨과 동시에 수지 봉지 패케이지의 외형형상은 캐비티에 의해서 규정되므로 그 외형 치수의 정밀도는 높게 된다.

Description

반도체 집적회로 장치의 제조방법, 그것에 사용되는 성형장치 및 성형재료
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 반도체 집적회로 장치의 제조방법을 도시한 공정도.
제2도는 그 반도체 집적회로 장치의 제조방법에 사용되는 TAB테이프를 도시한 것으로 그 일부를 생략한 평면도.
제3도는 마찬가지로 펠릿을 각각 도시한 확대 펴연도 및 확대 정면 단면도.

Claims (18)

  1. 여러개의 반도체 소자와 전극 패드를 갖는 반도체 펠릿, 반도체 펠릿의 전극 패드에 전기적으로 접속된 여러개의 리드, 수지를 주성분으로 하는 성형 재료가 사용되어 성형 몰드에 의해 성형되고, 상기 반도체 펠릿 및 각 리드의 일부를 수지 봉지하는 수지 봉지 패케이지를 구비하고 있는 반도체 집적 회로 장치의 제조방법에 있어서 상기 수지 봉지 패케이지는 성형 몰드의 캐비티내에 성형 재료가 몰드 클램프전에 수용되고 몰드 클램프 이후, 이성형 재료가 캐비티내에서 액체형상으로 용융되어 캐비티내에 충만되고 또 액체형상의 성형 재료가 일체적으로 고화디ㅗ어서 성형되는 것을 특징으로 하는 반도체 집적 회로 징치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서 캐비티내의 공기가 액체형상의 성형재료가 팽창에 의해서 캐비티내에서 배기되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  3. 특허청구의 범위 제1항에 있어서 몰드 클램프후, 캐비티가 진공 배기되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  4. 특허청구의 범위 제1항에 있어서 각 리드가 반도체 펠릿의 전극 패드에 범프에 의해 전기적 또는 기계적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  5. 특허청구의 범위 제1항에 있어서 반도체 펠릿은 내부 리드군상에 기계적으로 접속되고 각 내부 리드에 반도체 펠릿이 와이어에 의해 각각 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  6. 특허청구의 범위 제4항 또는 제5항에 있어서 반도체 펠릿의 바깥둘레변부에 단차가 형성되고 이 단차에 있어서 반도체 펠릿과 각 내부 리드가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  7. 특허청구의 범위 제1항에 있어서 반도체 펠릿의 하나의 주면이 수지 봉재 패케이지의 하나의 주면에서 노출되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  8. 특허청구의 범위 제1항에 있어서 반도체 펠릿이 내부 리드군상에 기계적으로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  9. 특허청구의 범위 제1항에 있어서 수지 봉지 패케이지에 있어서의 반도체 펠릿의 리드 접속 영역이 고화 이후의 응력이 작게 되는 성질을 나타내는 성형 재료가 사용되어 성형되고 이 이외의 영역이 고화 이후, 고열전도 성능 및 고기계적 강도 성능을 나타내는 성형 재료가 사용되어 성형되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  10. 특허청구의 범위 제1항에 있어서 수지 봉지 패케이지에 있어서의 반도체 펠릿의 리드 접속 영역이 용융시의 점도가 낮게 되는 성질을 나타내는 성형 재료가 사용되어서 성형되고 이 이외의 영역이 용융시의 점도가 높게 되는 성질을 나타내는 성형 재료가 사용되어 성형되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  11. 특허청구의 범위 제1항에 있어서 충만후 용융한 성형재료중 여분의 것이 캐비티내에서 외부의 성형재료섬프로 배출되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  12. 특허청구의 범위 제1항에 있어서 용융한 액체형상의 성형 재료가 외부로 누설하는 것을 방지하기 위한 댐이 캐비티의 외부로 캐비티를 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법
  13. 청구항1에 기재된 반도체 집적회로 장치의 제조방법에 사용되는 성형장치에있어서 캐비티가 형성되어 있는 성형몰드를 구비하고 있으며 성형 몰드의 캐비티가 그 내부로 외부에서 반입되는 고체형상의 성형재료를 수용하도록 구성되어 있음과 동시에 성형몰드는 캐비티내에 수용된 고체형상의 성형재료를 캐비티의외부에서 액체형상의 성형재료에 용융시키도록 구성되어 있는 것을 특징으로 하는 성형장치.
  14. 특허청구의 범위 제13항에 있어서 캐비티내에 직접적으로 또는 간접적으로 연통하는 통기로가성형몰드로 형성되어 있는 것을 특징으로 하는 성형장치.
  15. 청구항1에 기재된 반도체 집적 회로 장치의 제조방법에 사용되는 성형 재료에 있어서 성형몰드의 캐비티의 평면 형상과 같은 크기의 고체형상의 시이트 형상으로 형성되어 있는 것을 특징으로 하는 성형재료.
  16. 특허청구의 범위 제15항에 있어서 수지를 주성분으로한 성형 재료의 원재료가 혼합되어 이루어지는 반유동형상의 성형 재료가 밀려나와 시이트 형상으로 성형됨과 동시에 냉각되는 것에 의해 고화되어 형성되어 있는 것을 특징으로 하는 성형재료.
  17. 특허청구의 범위 제16항에 있어서 시이트 형상의 성형 재료는 중앙부가 두껍고 주변부가 얇게 형성되어 있는 것을 특징으로 하는 성형재료.
  18. 특허청구의 범위 제17항에 있어서 시이트 형상의 성형 재료에 있어서의 바깥둘레변부에 본딩 와이어를 릴리이프하는 오목부가형성되어 있는 것을 특징으로 하는 성형재료.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920025180A 1991-12-25 1992-12-23 반도체 집적 회로 장치의 제조 방법, 그것에 사용되는 성형장치 및 성형 재료 KR930014852A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-357062 1991-12-25
JP3357062A JP3059560B2 (ja) 1991-12-25 1991-12-25 半導体装置の製造方法およびそれに使用される成形材料

Publications (1)

Publication Number Publication Date
KR930014852A true KR930014852A (ko) 1993-07-23

Family

ID=18452192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920025180A KR930014852A (ko) 1991-12-25 1992-12-23 반도체 집적 회로 장치의 제조 방법, 그것에 사용되는 성형장치 및 성형 재료

Country Status (4)

Country Link
US (1) US5304512A (ko)
JP (1) JP3059560B2 (ko)
KR (1) KR930014852A (ko)
TW (1) TW226483B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JP2994171B2 (ja) * 1993-05-11 1999-12-27 株式会社東芝 半導体装置の製造方法および封止用部材の製造方法
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US6359335B1 (en) 1994-05-19 2002-03-19 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
US5663106A (en) * 1994-05-19 1997-09-02 Tessera, Inc. Method of encapsulating die and chip carrier
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US6232152B1 (en) 1994-05-19 2001-05-15 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures
DE4428808C2 (de) * 1994-08-13 2003-07-17 Bosch Gmbh Robert Verfahren zur Herstellung eines Bauelementes nach dem Anodic-Bonding-Verfahren und Bauelement
JP3199963B2 (ja) * 1994-10-06 2001-08-20 株式会社東芝 半導体装置の製造方法
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US5951813A (en) * 1996-05-02 1999-09-14 Raytheon Company Top of die chip-on-board encapsulation
JP2871591B2 (ja) * 1996-05-14 1999-03-17 日本電気株式会社 高周波用電子部品および高周波用電子部品の製造方法
US5656549A (en) * 1996-08-19 1997-08-12 Motorola, Inc. Method of packaging a semiconductor device
JPH11121488A (ja) * 1997-10-15 1999-04-30 Toshiba Corp 半導体装置の製造方法及び樹脂封止装置
WO1999023700A1 (en) 1997-11-05 1999-05-14 Martin Robert A Chip housing, methods of making same and methods for mounting chips therein
JP3132449B2 (ja) * 1998-01-09 2001-02-05 日本電気株式会社 樹脂外装型半導体装置の製造方法
JP3486557B2 (ja) 1998-07-30 2004-01-13 宮崎沖電気株式会社 トランスファ成形装置及び半導体装置の製造方法
US6214640B1 (en) 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
SG92685A1 (en) * 1999-03-10 2002-11-19 Towa Corp Method of coating semiconductor wafer with resin and mold used therefor
US6576496B1 (en) 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
JP3711333B2 (ja) * 2001-07-27 2005-11-02 沖電気工業株式会社 半導体装置の製造方法および樹脂封止装置
DE10297316T5 (de) * 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
TW548816B (en) * 2002-01-23 2003-08-21 Via Tech Inc Formation method of conductor pillar
JP4519398B2 (ja) * 2002-11-26 2010-08-04 Towa株式会社 樹脂封止方法及び半導体装置の製造方法
KR100510517B1 (ko) * 2003-01-29 2005-08-26 삼성전자주식회사 보호캡을 가지는 플립칩 패키지의 제조 방법
JP4794354B2 (ja) * 2006-05-23 2011-10-19 Okiセミコンダクタ株式会社 半導体装置の製造方法
US7961470B2 (en) * 2006-07-19 2011-06-14 Infineon Technologies Ag Power amplifier
JP2009099905A (ja) * 2007-10-19 2009-05-07 Rohm Co Ltd 半導体装置
JP5542318B2 (ja) * 2008-09-29 2014-07-09 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 樹脂シートおよびそれを用いた回路装置の製造方法
US8084301B2 (en) * 2008-09-11 2011-12-27 Sanyo Electric Co., Ltd. Resin sheet, circuit device and method of manufacturing the same
JP4929382B2 (ja) * 2010-07-13 2012-05-09 株式会社東芝 電子部品構造体及び電子機器
KR101259844B1 (ko) 2011-01-31 2013-05-03 엘지이노텍 주식회사 리드 크랙이 강화된 전자소자용 탭 테이프 및 그의 제조 방법
JP6057824B2 (ja) * 2013-04-19 2017-01-11 Towa株式会社 電子部品の圧縮樹脂封止方法及び圧縮樹脂封止装置
CN104022145B (zh) * 2014-06-23 2017-01-25 深圳市华星光电技术有限公司 基板的封装方法及封装结构
US20180117813A1 (en) * 2016-11-02 2018-05-03 Asm Technology Singapore Pte Ltd Molding apparatus including a compressible structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5739558A (en) * 1980-08-20 1982-03-04 Citizen Watch Co Ltd Resin sealing method for ic
JPS57148360A (en) * 1981-03-09 1982-09-13 Seiko Keiyo Kogyo Kk Semiconductor device
JPS5818931A (ja) * 1981-07-28 1983-02-03 Citizen Watch Co Ltd Icの封止方法
JPS58122757A (ja) * 1982-01-18 1983-07-21 Seiko Keiyo Kogyo Kk 樹脂モ−ルド半導体装置
JPS58165333A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US5304512A (en) 1994-04-19
JPH05175264A (ja) 1993-07-13
TW226483B (ko) 1994-07-11
JP3059560B2 (ja) 2000-07-04

Similar Documents

Publication Publication Date Title
KR930014852A (ko) 반도체 집적 회로 장치의 제조 방법, 그것에 사용되는 성형장치 및 성형 재료
US6537856B2 (en) Method of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
CN104517914A (zh) 具有集成的密封的压力传感器封装
KR100298323B1 (ko) 리드갯수가많은패키지에서의피복된본딩와이어
JP2558413B2 (ja) リードフレーム上へのプラスチック部材の形成方法
US4981776A (en) Method of manufacturing a plastic encapsulated semiconductor device with insulated heat sink
JP5308108B2 (ja) 回路装置の製造方法
CN102593090A (zh) 具有安装在隔离引线的基座上的管芯的引线框封装
JPH11186304A (ja) 混成集積回路装置の製造方法
CN115279013A (zh) 选择性封装结构及封装结构的制备方法
JP3104695B2 (ja) Bga型樹脂封止半導体装置
JPH0888292A (ja) 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法
JPH02114553A (ja) リードフレームおよびそれを用いた半導体装置の製造方法
JP2555497B2 (ja) 中空型樹脂封止半導体圧力センサ
US20240128185A1 (en) Semiconductor device and pre-forming adaptor thereof
EP0430204A1 (en) Plastic mould type semiconductor device
KR100260994B1 (ko) 원 사이드 몰딩 초박형 반도체 패키지
KR19980019661A (ko) 홈이 형성된 인쇄회로기판을 이용한 COB(Chip On Board)패키지
JPS5827326A (ja) Icチツプの樹脂封止方法
KR19990086280A (ko) 반도체 패키지
KR100222294B1 (ko) 반도체 패키지
KR940007377B1 (ko) 반도체 패키지 몰딩방법
KR20010009995A (ko) 요홈이 구비된 기판을 포함하는 반도체 패키지
JP2004214229A (ja) 半導体装置の製造方法
KR900001988B1 (ko) 반도체장치에 사용되는 리이드 프레임

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid