KR100510517B1 - 보호캡을 가지는 플립칩 패키지의 제조 방법 - Google Patents

보호캡을 가지는 플립칩 패키지의 제조 방법 Download PDF

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Abstract

도브테일홈이 형성된 보호캡이 반도체 칩의 배면에 부착되어 있는 플립칩 패키지의 제조 방법에 관하여 개시한다. 보호캡은 반도체 칩의 외측으로 돌출되는 연장부를 가지고, 보호캡의 연장부에는 몰딩 수지가 유입될 수 있는 도브테일홈이 형성되어 있다. 몰딩 수지층에는 보호캡에 형성된 도브테일홈에 수용되는 도브테일부가 형성된다. 본 발명에 따른 플립칩 패키지 제조 방법에서는 먼저 도브테일홈이 형성된 보호캡이 부착된 발포성 릴리즈 테이프를 준비한다. 반도체 칩의 배면과 보호캡이 상호 대면하도록 정렬된 상태에서 릴리즈 테이프 및 회로 기판을 사이에 두고 몰딩 금형의 상형 및 하형을 클램핑시킨다. 상기 클램핑된 몰딩 금형 내로 몰딩 수지를 주입하면서 몰딩 금형을 이용한 열압착에 의하여 상기 반도체 칩의 배면에 상기 보호캡을 부착시킨다. 몰딩 금형의 상형 및 하형을 분리시킴과 동시에 상기 보호캡으로부터 릴리즈 테이프를 분리시킨다.

Description

보호캡을 가지는 플립칩 패키지의 제조 방법 {Method for fabricating flip chip package having protective cap}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 특히 반도체 칩의 배면(back side)이 외부에 직접 노출되는 것을 방지하고 외부 충격에 의한 손상을 방지할 수 있는 구조를 가지는 플립칩 패키지의 제조 방법에 관한 것이다.
최근, 전자기기의 박형화 및 소형화 추세에 따라 반도체 소자의 패키징 기술로서 고속, 고기능 및 고밀도 실장이 요구되며, 이러한 요구에 부응하여 칩 스케일패키지 형태의 플립칩 패키지 기술이 등장하였다.
플립칩 패키지에서는 반도체 칩과 회로 기판상의 패드간의 접속 거리가 짧기 때문에 전기적 특성 및 열전도 특성은 우수하지만, 반도체 칩의 활성면 반대측인 배면이 그대로 외부로 노출되어 있어 플립칩을 취급할 때 외부 충격에 의하여 칩 크랙(chip crack) 등과 같은 손상을 받을 수 있으며, 신뢰도 및 생산성 측면에서 취약하다.
상기와 같은 문제점을 해결하기 위하여, 종래 기술에서는 반도체 칩의 배면에 보호막을 형성한 구조가 제안되었다. (예를 들면, 미합중국 특허 제5,936,304호 참조). 그러나, 반도체 칩의 배면에 보호막을 형성하는 기술로서 지금까지 제안된 종래 기술에서는 보호막을 형성하기 위하여 별도의 공정 단계가 추가되므로 공정수가 증가되고, 제조 공정상에서 추가 설비를 필요로 하기 때문에 대량 생산에 불리하며, 현실적으로 적용하기 곤란한 문제가 있다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 우수한 열전달 특성을 유지하면서 반도체 칩의 배면이 손상되는 것을 방지함으로써 신뢰성을 향상시킬 수 있는 구조를 가지는 플립칩 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 별도의 공정을 추가하지 않고도 반도체 칩의 배면을 효과적으로 보호할 수 있는 구조를 제공함으로써 신뢰성이 우수하고 대량 생산이 가능한 플립칩 패키지 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플립칩 패키지는 활성면과 상기 활성면의 반대측 배면을 가지는 반도체 칩과, 상기 반도체 칩의 활성면과 전기적으로 연결되어 있는 회로 기판과, 상기 반도체 칩과 상기 회로 기판과의 전기적 연결 부분 및 상기 반도체 칩의 측면을 밀봉하기 위한 몰딩 수지층과, 상기 회로 기판의 하면에 형성된 복수의 솔더볼과, 상기 반도체 칩의 배면에 부착된 보호캡(protective cap)을 포함한다. 상기 보호캡은 상기 반도체 칩의 외측으로 돌출되는 연장부를 가지고, 상기 보호캡의 연장부에는 몰딩 수지가 유입될 수 있는 도브테일홈(dovetail groove)이 형성되어 있다. 상기 몰딩 수지층에는 상기 보호캡에 형성된 도브테일홈에 수용되는 도브테일부(dovetail portion)가 형성된다.
상기 보호캡은 금속, 예를 들면 구리(Cu), 구리 합금, 알루미늄(Al), 또는 알루미늄 합금으로 이루어진다.
상기 반도체 칩과 상기 회로 기판을 전기적으로 연결시키기 위하여, 복수의 솔더 범프 또는 복수의 본딩 와이어를 포함한다.
본 발명에 따른 플립칩 패키지는 상기 반도체 칩의 배면과 보호캡과의 사이에 개재된 접착층을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 플립칩 패키지 제조 방법에서는 활성면과 그 반대측 배면을 가지는 반도체 칩을 회로 기판상의 소정 영역에 전기적으로 연결시킨다. 상형 및 하형으로 구성된 반도체 패키지 제조용 몰딩 금형을 준비한다. 도브테일홈이 형성된 보호캡(protective cap)이 부착된 릴리즈 테이프(release tape)를 준비한다. 상기 반도체 칩의 배면과 상기 보호캡이 상호 대면하도록 정렬된 상태에서 상기 릴리즈 테이프 및 상기 회로 기판을 사이에 두고 상기 몰딩 금형의 상형 및 하형을 클램핑시킨다. 상기 클램핑된 몰딩 금형 내로 몰딩 수지를 주입하여 상기 반도체 칩과 상기 회로 기판과의 전기적 연결 부분 및 상기 반도체 칩의 측면을 밀봉하는 몰딩 수지층을 형성한다. 상기 몰딩 금형을 이용한 열압착에 의하여 상기 반도체 칩의 배면에 상기 보호캡을 부착시킨다. 상기 몰딩 금형의 상형 및 하형을 분리시킴과 동시에 상기 보호캡으로부터 릴리즈 테이프를 분리시킨다. 상기 반도체 칩의 배면에 보호캡이 부착된 결과물에 열을 가하여 상기 몰딩 수지층을 큐어링한다. 상기 몰딩 금형의 상형 및 하형을 클램핑시키기 전에 상기 반도체 칩의 배면에 접착층을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 칩의 배면에 상기 보호캡을 부착시키는 단계는 상기 접착층이 상기 배면과 보호캡 사이에 개재된 상태에서 행해진다.
상기 릴리즈 테이프는 발포성 수지 필름으로 이루어진다.
본 발명에 의하면, 반도체 칩의 배면에 부착된 보호캡에 의하여 우수한 열전달 특성을 유지하면서 반도체 칩의 배면이 손상되는 것을 효과적으로 방지할 수 있고, 별도의 공정을 추가하지 않고도 반도체 칩의 배면을 효과적으로 보호할 수 있는 보호캡을 반도체 칩의 배면에 부착함으로써 공정수를 증가시키지 않고도 신뢰성이 우수한 플립칩 패키지를 제조할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 플립칩 패키지의 구조를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 플립칩 패키지는 복수의 본딩 패드들(도시 생략)이 형성된 활성면(12)과 상기 활성면(12)의 반대측인 배면(14)을 가지는 반도체 칩(10)과, 상기 반도체 칩(10)에 형성된 본딩 패드들에 대응하여 형성된 복수의 전극 패드들(도시 생략)을 가지는 회로 기판(20)을 포함한다. 상기 반도체 칩(10)은 예를 들면 DRAM, SRAM 등과 같은 메모리 회로를 포함한다. 상기 회로 기판(20)은 복수의 솔더 범프(30)에 의하여 상기 반도체 칩(10)의 활성면(12)과 전기적으로 연결되어 있다. 또한, 상기 회로 기판(20)의 하면에는 상기 반도체 칩(10)을 외부 소자와 연결시키는 데 필요한 복수의 솔더볼(70)이 형성되어 있다.
상기 반도체 칩(10)의 배면(14) 위에는 보호캡(protective cap)(40)이 부착되어 있다. 상기 보호캡(40)은 상기 반도체 칩(10)에 대면하고 있는 제1면(42)과, 상기 제1면(42)의 반대측에서 외부에 노출되어 있는 제2면(44)을 포함한다. 또한, 상기 보호캡(40)은 상기 반도체 칩(10)의 외측으로 돌출되는 연장부(40a)를 가진다. 상기 연장부(40a)에는 상기 제1면(42)측으로 개방되어 있는 도브테일홈(dovetail groove)(46)이 형성되어 있다. 도 1에는 상기 도브테일홈(46)이 상기 보호캡(40)의 전체 두께를 통하여 개방되어 있는 개구 형태를 가지는 것으로 도시되어 있으나, 상기 제1면(42)으로부터 상기 보호캡(40)의 두께보다 작은 소정의 깊이로 형성된 블라인드공(blind hole)의 형태를 가질 수도 있다. 상기 보호캡(40)은 상기 반도체 칩(10)을 외부 충격으로부터 보호하기 위하여 형성된 것으로, 금속으로 이루어진다. 예를 들면, 상기 보호캡(40)은 구리(Cu), 구리 합금, 알루미늄(Al), 또는 알루미늄 합금으로 이루어질 수 있다. 상기 보호캡(40)을 금속으로 형성함으로써 플립칩 패키지의 우수한 열전도 특성을 유지시킬 수 있다.
상기 반도체 칩(10)과 상기 회로 기판(20)과의 전기적 연결 부분을 밀봉하기 위하여 EMC(epoxy molding compound)로 이루어지는 몰딩 수지층(50)이 형성되어 있다. 상기 몰딩 수지층(50)은 상기 반도체 칩(10)의 측면(16) 및 상기 보호캡(40)의 측면(48)을 덮도록 형성되어 있다. 상기 몰딩 수지층(50)에는 상기 보호캡(40)의 연장부(40a)에 형성된 도브테일홈(46)에 수용되는 도브테일부(dovetail portion)(52)가 형성되어 있다. 상기 보호캡(40)의 도브테일홈(46)과 상기 몰딩 수지층(50)의 도브테일부(52)의 맞물림 결합에 의하여 상기 반도체 칩(10) 위에서 상기 보호캡(40)이 향상된 결합력으로 부착되어 있게 된다.
상기 반도체 칩(10)의 배면(14)과 상기 보호캡(40) 사이에는 접착층(60)이 개재되어 있다. 상기 반도체 칩(10)의 배면(14)과 상기 보호캡(40)은 상기 접착층(60)을 사이에 두고 상호 열압착되어 부착된다. 상기 접착층(60)을 구성하는 재료로서 열방출 특성이 우수한 재료를 사용하는 것이 바람직하다. 예를 들면, 상기 접착층(60)은 비스말레이미드 수지 계열의 접착제 (bismaleimide resin-based adhesive)로 구성된다. 경우에 따라서, 상기 접착층(60)이 생략될 수도 있다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 플립칩 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2d에 있어서, 도 1에서와 동일한 부분은 동일한 참조 부호로 표시한다.
먼저 도 2a를 참조하면, 활성면(12)과 배면(14)을 가지는 반도체 칩(10)을 회로 기판(20)상의 소정 영역에 복수의 솔더 범프(30)를 이용하여 전기적으로 연결시킨다. 그 후, 도브테일홈(46)이 형성된 보호캡(40)이 일면에 부착되어 있는 릴리즈 테이프(release tape)(80)를 준비한다. 상기 릴리즈 테이프(80)는 발포성 수지 필름으로 이루어진다. 상기 릴리즈 테이프(80)의 일면에는 후속 공정에서 외부에 노출될 상기 보호캡(40)의 제2면(44)이 부착되며, 상기 보호캡(40)의 제1면(42)에는 상기 반도체 칩(10)의 배면(14)에 접착될 수 있도록 테이프 형태의 접착층(60)이 부착되어 있다. 상기 접착층(60)은 경우에 따라 생략 가능하다.
또한, 상형 및 하형으로 구성된 반도체 패키지 제조용 몰딩 금형을 준비한다. 상기 몰딩 금형으로서 이 기술 분야에서 공지된 것을 사용하며, 따라서 이에 대한 상세한 설명은 생략한다.
도 2b를 참조하면, 상기 반도체 칩(10)의 배면(14)과 상기 보호캡(40)의 제1면(42)이 상호 대면하도록 정렬된 상태에서 상기 릴리즈 테이프(80) 및 상기 회로 기판(20)을 사이에 두고 상기 몰딩 금형의 상형 및 하형을 클램핑시킨다. 이 때, 도 2b에 도시한 바와 같이 상기 보호캡(40)의 제1면(42) 위에 상기 접착층(60)을 형성한 경우에는, 상기 반도체 칩(10)의 배면(14)과 상기 접착층(60)이 대면하게 된다. 여기서, 상기 회로 기판(20)을 상기 몰딩 금형의 하형에 위치시키고, 상기 보호캡(40)이 부착된 릴리즈 테이프(80)를 몰딩 금형의 상형에 고정시킨 상태에서 상기 상형 및 하형의 클램핑을 진행할 수 있다.
도 2c를 참조하면, 상기 클램핑된 몰딩 금형 내로 몰딩 수지를 주입하여 상기 반도체 칩(10)과 상기 회로 기판(20)과의 전기적 연결 부분, 상기 반도체 칩(10)의 측면(16) 및 상기 보호캡(40)의 측면(48)을 밀봉하는 몰딩 수지층(50)을 형성하는 동시에, 상기 몰딩 금형을 이용한 열압착에 의하여 상기 반도체 칩(10)의 배면에 상기 보호캡(40)을 부착시킨다. 이 때, 몰딩시의 클램핑 압력은 약 수 십톤 내지 100톤이며, 몰딩시의 온도는 약 155 ∼ 190℃, 바람직하게는 약 180℃이다.
상기 몰딩 수지의 주입시, 몰딩 금형 내로 주입된 몰딩 수지는 상기 보호캡(40)의 연장부(40a)에 형성된 도브테일홈(46)으로 유입되어 몰딩 수지층(50)에는 상기 도브테일홈(46)에 수용되는 도브테일부(52)가 형성된다.
도 2d를 참조하면, 상기 몰딩 금형의 상형 및 하형을 분리시킨다. 그 결과, 발포성 수지로 이루어지는 상기 릴리즈 테이프(80)는 비교적 고온으로 유지되는 몰딩 금형의 상형에 부착된 상태로 이탈되어, 상기 상형 및 하형의 분리와 동시에 상기 보호캡(40)으로부터 상기 릴리즈 테이프(80)가 분리된다.
그 후, 상기 반도체 칩(10)의 배면(14)에 보호캡(40)이 부착된 결과물을 열처리하여 상기 몰딩 수지층(50) 및 접착층(60)을 큐어링(curing)한다. 이를 위하여 예를 들면, 도 2d의 결과물을 약 170℃의 온도로 유지되는 오븐에서 수 시간 동안 열처리한다.
그 후, 상기 반도체 칩(10)을 외부 소자와 연결시키기 위하여 상기 회로 기판(20)의 하면에 복수의 솔더볼(70)을 형성하여, 도 1에 도시한 바와 같은 구조를 완성한다.
도 3은 본 발명의 제2 실시예에 따른 플립칩 패키지의 구조를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 플립칩 패키지는 활성면(112)과 상기 활성면(112)의 반대측인 배면(114)을 가지는 반도체 칩(110)과, 상기 반도체 칩(110)과 전기적으로 연결되어 있는 회로 기판(120)을 포함한다. 상기 반도체 칩(110)은 제1 접착층(124)에 의하여 상기 회로 기판(120)의 상면에 부착되어 있다.
상기 회로 기판(120)에는 상기 회로 기판(120)을 관통하는 홀(122)이 형성되어 있으며, 상기 회로 기판(120)상에 부착된 반도체 칩(110)에 의하여 상기 홀(122)의 일단부가 덮이게 된다. 상기 홀(122)을 통과하는 복수의 와이어(130)에 의하여 상기 반도체 칩(110)의 활성면(112)과 상기 회로 기판(120)의 하면이 전기적으로 접속되어 있다. 또한, 상기 회로 기판(120)의 하면에는 상기 반도체 칩(110)을 외부 소자와 연결시키는 데 필요한 복수의 솔더볼(170)이 형성되어 있다.
상기 반도체 칩(110)의 배면(114) 위에는 보호캡(140)이 부착되어 있다. 상기 보호캡(140)은 상기 반도체 칩(110)에 대면하고 있는 제1면(142)과, 상기 제1면(142)의 반대측에서 외부에 노출되어 있는 제2면(144)을 포함한다. 또한, 상기 보호캡(140)은 상기 반도체 칩(110)의 외측으로 돌출되는 연장부(140a)를 가진다. 상기 연장부(140a)에는 상기 제1면(142)측으로 개방되어 있는 도브테일홈(146)이 형성되어 있다. 도 1의 도브테일홈(46)에 대하여 설명한 바와 마찬가지로, 상기 도브테일홈(146)은 도 3에 도시한 바와 같이 상기 보호캡(140)의 전체 두께를 통하여 개방되어 있는 개구 형태를 가질 수도 있고, 상기 제1면(142)으로부터 상기 보호캡(140)의 두께보다 작은 소정의 깊이로 형성된 블라인드공의 형태를 가질 수도 있다. 상기 보호캡(140)은 상기 반도체 칩(110)을 외부 충격으로부터 보호하기 위하여 형성된 것으로, 금속으로 이루어진다. 예를 들면, 상기 보호캡(140)은 구리(Cu), 구리 합금, 알루미늄(Al), 또는 알루미늄 합금으로 이루어질 수 있다. 상기 보호캡(140)을 금속으로 형성함으로써 플립칩 패키지의 우수한 열전도 특성을 유지시킬 수 있다.
상기 반도체 칩(110)과 상기 회로 기판(120)과의 전기적 연결 부분을 밀봉하기 위하여 EMC로 이루어지는 몰딩 수지층(150)이 형성되어 있다. 상기 몰딩 수지층(150)은 상기 반도체 칩(110)의 측면(116) 및 상기 보호캡(140)의 측면(148)과, 와이어(130)에 의한 연결 부분을 덮도록 형성되어 있다. 상기 몰딩 수지층(150)에는 상기 보호캡(140)의 연장부(140a)에 형성된 도브테일홈(146)에 수용되는 도브테일부(152)가 형성되어 있다. 상기 보호캡(140)의 도브테일홈(146)과 상기 몰딩 수지층(150)의 도브테일부(152)의 맞물림 결합에 의하여 상기 반도체 칩(110) 위에서 상기 보호캡(140)이 향상된 결합력으로 부착되어 있게 된다.
상기 반도체 칩(110)의 배면(114)과 상기 보호캡(140) 사이에는 제2 접착층(160)이 개재되어 있다. 상기 반도체 칩(110)의 배면(114)과 상기 보호캡(140)은 상기 제2 접착층(160)을 사이에 두고 상호 열압착되어 부착된다. 상기 제2 접착층(160)을 구성하는 재료는 도 1의 접착층(60)에 대하여 설명한 바와 같다. 경우에 따라서, 상기 제2 접착층(160)은 생략될 수도 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 플립칩 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4d에 있어서, 도 3에서와 동일한 부분은 동일한 참조 부호로 표시한다.
먼저 도 4a를 참조하면, 활성면(112)과 배면(114)을 가지는 반도체 칩(110)을 회로 기판(120)에 전기적으로 연결시키기 위하여, 먼저 제1 접착층(124)에 의하여 상기 반도체칩(110)을 상기 회로 기판(120)의 상면에 부착한 후, 상기 회로 기판(120)에 형성된 홀(122)을 통과하는 복수의 와이어(130)에 의하여 상기 반도체 칩(110)의 활성면(112)과 상기 회로 기판(120)의 하면을 전기적으로 접속시킨다.
그 후, 도브테일홈(146)이 형성된 보호캡(140)이 일면에 부착되어 있는 릴리즈 테이프(180)를 준비한다. 상기 릴리즈 테이프(180)는 발포성 수지 필름으로 이루어진다. 상기 릴리즈 테이프(180)의 일면에는 후속 공정에서 외부에 노출될 상기 보호캡(140)의 제2면(144)이 부착되며, 상기 보호캡(140)의 제1면(142)에는 상기 반도체 칩(110)의 배면(114)에 부착될 수 있도록 테이프 형태의 제2 접착층(160)이 부착되어 있다. 상기 제2 접착층(160)은 경우에 따라 생략 가능하다.
또한, 상형 및 하형으로 구성된 반도체 패키지 제조용 몰딩 금형을 준비한다.
도 4b를 참조하면, 상기 반도체 칩(110)의 배면(114)과 상기 보호캡(140)의 제1면(142)이 상호 대면하도록 정렬된 상태에서 상기 릴리즈 테이프(180) 및 상기 회로 기판(120)을 사이에 두고 상기 몰딩 금형의 상형 및 하형을 클램핑시킨다. 이 때, 도 4b에 도시한 바와 같이 상기 보호캡(140)의 제1면(142) 위에 상기 제2 접착층(160)을 형성한 경우에는, 상기 반도체 칩(110)의 배면(114)과 상기 제2 접착층(160)이 대면하게 된다. 여기서, 상기 회로 기판(120)을 상기 몰딩 금형의 하형에 위치시키고, 상기 보호캡(140)이 부착된 릴리즈 테이프(180)를 몰딩 금형의 상형에 고정시킨 상태에서 상기 상형 및 하형의 클램핑을 진행할 수 있다.
도 4c를 참조하면, 상기 클램핑된 몰딩 금형 내로 몰딩 수지를 주입하여 상기 반도체 칩(110)과 상기 회로 기판(120)과의 전기적 연결 부분, 상기 반도체 칩(110)의 측면(116) 및 상기 보호캡(140)의 측면(148)을 밀봉하는 몰딩 수지층(150)을 형성하는 동시에, 상기 몰딩 금형을 이용한 열압착에 의하여 상기 반도체 칩(110)의 배면에 상기 보호캡(140)을 부착시킨다. 이 때, 몰딩시의 클램핑 압력 및 몰딩시의 온도는 도 2c를 참조하여 설명한 바와 같다.
상기 몰딩 수지의 주입시, 몰딩 금형 내로 주입된 몰딩 수지는 상기 보호캡(140)의 연장부(140a)에 형성된 도브테일홈(146)으로 유입되어 몰딩 수지층(150)에는 상기 도브테일홈(146)에 수용되는 도브테일부(152)가 형성된다.
도 4d를 참조하면, 상기 몰딩 금형의 상형 및 하형을 분리시킨다. 그 결과, 발포성 수지로 이루어지는 상기 릴리즈 테이프(180)는 비교적 고온으로 유지되는 몰딩 금형의 상형에 부착된 상태로 이탈되어, 상기 상형 및 하형의 분리와 동시에 상기 보호캡(140)으로부터 상기 릴리즈 테이프(180)가 분리된다.
그 후, 상기 반도체 칩(110)의 배면(114)에 보호캡(140)이 부착된 결과물을 열처리하여 상기 몰딩 수지층(150) 및 제2 접착층(160)을 도 2d를 참조하여 설명한 바와 같은 방법으로 큐어링한다.
그 후, 상기 반도체 칩(110)을 외부 소자와 연결시키기 위하여 상기 회로 기판(120)의 하면에 복수의 솔더볼(170)을 형성하여, 도 3에 도시한 바와 같은 구조를 완성한다.
본 발명에 따른 플립칩 패키지는 회로 기판에 전기적으로 연결되어 있는 반도체 칩의 배면에 보호캡이 부착되어 있다. 따라서, 상기 반도체 칩이 상기 보호캡에 의하여 외부 충격으로부터 보호되어 칩 크랙과 같은 손상이 방지될 수 있으며, 외부로 노출되어 있는 상기 보호캡을 금속으로 형성함으로써 우수한 열전도 특성을 유지시킬 수 있다. 또한, 상기 보호캡에는 반도체 칩의 외측으로 돌출되는 연장부에 도브테일홈이 형성되어 있으므로, 상기 도브테일홈에 몰딩 수지가 유입되어 도브테일부를 형성함으로써 상기 도브테일홈과 도브테일부의 맞물림 결합이 이루어지고, 따라서 상기 보호캡이 반도체 칩의 배면에 향상된 접착력으로 부착된다.
본 발명에 따른 플립칩 패키지 제조 방법에서는 반도체 칩의 배면에 보호캡을 부착하기 위하여 별도의 공정을 추가하지 않고, 몰딩 금형의 클램핑과 동시에 반도체 칩의 배면에 보호캡을 부착한다. 또한, 보호캡을 부착하는 데 사용된 릴리즈 테이프는 발포성 수지 필름으로 이루어지는 것으로서, 몰딩 금형의 상형 및 하형이 분리됨과 동시에 보호캡으로부터 분리되어 제거된다.
따라서, 본 발명에 의하면 반도체 칩의 배면에 부착된 보호캡에 의하여 우수한 열전달 특성을 유지하면서 반도체 칩의 배면이 손상되는 것을 효과적으로 방지할 수 있고, 별도의 공정을 추가하지 않고도 반도체 칩의 배면을 효과적으로 보호할 수 있는 보호캡을 반도체 칩의 배면에 부착함으로써 공정수를 증가시키지 않고도 신뢰성이 우수한 플립칩 패키지를 제조할 수 있으며, 대량 생산에 유리하게 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 플립칩 패키지의 구조를 개략적으로 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 플립칩 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 플립칩 패키지의 구조를 개략적으로 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 플립칩 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 칩, 12: 활성면, 14: 배면, 16: 측면, 20: 회로 기판, 30: 솔더 범프, 40: 보호캡, 40a: 연장부, 42: 제1면, 44: 제2면, 46: 도브테일홈, 48: 측면, 50: 몰딩 수지층, 52: 도브테일부, 60: 접착층, 70: 솔더볼.

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  8. 활성면과 그 반대측 배면을 가지는 반도체 칩을 회로 기판상의 소정 영역에 전기적으로 연결시키는 단계와,
    상형 및 하형으로 구성된 반도체 패키지 제조용 몰딩 금형을 준비하는 단계와,
    도브테일홈이 형성된 보호캡(protective cap)이 부착된 릴리즈 테이프(release tape)를 준비하는 단계와,
    상기 반도체 칩의 배면과 상기 보호캡이 상호 대면하도록 정렬된 상태에서 상기 릴리즈 테이프 및 상기 회로 기판을 사이에 두고 상기 몰딩 금형의 상형 및 하형을 클램핑시키는 단계와,
    상기 클램핑된 몰딩 금형 내로 몰딩 수지를 주입하여 상기 반도체 칩과 상기 회로 기판과의 전기적 연결 부분 및 상기 반도체 칩의 측면을 밀봉하는 몰딩 수지층을 형성하는 동시에, 상기 몰딩 금형을 이용한 열압착에 의하여 상기 반도체 칩의 배면에 상기 보호캡을 부착시키는 단계와,
    상기 몰딩 금형의 상형 및 하형을 분리시킴과 동시에 상기 보호캡으로부터 릴리즈 테이프를 분리시키는 단계를 포함하는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 보호캡은 금속으로 이루어진 것을 특징으로 하는 플립칩 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 보호캡은 구리(Cu), 구리 합금, 알루미늄(Al), 또는 알루미늄 합금 중 어느 하나로 이루어지는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  11. 제8항에 있어서,
    상기 반도체 칩과 상기 회로 기판은 복수의 솔더 범프에 의해 전기적으로 연결되는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  12. 제8항에 있어서,
    상기 반도체 칩과 상기 회로 기판은 복수의 본딩 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  13. 제8항에 있어서,
    상기 몰딩 금형의 상형 및 하형을 클램핑시키기 전에 상기 반도체 칩의 배면에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 칩의 배면에 상기 보호캡을 부착시키는 단계는 상기 접착층이 상기 배면과 보호캡 사이에 개재된 상태에서 행해지는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  15. 제8항에 있어서,
    상기 보호캡은 상기 반도체 칩의 배면에 부착된 상태에서 상기 반도체 칩의 외측으로 돌출되는 연장부를 가지고,
    상기 도브테일홈은 상기 연장부에 위치되는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  16. 제8항에 있어서,
    상기 릴리즈 테이프는 발포성 수지 필름으로 이루어지는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  17. 제8항에 있어서,
    상기 몰딩 수지층에는 상기 보호캡에 형성된 도브테일홈에 수용되는 도브테일부(dovetail portion)가 형성되는 것을 특징으로 하는 플립칩 패키지 제조 방법.
  18. 제8항에 있어서,
    상기 반도체 칩의 배면에 보호캡이 부착된 결과물에 열을 가하여 상기 몰딩 수지층을 큐어링하는 단계를 더 포함하는 것을 특징으로 하는 플립칩 패키지 제조 방법.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR100876083B1 (ko) * 2007-06-18 2008-12-26 삼성전자주식회사 반도체 칩 패키지 및 이를 포함하는 반도체 패키지

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831968B1 (ko) * 2006-09-01 2008-05-27 엠텍비젼 주식회사 반도체 패키징 방법 및 이에 의해 제조되는 반도체 패키지
KR100797672B1 (ko) 2007-01-30 2008-01-23 삼성전기주식회사 인쇄회로기판의 제조방법
JP5610064B2 (ja) * 2011-04-01 2014-10-22 株式会社村田製作所 部品内蔵樹脂基板およびその製造方法
US9059144B2 (en) * 2012-02-23 2015-06-16 Freescale Semiconductor, Inc. Method for forming die assembly with heat spreader
US9245770B2 (en) * 2012-12-20 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of simultaneous molding and thermalcompression bonding
US20180005916A1 (en) * 2016-06-30 2018-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102345062B1 (ko) * 2019-11-20 2021-12-30 (주)에이티세미콘 반도체 패키지 및 그 제조 방법
KR20210158257A (ko) 2020-06-23 2021-12-30 삼성전자주식회사 패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지
KR20210158587A (ko) * 2020-06-24 2021-12-31 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
TWI815212B (zh) * 2020-11-11 2023-09-11 南韓商Ｎｅｐｅｓ股份有限公司 半導體封裝以及其製造方法
US20230067664A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3059560B2 (ja) * 1991-12-25 2000-07-04 株式会社日立製作所 半導体装置の製造方法およびそれに使用される成形材料
US5604978A (en) * 1994-12-05 1997-02-25 International Business Machines Corporation Method for cooling of chips using a plurality of materials
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
US6507116B1 (en) * 1997-04-24 2003-01-14 International Business Machines Corporation Electronic package and method of forming
US5936304A (en) * 1997-12-10 1999-08-10 Intel Corporation C4 package die backside coating
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
JP2002305261A (ja) * 2001-01-10 2002-10-18 Canon Inc 電子部品及びその製造方法
US6607942B1 (en) * 2001-07-26 2003-08-19 Taiwan Semiconductor Manufacturing Company Method of fabricating as grooved heat spreader for stress reduction in an IC package
TW498516B (en) * 2001-08-08 2002-08-11 Siliconware Precision Industries Co Ltd Manufacturing method for semiconductor package with heat sink
US6761813B2 (en) * 2002-01-31 2004-07-13 Intel Corporation Heat transfer through covalent bonding of thermal interface material

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876083B1 (ko) * 2007-06-18 2008-12-26 삼성전자주식회사 반도체 칩 패키지 및 이를 포함하는 반도체 패키지

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