KR100260994B1 - 원 사이드 몰딩 초박형 반도체 패키지 - Google Patents

원 사이드 몰딩 초박형 반도체 패키지 Download PDF

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Abstract

본 발명은 반도체 패키지의 구조에 관한 것으로, 반도체 칩과, 상기 반도체 칩의 저면에 접착된 반도체 칩 탑재판과, 상기 반도체 칩 탑재판의 주변에 일정 거리 떨어져서 방사상으로 다수 위치되고 그 저면에는 범프가 다수 형성되어 있는 리드와, 상기 반도체 칩과 상기 리드를 연결한 전도성 와이어와, 상기 리드 저면의 범프 표면에 융착된 솔더 볼과, 상기 반도체 칩 등을 감싼 봉지제를 포함하여 이루어진 것을 특징으로 하여, 저면에 배열된 솔더 볼을 입출력 수단으로 사용함으로서 메인 보드에 실장시 그 실장 밀도를 증대시키고, 할프 에칭 및 원 사이드 몰딩으로 인해 초박형의 반도체 패키지를 구비하며, 또한 반도체 칩이 탑재되는 반도체 칩 탑재판이 직접 공기중에 노출된 구조로서 방열 능력이 우수한 반도체 패키지의 구조.

Description

원 사이드 몰딩 초박형 반도체 패키지
본 발명은 초막형(超薄形) 반도체 패키지에 관한 것이며, 더욱 상세하게는, 리드의 저면에 하프 에칭에 의해 하방으로 돌출된 확대된 면적의 범프를 형성시키고 솔더볼 랜드로서의 범프 저면에 솔더 볼을 입출력 수단으로 사용함으로서 메인 보드에의 실장시 실장 밀도를 증대시킬 수 있음과 아울러, 향상된 방열성을 갖는 원 사이드 몰딩 초박형 반도체 패키지에 관한 것이다.
일반적으로, ‘반도체 패키지’란 반도체 칩을 리드 프레임에 탑재한 후 외부 신호 인출 단자가 되는 리드에 전도성 와이어를 이용해 본딩하고, 금속이나 세라믹 또는 중합 수지 등과 같은 허메틱 씨일(Hermetic seal) 케이스로 봉지한 것을 지칭한다. 반도체 칩은 습기, 먼지, 각종 불순물, 또는 외부 충격과 같은 외부 환경에 매우 민감하여 성능이 저하될 수 있으므로, 통상적으로 상기한 바와 같은 수단에 의해 봉지된다. 이와 같이 봉지된 반도체 패키지는 의부의 습기나 먼지, 또는 외부의 유해한 전기적 또는 기계적 영향으로부터 반도체 칩을 효과적으로 보호할 수 있을 뿐만 아니라, 내부의 미세한 전도성 와이어 및/또는 리드에 외부로부터 인장력이 직접 작용하게 되는 것을 방지하는 기능도 아울러 하게 된다. 현재로서는, 봉지의 용이성 및 경제성 측면에서 EMC(Epoxy Molding Compound)로 몰딩한 수지 봉지형 반도체 패키지가 가장 널리 사용되고 있다.
한편, 반도체 패키지를 메인 보드에 실장되는 실장 형식으로 분류하면, 반도체 패키지의 리드가 직접 메인 보드에 삽입된 후 실장되는 삽입형과, 리드가 ‘J’자형 또는 갈매기 날개형으로 절곡되어 메인 보드의 표면에 접촉 실장되는 표면 실장형으로 나눌 수 있다.
상기한 삽입형 반도체 패키지로서는, SIP(Single Inline Package), DIP(Dual Inline Package)등이 있고, 상기한 표면 실장형으로서는 SOP(Small Outline Package), QFP(Quad Flat Package)등이 있다.
전술한 바와 같은 반도체 패키지들의 기본 구조는 실질적으로 동일하며, 단지 메인 보드로 인출되는 외부 리드의 형태(삽입형, 표면 실장형으로서의 ‘J’자형, 갈매기 날개형 등)나, 반도체 패키지로부터 리드가 인출되는 변의 개수(예컨대, 한변, 두변, 또는 네변)로 구분하기 때문에 여기서는 종래의 기술을 QFP를 중심으로 설명하기로 한다.
제1(a)도 및 제1(b)도는, 각각, 종래의 리드 프레임 및 이를 이용한 종래의 반도체 패키지를 나타낸 평면도 및 단면도이다.
제1(a)도에 도시된 바와 같이, 종래의 리드 프레임은 반도체 칩(200′)이 탑재되는 사각 형태의 반도체 칩 탑재판(100′)이 중앙에 위치되어 있고, 상기 반도체 칩 탑재판(100′)을 지지 및 고정시키기 위해 각변의 모서리에 타이 바(110′)가 연결되어 있으며, 반도체 칩(200′)의 외부 단자인 각각의 입출력 패드(210′)로부터 전도성 와이어(230′)에 의해 연결되는 다수의 내부 리드(120′)가 반도체 칩 탑재판(100′)의 주변에 방사상으로 배열되어 있고, 상기한 내부 리드(120′)에는 외부로 연장된 외부 리드(125′)가 연결되어 있으며, 상기한 각각의 내부 리드(120′)와 각각의 외부 리드(125′)를 서로 연결, 지지시키기 위해 댐 바(130′)가 직각으로 연결된 일체적인 구조로 형성되어 있다.
리드 프레임은 포토 레지스트성인 일정한 패턴이 그려진 포토 마스크와 화학약품을 이용한 화학적 에칭법, 또는 스탬핑 기계를 이용한 프레싱에 의하여 제조될 수 있으나, 리드간의 피치(간격)를 더욱 근접시키기 위해서는 화학적 에칭법이 보다 유리하므로 최근에는 이 방법의 광범위한 이용이 모색되고 있다.
상기한 바와 같은 종래의 리드 프레임은 타이 바(110′)에 의해 지지 및 고정되는 반도체 칩 탑재판(100′)이 타이 바(110′)를 하단으로 절곡시키는 다운 셋팅으로 인하여 내외부 리드(120′, 125′)들 보다 그 높이가 약간 낮게 위치되어 있으며, 그 주된 이유는 전도성 와이어(230′)의 루프 높이 및 길이의 감소가 가능하고 반도체 패키지의 두께를 감소시켜 경박화에 기여할 수 있기 때문이다.
한편, 상기한 바와 같은 리드 프레임을 이용하여 제조한 종래의 반도체 패키지는 제1(b)도에 도시된 바와 같이, 집적 회로가 적층되고 그 집적 회로의 입출력 단자인 다수의 입출력 패드(210′)가 그 표면에 형성된 반도체 칩(200′)과, 상기한 반도체 칩(200′)이 접착층(220′)을 개재하여 실장되는 반도체 칩 탑재판(100′)과, 상기한 반도체 칩 탑재판(100′)을 지지 및 고정시키는 타이 바(110′; 도시되지 않음)와, 상기한 반도체 칩(200′)의 입출력 단자인 입출력 패드(210′)로 부터 전도성 와이어(230′)에 의하여 연결되는 다수의 내부 리드(120′)와, 상기한 반도체 칩(200′), 전도성 와이어(230′) 및 내부 리드(120′)를 봉지하는 수지 봉지부(150′)와, 상기한 내부 리드(120′)로 부터 연장되어 수지 봉지부의 네 측면으로 외부로 연장되어 외부 연결 단자(핀) 구실을 하는 다수의 외부 리드(125′)로 구성되어 있다.
그러나 이러한 구조의 리드 프레임 및 이를 이용한 종래의 반도체 패키지는 반도체 패키지의 외부 신호 인출 단자인 외부 리드가 반도체 패키지의 네변으로 돌출되어 메인 보드에 실장 됨으로서 그 실장 면적을 크게 차지하게 되고 이로서 메인 보드의 설계시 다른 전기, 전자 회로 패턴의 설계자유도에 많은 제약을 주며, 상기한 반도체 칩 등이 상하좌우의 모든 방향을 봉지하고 있으므로 그 부피가 커지게 됨과 아울러, 메인 보드상에 위치시 그 높이가 높아서, 최근의 전자 제품 몇 기기 등의 소형화 추세에 역행하는 문제가 있다.
또한, 상기한 반도체 칩 탑재판의 높이를 내외부 리드들 보다 낮추기 위해 반도체 칩 탑재판에 연결된 타이 바를 절곡할 필요성이 있으므로, 제조 공정의 복잡화 및 원가 상승의 문제점이 있는 동시에, 상기한 절곡시, 타이바의 인장 및 비틀림 등에 의해 상기한 반도체 칩 탑재판의 정밀한 수평 유지가 곤란하고 이로 인하여 와이어 본딩 불량을 초래할 우려가 있을 뿐만 아니라, 반도체 칩 작동시 발생되는 열의 방산 분포가 불균일하게 되어 상기한 비틀림이 더욱 심화될 우려가 있다.
한편, 일본 특허공개평 6-268101호에는 수지 봉지부의 상하 표면으로부터 리드에 이르는 한 쌍의 개구가 복수개 형성되고 상기한 개구를 통하여 상하로 노출된 리드에 외부 입출력 단자로서의 솔더볼이 부착되는 타입의 적층형(積層形) 반도체 패키지가 제안되어 있다.
그러나, 상기한 종래의 반도체 패키지에 있어서는, 상기한 개구의 형성을 위해서는 티쓰(Teeth)가 형성된 복잡한 형상의 몰드가 필요하고, 수지 봉지부 형성을 위한 몰딩시 고온고압의 용융 수지가 충진되는 관계로 상기한 개구내의 리드 표면에 플래싱(Flashing) 현상(고온고압의 용융 수지가 상기한 리드와 몰드 사이로 스며드는 현상)에 의해 수지 경화물 박막이 형성되어 솔더볼의 부착을 방해할 우려가 있으며, 솔더볼 부착시 솔더볼이 개구내에 함몰되지 않도록 용융 솔더볼의 양을 제어할 필요성이 있고, 부착되는 용융된 고온의 솔더볼이 개구내에 정확히 위치되지 못하는 경우 개구 측벽의 수지 봉지부가 용융되어 솔더볼의 부착을 방해할 염려가 있으며, 수지 봉지부 상면의 개구를 통하여 습기나 먼지 등의 유해물이 침투할 가능성이 높고, 와이어 본딩형에 있어서는 반도체 칩 탑재판이 절곡되어 있으므로 절곡에 따른 전술한 바와 같은 문제점이 있으며, 반도체 칩 탑재판이 수지 봉지부중에 매몰되어 있는 관계로 열방출 특성이 열등한 등의 문제가 있는 외에, 수지 봉지부가 리드의 상하방 모두에 형성되는 더블 사이드 몰딩 타입이므로 초박형 반도체 패키지와는 거리가 있었다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래의 반도체 패키지에 있어서의 제반 문제점을 해소한 원 사이드 몰딩 초박형 반도체 패키지를 제공하기 위한 것이다.
구체적으로는, 하프 에칭에 의해 각각의 리드의 저면에 확대된 면적을 갖는 범프를 형성시키고 외부 입출력 단자로서의 솔더볼을 이에 부착시킴으로써 메인 보드에의 실장시 증대된 실장 밀도를 가짐과 아울러, 향상된 방열 특성을 갖는 원 사이드 몰딩 초박형 반도체 패키지의 제공을 본 발명의 목적으로 한다.
제1(a)도 및 제1(b)도는, 각각, 종래의 리드 프레임 및 이를 이용한 종래의 반도체 패키지의 구조를 나타낸 평면도 및 단면도이다.
제2(a)도 및 제2(b)도는, 각각, 본 발명에 따른 원 사이드 몰딩 초박형 반도체 패키지에 이용되는 리드 프레임의 구조를 나타낸 평면도 및 단면도이다.
제3(a)도 및 제3(b)도는, 각각, 본 발명의 바람직한 일구체예에 따른 원 사이드 몰딩 초박형 반도체 패키지의 구조를 나타낸 단면도 및 저면도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 칩 탑재판 110 : 타이 바
120 : 리드 130 : 댐 바
140 : 범프 200 : 반도체 칩
210 : 입/출력 패드 220 : 접착층
230 : 전도성 와이어 240 : 솔더 볼
300 : 수지 봉지부
상기한 목적을 달성하기 위한 본 발명에 따른 원 사이드 몰딩 초박형 반도체 패키지는, 상면에 다수의 입출력 패드가 형성된 반도체 칩과; 접착층을 개재하여 상기한 반도체 칩이 실장되는 비절곡형(非折曲形) 반도체 칩 탑재판과; 저면에 확대된 면적을 갖는 솔더볼 랜드로서의 범프를 가지며, 상기한 반도체 칩 탑재판의 외주연으로부터 이격하여 방사상으로 배열되는 다수의 리드와; 상기한 반도체 칩의 입출력 패드와 상기한 리드를 연결하는 전도성 와이어와; 상기한 반도체 칩 탑재판 및 범프의 저면과 동일 평면을 이루도록, 상기한 반도체 칩, 반도체 칩 탑재판, 전도성 와이어 및 리드를 봉지하는 수지 봉지부와; 상기한 각각의 리드의 범프 저면에 융착된 외부 입출력 단자로서의 솔더 볼로 구성된다.
이하, 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
제2(a)도 및 제2(b)도는, 각각, 본 발명에 따른 원 사이드 몰딩 초박형 반도체 패키지에 이용되는 리드 프레임의 구조를 나타낸 평면도 몇 단면도이다.
제2(a)도에 도시한 바와 같이, 본 발명의 원 사이드 몰딩 초박형 반도체 패키지에 이용되는 리드 프레임은, 반도체 칩을 탑재키 위한 사각 형태의 중앙부에 위치하는 반도체 칩 탑재판(100)과, 상기한 반도체 칩 탑재판(100)을 지지 및 고정시키기 위해 그 모서리(또는 변)에 일체적으로 연결되어 있는 타이 바(110)와, 반도체 칩의 입출력 패드로부터 전도성 와이어에 의해 연결되며 하프 에칭에 의해 하방으로 돌출 형성된 범프(140)가 저면에 형성되고 상기한 반도체 칩 탑재판(100)의 외주연으로부터 이격하여 방사상으로 배열되어 있는 다수의 리드(120)와, 상기한 각각의 리드(120)와 상기한 타이 바(110)를 일체적으로 지지하는 댐 바(130)로 구성되어 있다.
여기서, 상기한 리드 프레임을 이루는 반도체 칩 탑재판(100), 타이 바(110), 리드(120) 등의 소재는, 통상적으로, 철, 니켈, 구리, 또는 이들의 합금이 주로 사용된다. 상기한 각각의 리드(120)의 저면에는 리드(120)의 두께보다 더 두껍고 리드(120)의 폭보다 더 넓게 원형의 확대된 면적을 갖는 범프(140)가 하방으로 돌출 형성되어 있으며, 반도체 칩(200)의 입출력 패드에 전도성 와이어로 연결되는 리드(120)의 단부 상면에는 용이한 본딩을 위하여 은이나 금 등과 같은 금속으로 도금되어 있다.
한편, 제2(b)도는 제2(a)도의 A-A′선 확대 단면을 나타낸 것으로서, 상기한 리드(120)에 형성된 범프(140)의 형상을 구체적으로 나타내고 있다. 도시된 바와 같이, 상기한 리드(120)에 형성된 범프(140)는 리드(120)의 폭 보다 큰 직경을 갖는 원반형을 하고 있으며, 하방을 향하여 리드(120)의 두께보다 큰 두께로 돌출된 형태로 되어 있다. 이러한 범프(140)는 리드(120) 프레임의 제작시 화학적 방법에 의한 에칭에 의해 제조될 수 있다.
제3(a)도 및 제3(b)도는, 각각, 본 발명의 바람직한 일구체예에 따른 원 사이드 몰딩 초박형 반도체 패키지를 나타내는 단면도 및 저면도이다.
제3(a)도에 도시된 바와 같이, 본 발명에 따른 원 사이드 몰딩 초박형 반도체 패키지는 각종 전자 소자인 집적 회로가 적층되고 표면에는 그 집적회로의 입출력 단자로서의 다수의 입출력 패드(210)가 형성된 반도체 칩(200)이 중앙부에 위치하고, 상기한 반도체 칩(200)은 은 충진 에폭시 등과 같은 물질로 된 열전도성 접착층(220)을 개재하여 반도체 칩 탑재판(100)상에 실장되며, 상기한 반도체 칩 탑재판(100)의 외주연으로부터 일정 거리 이격하여 외측으로 연장되는 다수의 리드(120)가 방사상으로 배열되어 있다.
여기서, 상기한 각각의 리드(120)의 저면에는 하방으로 돌출된 범프(140)가 형성되어 있으며 상기한 범프(140)의 두께 및 직경은 리드(120) 두께 및 너비보다 크게 형성되어 있다.
한편, 상기한 반도체 칩(200)의 입출력 패드(210)와 리드(120)의 단부는 전도성 와이어(230)로 연결되어 있으며 상기한 전도성 와이어(230)는 비저항이 작고 또한 전도성 금속으로서 융점이 비교적 낮아 본딩이 용이한 금선(Gold Wire)을 사용하는 것이 바람직하다.
또한, 상기한 리드(120) 저면의 범프(140) 표면에는 메인 보드로의 입출력 수단이 되는 솔더 볼(240)이 IR 리플로우(Infrared Reflow)나 기상 리플로우(Vapor Phase Reflow) 등에 의해 융착되어 있으며, 상기한 반도체 칩(200), 반도체 칩 탑재판(100), 전도성 와이어(230) 및, 리드(120)를 외부의 유해한 전기적 및 기계적인 환경으로 보호하기 위해 EMC 등을 이용한 수지 봉지부(300)가 형성되어 있다.
제3(b)도는 상기한 바와 같은 본 발명에 따른 반도체 패키지의 저면을 나타낸 것으로, 반도체 칩로부터의 열 방산을 용이하게 하기 위하여 수지 봉지부(300)의 저면 중앙부에는 바깥쪽을 향하여 반도체 칩 탑재판(100)이 외부로 노출되어 있고, 그 외주연 외부에는 리드 저면의 돌출된 확대된 면적을 갖는 범프상에 솔더 볼(240)이 융착 배열되어 있음으로서 메인 보드에 실장시 그 실장 밀도를 증가시킬 수 있는 구조로 되어 있다.
상술한 바와 같이, 본 발명에 따른 원 사이드 몰딩 초박형 반도체 패키지는, 몰딩시 복잡한 형상의 몰드가 불필요하고, 플래싱(Flashing) 현상의 우려가 별로 없으며, 용융 솔더볼의 양 및 위치를 엄격히 제어할 필요성이 별로 없고, 습기나 먼지 등의 유해물이 침투할 가능성이 거의 없으며, 반도체 칩 탑재판이 비절곡 노출형이므로 절곡에 따른 비틀림이나 수평 유지 등에 있어 아무런 문제점이 없고, 방열성이 우수한 외에, 수지 봉지부가 리드의 상방에 주로 형성되는 원 사이드 몰딩 타입이므로 초박형화가 가능하다.

Claims (1)

  1. 상면에 다수의 입출력 패드가 형성된 반도체 칩과; 접착층을 개재하여 상기한 반도체 칩이 실장되는 비절곡형(非折曲形) 반도체 칩 탑재판과; 저면에 확대된 면적을 갖는 솔더볼 랜드로서의 범프를 가지며, 상기한 반도체 칩 탑재판의 외주연으로부터 이격하여 방사상으로 배열되는 다수의 리드와; 상기한 반도체 칩의 입출력 패드와 상기한 리드를 연결하는 전도성 와이어와; 상기한 반도체 칩 탑재판 및 범프의 저면과 동일 평면을 이루도록, 상기한 반도체 칩, 반도체 칩 탑재판, 전도성 와이어 및 리드를 봉지하는 수지 봉지부와; 상기한 각각의 리드의 범프 저면에 융착된 외부 입출력 단자로서의 솔더 볼로 구성되는 원 사이드 몰딩 초박형 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020065734A (ko) * 2001-02-07 2002-08-14 주식회사 칩팩코리아 반도체 패키지 및 그 제조방법
KR20080075574A (ko) * 2007-02-13 2008-08-19 하나 마이크론(주) 반도체 패키지 및 그의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052050A (ja) * 1983-08-31 1985-03-23 Dainippon Printing Co Ltd リ−ドフレ−ムの製造方法
JPH0677358A (ja) * 1992-08-28 1994-03-18 Mitsubishi Electric Corp 超薄形面実装形パッケージ
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH0794635A (ja) * 1993-09-23 1995-04-07 Toyota Autom Loom Works Ltd 樹脂封止パッケージ
JPH07312404A (ja) * 1994-05-18 1995-11-28 Hitachi Ltd 樹脂封止型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052050A (ja) * 1983-08-31 1985-03-23 Dainippon Printing Co Ltd リ−ドフレ−ムの製造方法
JPH0677358A (ja) * 1992-08-28 1994-03-18 Mitsubishi Electric Corp 超薄形面実装形パッケージ
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH0794635A (ja) * 1993-09-23 1995-04-07 Toyota Autom Loom Works Ltd 樹脂封止パッケージ
JPH07312404A (ja) * 1994-05-18 1995-11-28 Hitachi Ltd 樹脂封止型半導体装置

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