JPH0677358A - 超薄形面実装形パッケージ - Google Patents

超薄形面実装形パッケージ

Info

Publication number
JPH0677358A
JPH0677358A JP22989392A JP22989392A JPH0677358A JP H0677358 A JPH0677358 A JP H0677358A JP 22989392 A JP22989392 A JP 22989392A JP 22989392 A JP22989392 A JP 22989392A JP H0677358 A JPH0677358 A JP H0677358A
Authority
JP
Japan
Prior art keywords
die pad
resin
molding
semiconductor chip
surface mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22989392A
Other languages
English (en)
Inventor
Masahiro Hirose
昌弘 広瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP22989392A priority Critical patent/JPH0677358A/ja
Publication of JPH0677358A publication Critical patent/JPH0677358A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 本発明は、高速アクセス品の採れ率を向上さ
せ、かつ酸化膜の経時破壊やエレクトロマイグレーショ
ン等を防止し、また成形時の半導体チップ2及びダイパ
ッド1の移動を防止して、金線10のショートや露出な
どの不具合を防止することを目的とするものである。 【構成】 ダイパッド1の下面をモールド樹脂4から露
出させ、放熱性を向上させるようにした。また、これに
伴って、成形時には、ダイパッド1を金型に密着させて
保持するようにした。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体回路装置に関
し、特に、ダイパッド上に半導体チップを接合し、これ
をモールド樹脂により超薄形(例えば2mm以下)にパ
ッケージしてなる超薄形面実装形パッケージ(TSO
P)に関するものである。
【0002】
【従来の技術】図3は従来の超薄形面実装形パッケージ
の一例を示す断面図である。図において、1はダイパッ
ド、2はダイパッド1の上面にダイボンド材により接着
された半導体チップ、3は金線10を介して半導体チッ
プ2の各電極(図示せず)に接続されているリード、4
はダイパッド1,半導体チップ2,リード3の一部及び
金線10を樹脂封止しているモールド樹脂である。ま
た、T1は半導体チップ2上の樹脂厚を、T2はダイパッ
ド1より下の樹脂厚をそれぞれ示している。
【0003】上記のような従来の超薄形面実装形パッケ
ージの成形方法としては、半導体チップ2が搭載された
ダイパッド1を宙吊りリード(図示せず)を介してリー
ドフレームに保持した状態(不安定な状態)で成形金型
内に位置させ、この後金型に樹脂を注入して、冷却成形
する方法が一般的である。このとき、ダイパッド1と半
導体チップ2とを、樹脂厚T1と樹脂厚T2とが等しくな
るように、モールド樹脂4の中央部に位置させていた。
【0004】
【発明が解決しようとする課題】以上のような従来の超
薄形面実装形パッケージでは、十分な放熱性が得られな
いため、周囲温度が高温の場合、高速動作しなくなって
しまい、高速アクセス品の採れ率が悪くなるという問題
点があった。また、発熱量が大きいため、酸化膜の経時
破壊(TDDB)やエレクトロマイグレーション等が生
じ、品質及び信頼性が低下するという問題点もあった。
さらに、ダイパッド1及び半導体チップ2を宙吊りリー
ドで保持しただけの不安定な状態で樹脂を注入するの
で、樹脂注入時の応力によってダイパッド1及び半導体
チップ2が樹脂中央部より上下左右に移動し、金線10
のショートや露出などの不具合が生じることがあるなど
の問題点もあった。
【0005】この発明は、上記のような問題点を解決す
ることを課題としてなされたものであり、放熱性を改善
して、高速アクセス品の採れ率を向上させることができ
るとともに、酸化膜の経時破壊やエレクトロマイグレー
ション等を防止して、品質及び信頼性を向上させること
ができ、また成形時の半導体チップ及びダイパッドの移
動を防止して、金線のショートや露出などの不具合を防
止することができる超薄形面実装形パッケージを得るこ
とを目的とする。
【0006】
【課題を解決するための手段】この発明に係る超薄形面
実装形パッケージは、ダイパッドの半導体チップが接合
されていない方の面を、モールド樹脂から露出させたも
のである。
【0007】
【作用】この発明においては、ダイパッドをモールド樹
脂から露出させることによって、放熱性を向上させるこ
とができるとともに、成形時にダイパッドを金型内に安
定して保持することができる。
【0008】
【実施例】以下、この発明の実施例を図について説明す
る。図1はこの発明の一実施例による超薄形面実装形パ
ッケージを示す断面図であり、図において、半導体チッ
プ2が搭載されたダイパッド1は、モールド樹脂4の最
下部に位置しており、その下面がモールド樹脂4から露
出している。
【0009】このようなパッケージでは、ダイパッド1
の下面がモールド樹脂4から露出しているため、放熱性
が向上し、高速アクセス品の採れ率が向上する。また、
酸化膜の経時破壊やエレクトロマイグレーション等の発
生も防止され、品質及び信頼性が向上する。さらに、従
来技術におけるダイパッド1より下の樹脂厚(図3のT
2)分を削除できるので、全体として一層の薄形化が望
める。
【0010】また、このようなパッケージをモールド成
形する場合には、ダイパッド1の露出を前提としている
ため、図2に示すように、ダイパッド1を金型5に密着
させた状態で樹脂を注入すればよい。これにより、樹脂
注入時の樹脂応力によるダイパッド1の移動が防止さ
れ、金線10のショートや露出の不具合が防止され、品
質が向上するとともに、製品採れ率(アセンブリ歩留ま
り)が向上する。
【0011】
【発明の効果】以上説明したように、この発明の超薄形
面実装形パッケージは、ダイパッドの半導体チップが接
合されていない方の面を、モールド樹脂から露出させの
で、放熱性を改善して、高速アクセス品の採れ率を向上
させることができるとともに、酸化膜の経時破壊やエレ
クトロマイグレーション等を防止して、品質及び信頼性
を向上させることができるなどの効果を奏する。また、
ダイパッド側のモールド樹脂を削除したことにより、全
体を一層薄形化することができるという効果も奏する。
さらに、ダイパッドを金型に密着させることにより、成
形時にダイパッドを金型内に安定して保持することがで
き、これにより成形時の半導体チップ及びダイパッドの
移動を防止して、金線のショートや露出などの不具合を
防止することができ、この結果品質及び製品採れ率を向
上させることができるなどの効果も奏する。
【図面の簡単な説明】
【図1】この発明の一実施例による超薄形面実装形パッ
ケージを示す断面図である。
【図2】図1のパッケージの成形時の状態を示す断面図
である。
【図3】従来の超薄形面実装形パッケージの一例を示す
断面図である。
【符号の説明】
1 ダイパッド 2 半導体チップ 4 モールド樹脂

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 ダイパッドの一方の面上に接合された半
    導体チップが、モールド樹脂により樹脂封止されている
    超薄形面実装形パッケージにおいて、上記ダイパッドの
    他方の面が上記モールド樹脂から露出していることを特
    徴とする超薄形面実装形パッケージ。
JP22989392A 1992-08-28 1992-08-28 超薄形面実装形パッケージ Pending JPH0677358A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22989392A JPH0677358A (ja) 1992-08-28 1992-08-28 超薄形面実装形パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22989392A JPH0677358A (ja) 1992-08-28 1992-08-28 超薄形面実装形パッケージ

Publications (1)

Publication Number Publication Date
JPH0677358A true JPH0677358A (ja) 1994-03-18

Family

ID=16899377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22989392A Pending JPH0677358A (ja) 1992-08-28 1992-08-28 超薄形面実装形パッケージ

Country Status (1)

Country Link
JP (1) JPH0677358A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990013923A1 (en) * 1989-05-02 1990-11-15 Globe-Union Inc. Conductive components containing conductive metal oxide
KR100260994B1 (ko) * 1996-12-06 2000-07-01 마이클 디. 오브라이언 원 사이드 몰딩 초박형 반도체 패키지
US6608369B2 (en) 2000-06-01 2003-08-19 Seiko Epson Corporation Lead frame, semiconductor device and manufacturing method thereof, circuit board and electronic equipment
WO2012138868A3 (en) * 2011-04-05 2013-02-21 Texas Instruments Incorporated Exposed die package for direct surface mounting

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990013923A1 (en) * 1989-05-02 1990-11-15 Globe-Union Inc. Conductive components containing conductive metal oxide
KR100260994B1 (ko) * 1996-12-06 2000-07-01 마이클 디. 오브라이언 원 사이드 몰딩 초박형 반도체 패키지
US6608369B2 (en) 2000-06-01 2003-08-19 Seiko Epson Corporation Lead frame, semiconductor device and manufacturing method thereof, circuit board and electronic equipment
WO2012138868A3 (en) * 2011-04-05 2013-02-21 Texas Instruments Incorporated Exposed die package for direct surface mounting
CN103703549A (zh) * 2011-04-05 2014-04-02 德克萨斯仪器股份有限公司 用于直接表面安装的裸露芯片封装

Similar Documents

Publication Publication Date Title
US6028356A (en) Plastic-packaged semiconductor integrated circuit
JP2972096B2 (ja) 樹脂封止型半導体装置
JPH041503B2 (ja)
JP2002118207A (ja) 半導体パッケージ及びその製造方法
JPH0350758A (ja) 樹脂封止型半導体装置
US5446959A (en) Method of packaging a power semiconductor device
JPH0455341B2 (ja)
JPH047848A (ja) 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム
JPH05299530A (ja) 樹脂封止半導体装置及びその製造方法
JPH0677358A (ja) 超薄形面実装形パッケージ
IE54534B1 (en) Semiconductor device package
JP3179003B2 (ja) Tsopまたはutsopのような超薄型半導体パッケージの成形装置および成形方法
JPH05291459A (ja) 半導体装置及びその製造方法
JP2555428B2 (ja) リードフレームおよびそれを用いた半導体装置の製造方法
JPH06151703A (ja) 半導体装置及びその成形方法
JPH05144865A (ja) 半導体装置の製造方法と製造装置
JPH0338057A (ja) フラグレス・リードフレーム、それを用いたパッケージおよび製法
US6194779B1 (en) Plastic mold type semiconductor device
JP3036339B2 (ja) 半導体装置
JPH01241831A (ja) 半導体集積回路装置の樹脂封止方法
JPH0582573A (ja) 樹脂封止型半導体装置用金型
JPH0653266A (ja) 半導体装置
JP2001185567A (ja) 半導体装置およびその製造方法
JPS63174347A (ja) リ−ドフレ−ム
JP3337526B2 (ja) パッケージ型半導体部品の構造