JP3337526B2 - パッケージ型半導体部品の構造 - Google Patents

パッケージ型半導体部品の構造

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、トランジスター又はI
C等のように、半導体チップと複数本のリード端子とを
備えた半導体部品のうち、その半導体チップの部分、及
びこの半導体チップと各リード端子との間を電気的に接
続する各金属線の部分を、大気に対して封止するように
パッケージして成るいわゆるパッケージ型半導体部品の
構造に関するものである。
【0002】
【従来の技術と発明が解決しようとする課題】従来、こ
の種のパッケージ型半導体部品においては、良く知られ
ているように、リードフレームに形成したアイランド部
に半導体チップを搭載し、この半導体チップと、前記リ
ードフレームに形成した複数本の各リード端子との間を
金線等の細い金属線にて電気的に接続したのち、前記半
導体チップの部分及び前記各金属線の部分を、合成樹脂
製のモールド部にてパッケージすることが一般的であっ
た。
【0003】しかし、この合成樹脂製のモールド部は、
アイランド部に半導体チップを搭載し、且つ、この半導
体チップと各リード端子との間を金属線に接続したリー
ドフレームを、上下一対の成形金型にて挟み付け、この
両成形金型の合わせ面に凹み形成したキャビティー内
に、合成樹脂を溶融状態で注入することによって成形さ
れるものであって、このモールド部の成形に際して、キ
ャビティー内に高い圧力で注入した溶融合成樹脂が、半
導体チップと各リード端子との間の各金属線に対して及
ぼすダメージが大きいから、金属線が断線したり、或い
は、当該金属線が半導体チップ又はリード端子から外れ
たりすることが発生し易くて、不良品の発生率が高いと
言う問題があった。
【0004】その上、前記モールド部の成形には、トラ
ンスフア成形装置を必要とするから、設備費が大幅にア
ップすると言う問題もあった。本発明は、これらの問題
を、熱に対する信頼性の低下を招来することく、確実に
解消できるようにしたパッケージ型半導体部品の構造を
提供することを技術的課題とするものである。
【0005】
【課題を解決するための手段】この技術的課題を達成す
るため本発明における「請求項1」は、「少なくとも一
つの半導体チップを搭載した金属板製のアイランド部
と、このアイランド部に向かうように配設した金属板製
の各リード端子と、前記半導体チップと前記各リード端
子との間を接続する金属線とを備えて成る半導体部品に
おいて、前記アイランド部及び前記各リード端子の下面
側に、絶縁基板を配設し、この絶縁基板に、前記各リー
ド端子を固着するとともに、前記アイランド部を、当該
アイランド部から一体的に延びる細幅タブリードの先端
部において固着する一方、前記アイランド部及び前記各
リード端子の上面側に、絶縁体製のカバーケースを、当
該カバーケースにて前記半導体チップ及び各金属線の部
分を覆うように設けた。」ことを特徴としている
【0006】また、本発明における「請求項2」は、
「少なくとも一つの半導体チップを搭載した金属板製の
アイランド部と、このアイランド部に向かうように配設
した金属板製の各リード端子と、前記半導体チップと前
記各リード端子との間を接続する金属線とを備えて成る
半導体部品において、前記アイランド部及び前記各リー
ド端子の下面側に、絶縁基板を配設し、この絶縁基板
に、前記各リード端子を固着するとともに、前記アイラ
ンド部を、当該アイランド部から一体的に延びる細幅タ
ブリードの先端部において固着する一方、前記アイラン
ド部及び前記各リード端子の上面側に、合成樹脂製のカ
バーコートを、当該カバーコートにて前記半導体チップ
及び各金属線の部分を覆うように形成した。」ことを特
徴としている
【0007】
【発明の作用・効果】このように構成することにより、
半導体チップの部分及び各金属線の部分を、アイランド
部及び各リード端子の下面側における絶縁基板と、上面
側におけるカバーケース又はカバーコートとによって、
確実に密封することができることにより、前記半導体チ
ップ及び各金属線に及ぼすダメージを、前記従来のよう
に、トランスフア成形装置にてモールド部を成形する場
合よりも遙かに小さくすることができるから、その密封
に際して、金属線が断線したり、金属線の半導体チップ
又はリード端子に対する接合部が外れたりするような不
良品が発生することを確実に低減できるのである。
【0008】しかも、前記絶縁基板に対して半導体チッ
プ付きアイランド部を固着するに際して、前記アイラン
ド部を、当該アイランド部から一体的に延びる細幅タブ
リードの先端部において固着したことにより、絶縁基板
と金属板製のアイランド部との間における熱膨張差を、
前記細幅タブリードによって吸収することができるか
ら、前記アイランド部に搭載した半導体チップにおける
特性が、前記絶縁基板と金属板製のアイランド部との間
における熱膨張差によって変化をすることを確実に防止
できて、熱に対する信頼性を確保することができるので
ある。
【0009】特に、「請求項2」に記載したように構成
することにより、絶縁基板の上面側に、合成樹脂を液体
の状態で塗布するだけで良くて、製造工程が簡単になる
から、コストの大幅な低減を達成できる効果を有する。
【0010】
【実施例】以下、本発明の実施例を、図面について説明
する。図1〜図4は、第1の実施例を示し、この図にお
いて符号1は、金属板製のリードフレームを示し、この
リードフレーム1には、左右一対の両サイドフレーム1
a,1bに対して各々細幅のタブリード3を介して連接
したアイランド部2と、このアイドランド部2に向かっ
て延びる複数本のリード端子4とが一体的に造形されて
いる。
【0011】また、前記アイランド部2の上面には、半
導体チップ5が搭載(ダイボンディング)され、この半
導体チップ5と、前記各リード端子4の先端との間は、
金線等の細い金属線6にて接続されている。符号7は、
ガラスエポキシ樹脂又はセラミック等の耐熱硬質材料製
の絶縁基板を示し、この絶縁基板7を、前記リードフレ
ーム1の下面側に、当該絶縁基板7の上面にリードフレ
ーム1におけるアイランド部2及び各リード端子4が密
接するように配設し、この絶縁基板7に、前記アイラン
ド部2から一体的に延びる両タブリード3の先端部を、
熱硬化性合成樹脂製の接着剤8にて固着すると共に、前
記各リード端子4の中程部を、熱硬化性合成樹脂製の接
着剤9にて固着する。
【0012】そして、前記各リード端子4、及び両タブ
リード3を、リードフレーム1から切り離したのち、前
記絶縁基板7の上面側に、前記半導体チップ5及び各金
属線6の部分を覆うように中空状に形成した熱硬化性合
成樹脂製のカバーケース10を配設して、このカバーケ
ース10を、絶縁基板7に対して熱硬化性合成樹脂製の
接着剤による接着等にて固着するのである。
【0013】この構成により、半導体チップ5の部分及
び各金属線6の部分を、アイランド部2及び各リード端
子4の下面側における絶縁基板7と、上面側におけるカ
バーケース10とによって確実に密封することができる
のである。一方、半導体チップ5を搭載したアイランド
部2は、当該アイランド部2から一体的に延びる両タブ
リード3の先端部において、絶縁基板7に対して固着さ
れていることにより、絶縁基板7とアイランド部2との
間における熱膨張差を、前記両タブリード3によって吸
収することができるから、前記アイランド部2に搭載し
た半導体チップ5における特性が、前記絶縁基板7とア
イランド部2との間における熱膨張差によって変化をす
ることを確実に防止できのであり、この場合において、
両タブリード3の中程部に屈曲部3aを設けしておくこ
とにより、絶縁基板7とアイランド部2との間における
熱膨張差を、更に、効果的に吸収することができるので
ある。
【0014】なお、前記中空状のカバーケース10内に
は、窒素ガス又はアルゴンガス等の不活性ガスを封入す
るようにしても良いのであり、前記各リード端子4の絶
縁基板7からの突出部は、図3に一点鎖線で示すよう
に、絶縁基板7の下面と略同一平面状に折り曲げられる
か、或いは、二点鎖線で示すように、下向きに折り曲げ
られる。
【0015】また、前記絶縁基板7に対して両タブリー
ド3の先端部及び各リード端子4の中程部を固着するに
際しては、前記実施例のように、各々接着剤8,9にて
固着することに代えて、絶縁基板7における上面のうち
前記両タブリード3の先端部及び各リード端子4の中程
部に該当する部分に、金属パッド11,12を予め形成
し、この金属パッド11,12に対して、両タブリード
3の先端部及び各リード端子4の中程部を、各々半田付
けするようにしても良いのであり、この場合において、
各リード端子4の中程部に貫通孔4aを穿設しておくこ
とにより、前記各リード端子4の絶縁基板7に対する接
着剤又は半田付けによる固着強度をアップすることがで
きる。更にまた、前記両タブリード3の先端部に広幅部
3bを一体的に造形しておくことにより、この両タブリ
ード3の先端部の絶縁基板7に対する接着剤又は半田付
けによる固着強度をアップすることができるのである。
【0016】図5は、第2の実施例を示す。この第2の
実施例は、前記第1の実施例のように、絶縁基板7の上
面側に、中空状のカバーケース10を固着することに代
えて、エポキシ樹脂等の熱硬化性合成樹脂を液体の状態
で、前記半導体チップ5及び各金属線6の部分を覆うよ
うに塗着したのち硬化することによって、カバーコート
10aを形成するようにしたものであり、その他の構成
は、前記第1の実施例と同様である。
【0017】そして、この構成によると、絶縁基板7の
上面側に、熱硬化性合成樹脂を液体の状態で塗布するだ
けで良いから、その製造工程が、前記第1の実施例の場
合よりも簡単になるのである。更にまた、本発明は、前
記両実施例のように、半導体チップ5に対する複数本の
リード4を、絶縁基板7の左右両側から突出した形式の
半導体部品に限らず、図6に示すように、半導体チップ
5′に対する複数本のリード端子4′を、前記半導体チ
ップ5′を搭載したアイランド部2′における四つの辺
の各々に配設したクワッド型の半導体部品に対しても適
用できるのである。
【0018】すなわち、前記アイランド部2′及び各リ
ード端子4′の下面側に、絶縁基板7′を配設して、こ
の絶縁基板7′に対して、前記アイランド部2′の四隅
部から延びる細幅タブリード3′の先端部、及び各リー
ド端子4寸の中程部を、接着剤8′,9′又は半田付け
にて固着する一方、前記絶縁基板7′の上面側に、前記
第1の実施例と同様に中空状のカバーケースを固着する
か、前記第2の実施例と同様にエポシキ樹脂等の熱硬化
性合成樹脂を液体の状態で塗着したのち硬化したカバー
被膜を設けることによって、前記半導体チップ5′及び
各金属線6′を覆うように構成したものである。
【図面の簡単な説明】
【図1】本発明の第1の実施例におけるリードフレーム
と絶縁基板とを示す斜視図である。
【図2】本発明の第1の実施例による半導体部品を示す
斜視図である。
【図3】図2のIII −III 視拡大断面図である。
【図4】図2のIV−IV視拡大断面図である。
【図5】本発明の第2の実施例を示す断面図である。
【図6】本発明の第3の実施例を示す平面図である。
【符号の説明】
1 リードフレーム 2 アイランド部 3 タブリード 4 リード端子 5 半導体チップ 6 金属線 7 絶縁基板 10 カバーケース 10a カバー被膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−63449(JP,A) 特開 平5−102385(JP,A) 特開 昭51−7877(JP,A) 特開 平2−203561(JP,A) 特開 平3−254135(JP,A) 特開 昭59−132639(JP,A) 実開 昭63−1344(JP,U) 実開 昭58−166042(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 23/50 H01L 21/60 301 H01L 23/08

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】少なくとも一つの半導体チップを搭載した
    金属板製のアイランド部と、このアイランド部に向かう
    ように配設した金属板製の各リード端子と、前記半導体
    チップと前記各リード端子との間を接続する金属線とを
    備えて成る半導体部品において、 前記アイランド部及び前記各リード端子の下面側に、絶
    縁基板を配設し、この絶縁基板に、前記各リード端子を
    固着するとともに、前記アイランド部を、当該アイラン
    ド部から一体的に延びる細幅タブリードの先端部におい
    て固着する一方、前記アイランド部及び前記各リード端
    子の上面側に、絶縁体製のカバーケースを、当該カバー
    ケースにて前記半導体チップ及び各金属線の部分を覆う
    ように設けたことを特徴とするパッケージ型半導体部品
    の構造。
  2. 【請求項2】少なくとも一つの半導体チップを搭載した
    金属板製のアイランド部と、このアイランド部に向かう
    ように配設した金属板製の各リード端子と、前記半導体
    チップと前記各リード端子との間を接続する金属線とを
    備えて成る半導体部品において、 前記アイランド部及び前記各リード端子の下面側に、絶
    縁基板を配設し、この絶縁基板に、前記各リード端子を
    固着するとともに、前記アイランド部を、当該アイラン
    ド部から一体的に延びる細幅タブリードの先端部におい
    て固着する一方、前記アイランド部及び前記各リード端
    子の上面側に、合成樹脂製のカバーコートを、当該カバ
    ーコートにて前記半導体チップ及び各金属線の部分を覆
    うように形成したことを特徴とするパッケージ型半導体
    部品の構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921092B (zh) * 2005-08-26 2010-12-01 夏普株式会社 半导体器件、引线框架及电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1921092B (zh) * 2005-08-26 2010-12-01 夏普株式会社 半导体器件、引线框架及电子设备

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