KR920008419B1 - 반도체 집적회로장치 및 마스터 슬라이스 방법을 이용한 반도체 집적회로장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 마스터 슬라이스 타입 LSI장치에서 전체 마스터 칩의 구성을 개략적으로 표시한 평면도.
제2도는 기본 셀을 설명하기위한 설명도.
제3도는 본 발명의 제1태양의 제1실시예에 채용된 공통패턴을 표시한 도.
제4a 내지 4c도는 제3도에 도시된 공통패턴에 적용된 제2배선층 패턴의 예를 표시한 도.
제5도는 제1태양의 제2실시예에 채용된 공통패턴을 표시한도.
제6a 내지 6d도는 제5도에 표시된 공통패턴에 적용된 제2배선 층 패턴의 예를 표시한 도.
제7도는 제1태양의 제3실시예에 채용된 공통패턴을 보여주는 도.
제8a 내지 8d도는 제7도에 표시된 공통패턴에 적용된 제2배선층 패턴의 예를 표시한 도.
제9도는 제1태양의 제4실시예에 채용된 공통패턴을 보여주는 도.
제10a 내지 10d도는 제9도에 표시된 공통패턴에 적용된 제2배선층 패턴의 예를 표시한 도.
제11도는 제1태양의 제5실시예에 채용된 공통패턴을 보여주는 도.
제12a 내지 12d도는 제11도에 표시된 공통패턴에 적용된 제2배선층 패턴의 예를 표시한 도.
제13도는 제1태양의 제6실시예에 채용된 공통패턴을 보여주는 도.
제14a 내지 14d도는 제13도에 표시된 공통패턴에 적용된 제2배선층 패턴의 예를 표시한 도.
제15a 내지 15d도는 제1도 마스터 칩의 주요부의 구성을 표시한 확대도.
제16a 및 16b도는 본 발명의 제2태양과 관련하여 제15b도에 표시된 I/O셀의 탑재 패턴을 표시한 도.
제17도는 제16a도에 표시된 트랜지스터 영역을 개략적으로 표시한 등가회로도.
제18도는 프로그램 포인트와 함께 제16a도의 패턴을 등가적으로 표시한 회로도.
제19도는 I/O셀의 제1응용으로서 입력버퍼회로의 패턴도.
제20도는 제19도의 패턴을 등가적으로 표시한 회로도.
제21도는 I/O셀의 제2응용으로서 풀 업 저항을 구비한 입력 버퍼회로의 패턴도.
제22도는 제21도의 패턴을 등가적으로 표시한 회로도.
제23도는 I/O셀의 제3응용으로서 풀 다운 저항을 구비한 입력 버퍼회로의 패턴도.
제24도는 제23도의 패턴을 등가적으로 표시한 회로도.
제25도는 I/O셀의 제4응용으로서 출력버퍼회로의 패턴도.
제26도는 제25도의 패턴을 등가적으로 표시한 회로도.
제27도는 I/O셀의 제5응용으로서 양방향 버퍼회로의 패턴도.
제28도는 제27도의 패턴을 등가적으로 표시한 회로도.
제29도는 I/O셀의 제6응용으로서 클록버퍼회로의 패턴도.
제30도는 제29도의 패턴을 등가적으로 표시한 회로도.
제31도는 I/O셀의 제7응용으로서 전압공급회로의 패턴도.
제32도는 제31도의 패턴을 등가적으로 표시한 회로도.
제33도는 I/O셀의 제8응용으로서 접지전압 공급회로의 패턴도.
제34도는 제33도의 패턴을 등가적으로 표시한 회로도.
제35도는 마스터 슬라이스 타입 LSI장치의 설계 개념을 설명하기 위한 블록도.
제36a 내지 36C도는 마스터 슬라이스 타입 LSI장치의 제조 공정을 설명하기 위한 단면도.
제37a 내지 37C도는 종래의 마스터 슬라이스 방법에 있어서 문제점을 설명하기 위한 도.
제38도는 본 발명의 제3태양에 관련하여 제15a도에 표시된 기본셀의 상세 배치를 표시한 패턴도.
제39도는 제38도에 표시된 바이패스 배선영역의 이용예를 표시하는 패턴 접속도.
제40a 내지 40H도는 본 발명의 제3태양에 적용된 배선 셀의 예를 표시한 패턴도.
제41도는 기본셀 영역에서 배선 예를 표시한 패턴도.
본 발명은 마스터 슬라이스 방법(master slice approach)을 이용하는 기술, 특히 반도체 집적회로 장치 및 마스터 슬라이스 방법을 이용한 반도체 집적회로 장치의 제조방법에 관한 것이다.
마스터 슬라이스 방법을 통해 제조된 반도체 집적회로 또는 대규모 집적회로(LSI)장치는 추후 마스터 슬라이스 타입 LSI장치로서 언급한다.
일반적으로 마스터 슬라이스 방법은 마스터 칩을 형성하는 제1공정과 마스터 칩위에 소망하는 배선 패턴을 형성하는 제2공정으로 이루어진다. 제1공정에 있어서, 각각이 소정수의 트랜지스터로 구성되는 다수의 기본셀을 포함하는 기본셀 영역이 공통 및 고정 패턴 마스크를 사용하여 칩위에 입력/출력(I/O) 셀 영역과 함께 형성된다. 제2공정은 유저가 요구하는 사양 또는 조건에 따라 수행되며 다수의 단계를 포함한다.
이 경우에 제2공정은 정상적으로 마스터 칩상에 형성된 제1절연층에 콘택트호울을 형성하는 단계; 그 위에 제1배선층을 형성하는 단계; 그위헤 형성되는 제2정연층에 스루호울을 형성하는 단계; 및 스루호울을 통해 제1배선층과 접촉하기 위해 제2배선층을 그위에 형성하는 단계의 4단계를 포함한다. 그러므로 콘택트 호울, 제1재선층, 스루호울 및 제2배선층에 대응하는 4패턴 마스크가 기본셀 영역의 소정회로를 구성하는데 필요하다.
상기한 단점을 극복하기 위하여 최근 배선 패터닝 공정에 소위 일 커스텀 마스크 방법이 채택되어왔다. 이 일커스텀 마스크 방법은 일층 커스텀 마스크(유저의 사양에 따른 배선패턴마스크)를 사용하여 마스터 칩상에 배선패턴을 형성하는 방법이다.
일 커스턴 마스크 방법에 따르면 다수의 마스터 슬라이스 타입 LSI장치에 공통으로 배선패턴 마스크가 이루어질 수 있기 때문에 쉽게 턴어라운드 시간(turnaround time)의 단축과 공정의 간이화를 실현하는 것이 가능하게 된다.
본 발명의 주목적은 마스터 슬라이스 타입 LSI장치 및 턴어라운드 시간을 크게 단축할수 있는 장치의 제조방법을 제공하는데 있다.
본 발명의 다른목적은 마스터 칩의 I/O셀 영역에 일 커스텀 마스트 방법을 적용하여 쉽고 단기간에 소망하는 마스터 슬라이스 타입 LSI장치를 제조하는데 있다.
본 발명의 또다른 목적은 마스터 칩의 기본셀 영역에 일커스텀 마스크 방법을 적용하고 기본셀영역위에 사용되지 않는 영역을 이용하여 배선 차단 패턴을 바이패스 하기위한 배선패턴을 형성함에 의해 쉽고 단기간에 소망하는 마스터 슬라이스 타입 LSI장치를 제조하는데 있다.
본 발명의 제1태양에 따라, 그 위에 배치되는 다수의 기본셀을 포함하며 각각이 제1방향 및 제1방향에 수직인 제2방향을 따라 뻗어 있는 다수의 배선채널을 구비하며 그리고 : 제2방향에 평행하게 뻗어 있는 1쌍의 전극; 전극의 중앙부에 대응하는 영역에 형성되는 분리영역; 제1방향에 대해 분리 영역의 일측위에 형성되며, 각각 제2방향에 대해 전극의 일측, 그것의 다른측 및 그들사이에 형성되는 제1, 제2 및 제3영역을 구비하는 P형 불순물 영역; 분리 영역의 다른 측위에 형성되며 각각 제2방향에 대해 전극의 일측, 그것의 다른측 및 그들사이에 형성되는 제4,제5 및 제6영역을 구비하는 n형 불순물 영역; 및 1쌍 전극의 일부분에 의해 형성되며, 그것의 각 단부에 형성된 4리드와 그것의 각 중앙부에 형성되는 2리드부를 구비하는 6리드부를 포함하는 마스터칩; 마스터 칩 위에 형성되며, 배선채널위에 위치되고 4단부 리드부와 P형 및 n형 불순물 영역에 전기적으로 접속되는 콘택트 호울을 구비하는 제1절연층; 제1절연충위에 형성되며, 배선 채널을 따라 형성되고 콘택트 호울에 전기적으로 연결되는 고정배선을 포함하는 제1배선층; 제1배선층위에 형성되며 배선 채널위에 위치되고 고정배선에 전기적으로 연결되는 스루호울을 구비하는 제2절연층; 및 제2절연층 위에 형성되며, 소정회로의 요구 조건에 따라 배선 채널을 따라 프로그램되고 스루호울에 전기적으로 연결되는 배선을 구비하는 제2배선층으로 구성되는 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
또한 본 발명의 제2태양에 따라 그위에 배치되는 다수의 기본셀 어레이를 구비하는 기본셀 영역, 및 기본셀 영역의 주변을 따라 배치된 다수의 입력/출력 셀을 구비하는 입력/출력 셀 영역을 포함하는 마스터칩; 소정위치에 콘택트 호울을 구비하는 제1절연층을 통하여 기본셀 영역과 입력/출력 셀 영역위에 형성되는 제1배선층; 및 소정위치에 스루호울을 구비하는 제2절연층을 통하여 제1배선층위에 형성되는 제2배선층으로 구성되며, 제1배선층은 입력/출력 셀 영역에 대응하는 영역에 고정배선을 포함하며, 그리고 제2배선층은 상기 입력/출력 셀 영역에 대응하는 영역에 입력/출력 셀 영역에 인가되는 소정회로의 조건에 따라 프로그램되는 배선을 포함하는 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
또한 본 발명의 제3태양에 따라 그위에 배치되는 다수의 기본셀 어레이를 구비하며 그들사이에 일정한 간격을 두고 제1방향을 따라 뻗어있는 기본셀 영역, 및 기본셀 영역의 주변을 따라 배치된 다수의 입력/출력 셀을 구비하는 입력/출력 셀 영역을 포함하는 마스터 칩; 소정위치에 콘택트 호울을 구비하는 제1절연층을 통하여 기본셀 영역과 입력/출력셀 영역위에 형성되는 제1배선층; 및 소정위치에 스루호울을 구비하는 제2절연층을 통하여 제1배선층위에 형성되는 제2배선층으로 구성되며; 제1배선층은 기본셀 영역에 대응하는 영역에 고정 배선 및 소정 배선 패턴을 구비하며 기본 셀 어레이 각각에서 제1방향을 따라 배치된 인접한 기본셀 사이에 형성되는 바이패스 배선 영역을 포함하며, 제2배선층은 기본셀 영역에 대응하는 영역에서 기본셀 영역에 인가되는 소정회로의 조건에 따라 프로그램되는 배선을 포함하는 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
또한 본 발명에 따라 본 발명의 각 태양에 따른 장치의 제조방법이 제공된다.
본 발명의 다른 목적 및 특징은 첨부도면을 참고하여 바람직한 실시예를 통해 이하에 상세히 설명한다.
제1도는 본 발명의 마스터 슬라이스 타입 LSI장치에서 마스터 칩의 전체 구성을 개략적으로 설명한다.
제1도에서 부재번호(201)는 기준셀 영역을 표시하며, 이는 마스터 칩(203)의 중앙 영역위에 형성되며 그들사이에 소정 공간을 두고 Y방향으로 뻗어있는 다수의 기본셀 어레이(206)를 포함한다. 기본셀 어레이(206) 각각은 다수쌍의 기본셀(204,205)을 포함하며, 기본셀 각 쌍은 Y방향에 수직인 X방향을 따라 병렬로 배치된다. 즉, 다수의 기본셀(204,205)이 마스터 칩상에 소위 더블 컬럼 구조 형태로 배치되어 있다. 부재번호(202)는 I/O셀 영역을 표시하며, 이는 마스터 칩(203)의 주변에 형성되며 다수의 I/O셀(207)을 포함한다. 각 I/O셀의 상세한 구성은 후에 설명한다. 부재번호(208)는 인접 기본셀 어레이(206) 사이에 형성되는 배선 채널 영역을 표시한다.
제2도는 제1도에 표시된 기본셀 어레이의 일부분을 표시한다. 제2도에 표시된 바와같이 각 기본셀(1)(제1도에서 기본셀(204 또는 205)에 대응함)은 직렬 접속된 P채널 트랜지스터 쌍(Qn)과 직렬 접속된 n채널 트랜지스터 쌍(Qn)으로 구성된다. P채널 트랜지스터중 하나는 게이트 전극(2)과 소오스/드레인으로 역할을 하는 P형 불순물 영역(4,5)으로 구성되고, 다른 하나는 게이트전극(3)과 소오스/드레인으로 역할을 하는 P형 불순물 영역(5,6)으로 구성된다. 또한 n채널 트랜지스터중 하나는 게이트전극(2)과 소오스/드레인으로 역할을 하는 n형 불순물 영역(7,8)으로 구성되며, 다른 하나는 게이트 전극(3)과 소오스/드레인으로 역할을 하는 n형 불순물 영역(8,9)으로 구성된다.
부재번호(10)는 그위에 P채널 트랜지스터가 형성되는 영역을 그위에 n채널 트랜지스터가 형성되는 영역으로부터 분리하기 위한 분리영역을 표시한다. 부재번호(11 내지 16)는 게이트 전극(2,3)을 소정논리회로 또는 게이트의 각부분에 접속하는데 사용되는 리드부를 표시하며, 리드부는 게이트 전극의 일부로 구성되며 각각 각 단부와 각 중앙부에 형성된다. 리드부(11 내지 16)는 이후 게이트 전극 리드부로 언급한다. 게이트 전극 리드부(11 내지 16)와 게이트 전극(2,3)은, 예를들어 폴리실리콘으로 구성된다. 또한 부재번호(B1)는 논리회로 또는 게이트가 형성되며, 길이(Y)방향을 따라 평행하게 배치된 기본셀(1)쌍으로 구성되는 기본블록을 표시한다. 부재번호(B2)는 마찬가지로 단일 기본셀(1)로 구성되는 기본블록을 표시한다.
다음에 본 발명의 제1태양에 따른 바람직한 실시예를 제3 내지 14d도를 참고하여 설명한다.
[제1실시예 (제3 내지 4C도 참조)]
제3도는 제1태양의 제1실시예에 사용된 공통 패턴을 보여준다. 제3도에서 속이채워진 원 표시는 제1절연층에 형성되는 콘택트 호울을 표시하며; (가는) 실선은 제1배선층내에 형성되는 고정배선을 표시하며; 그리고 속이 빈원 표시는 제2절연층에 형성되는 스루호울을 표시한다. 본 실시예에서 소정 논리회로 또는 게이트는 기본셀 쌍을 이루는 기본블록()의 단위로 구성된다.
콘택트 호울, 제1배선층(배선) 및 스루호울의 각표시 방법은 다른 실시예 및 후에 설명되는 응용에 대해 공통인점을 유의해햐 한다.
웨이퍼 처리에 있어서, 제3도의 공통 패턴은 제2도에 표시된 기본셀 어레이를 형성하고; 그위에 기상성장(CVD)에 의해, 예를들어 산화실리콘으로 된 제1절연층을 형성하며,; 제1절연층의 소정위치에 콘택트 호울을 형성하고; 그위에 소정 고정배선을 포함하는 제1배선층을 형성하고; 그 위에 CVD에 의해, 예를들면 포스터-실리케이트유리(PSG)로 된 제2절연층을 형성하며; 그리고 제2절연층의 소정위치에 스루호울을 형성함에 의해 형성된다. 다음에 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴 배치를 설명한다.
제3도를 참고하면 각 기본셀이 그들사이에 일정공간을 두고 수평(X)방향으로 평행하게 뻗어 있는 3배선 채널(CX1 내지 CX3)(추후는 수평 배선 채널로 언급함) 및 그들사이에 일정공간을 두고 수직(Y) 방향으로 평행하게 뻗어 있는 14배선채널(CY1 내지 CY14)(추후는 수직 배선채널로 언급함)로 규정되는 영역위에 형성된다. 콘택트 호울, 제1배선층(배선), 및 스루호울이 수평배선채널로 규정되는 소정위치에 형성된다.
제3도에 표시된 바와같이 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴이 기본블록(B1)의 중앙에 대해 대칭배치로 형성된다.
즉, 제1절연층은 게이트 전극 리드부(11 내지 14)와 불순물 영역(4 내지 9)에 대응하는 각 영역에 있는 일 콘택트 호울(17 내지 26)을 포함하며, 제2절연층은 게이트 전극 리드부(11 내지 14)에 대응하는 각 영역에 있는 일 스루호울(27 내지 30), 불순물 영역(4,6,7,9)에 대응하는 각 영역에 있는 3스루로울(31 내지 33) 및 분리영역(10)에 대응하는 영역에 있는 4스루호울(34 내지 37)을 포함한다.
또한 제1배선층은 각각 게이트전극 리드부(11 내지 14)에 대응하는 각 영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(38); 각각 불순물 영역(7과 9)에 대응하는 각영역 사이 및 불순물영역(4와 6)에 대응하는 각영역 사이의 1쌍의 스루호울을 연결하는 배선(39); 각각 불순물 영역(4,6)에 대응하는 각 영역사이 및 불순물 영역(7,9)에 대응하는 각 영역사이에 다른쌍의 스루호울을 연결하며 수직배선채널(CY1 내지 CY14)중 하나를 따라 뻗어서 주로 전원라인 역할을 하는 배선(40); 각각이 불순물 영역(4,6,7,9)에 대응 하는 각 영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(41); 각각이 분리영역(10)에 대응하는 영역에 대응하는 스루호울에 각각 불순물 영역(5,8)에 대응하는 각영역에 있는 콘택트 호울을 연결하는 배선(42); 및 각각이 인접 기본셀에 포함되는 분리영역에 대응하는 영역에 구비된 대응하는 스루호울에, 분리영역에 대응하는 영역에 있는 다른 스루호울을 연결하는 배선(43)을 포함한다.
제4a 내지 4C도는 제3도에 표시된 공통 패턴에 기초한 논리회로 또는 게이트를 구성하는 제2배선층 패턴의 각종예를 기호로 표시한 등가회로도와 함께 표시하였다. 각 도면에서(가는)실선은 제2배선층에 형성된 배선을 표시한다.
주의할 것은 제2배선층(배선)의 표시방법은 다른 실시예 및 후에 설명되는 응용과 동일한 점이다.
상기한 바와같이 제1실시예에 따르면 소정회로의 요구 조건에 따라서 단지 제2배선층 패턴만을 적절히 변경함에 의해 소망하는 논리회로 또는 게이트를 쉽게 실현하는 것이 가능하다. 따라서 마스터 슬라이스 타입 LSI장치의 턴어라운드 시간을 크게 단축할 수 있다.
[제2실시예(제5 내지 6d도 참조)]
제1태양의 제2실시예에 채용된 공통패턴을 표시한다. 본 실시예에서 소정논리회로 또는 게이트는 제1실시예에서와 같이 기본블록(B1)의 단위로 구성되며, 각 기본셀은 3수평 배선 채널(CX1 내지 CX3)과 14 수직 배선 채널(CY1 내지 CY14)로 규정되는 영역위에 형성된다. 도시된 공통패턴을 형성하는 공정은 제1 실시예의 공정과 동일하며 따라서 그것의 설명은 생략한다.
제5도에 표시된 바와같이 콘택트 호울, 제1배선층(배선) 및 스루 호울의 각 패턴은 기본블록(B1)의 중앙에 대해 대칭 배치로 형성되어 있다. 즉, 제1절연층은 게이트전극 리드부(11 내지 14)와 불순물 영역(4,6,7,9)에 대응하는 각 영역에 있는 일 콘택트 호울(44 내지 49) 및 불순물 영역(5,8)에 대응하는 각 영역에 있는 2콘택트 호울(50,51)을 포함한다. 제2절연층은 게이트 전극 리드부(11 내지 14)에 대응하는 각 영역에 있는 일 스루호울(52,53); 불순물 영역(4,6)중 하나와 불순물 영역(7,9)중 하나에 대응하는 각 영역에 있는 3스루호울(54 내지 56); 불순물 영역(4,6)중 다른것과 불순물 영역(7,9)중 다른것에 대응하는 각 영역에 있는 2스루 호울(57,58); 분리영역(10)에 대응하는 영역에 있는 2스루 호울(59,60); 및 각 셀 투-셀 배선채널(BCX1,BCX2)에 대응하는 영역에 있는 2스루 호울(61,62)을 포함한다.
또한 제1배선층은 각각이 게이트전극 리드부(11 내지 14)에 대응하는 각영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(63); 각각이 불순물 영역(4,6)중 하나 및 불순물영역(7,9)중 하나에 대응하는 각 영역에 있는 대응하는 스루호울에, 각각 불순물영역(5,8)에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(64); 각각 불순물 영역(4,6)에 대응하는 각영역 사이 및 불순물 영역(7,9)에 대응하는 각영역 사이에 1쌍의 스루호울을 연결하며, 수직배선 채널(CY1 내지 CY14)중 하나를 따라 뻗어있으며 주로 전원라인으로서 역할을 하는 배선(65); 각각이 불순물영역(4,6,7,9)에 대응하는 각 영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(66,67); 각각이 분리영역(10)에 대응하는 영역에 있는 대응하는 스루호울에, 각각 불순물 영역(5,8)에 대응하는 각 영역에 있는 콘택트 호울을 연결하는 배선(68); 및 각각이 각 셀-투-셀배선 채널에 대응하는 영역에 구비된 2스루 호울을 연결하는 배선(69)을 포함한다.
제6a 내지 6d도는 제5도에 표시된 공통 패턴에 기초한 논리회로 또는 게이트를 구성하는 제2배선층 패턴의 각종 예를, 기호로 표시한 등가회로와 함께 표시한다.
제2실시예는 제1실시예와 동일한 이점, 즉 턴어라운드 시간의 단축에 다음 이점을 더한 것을 갖는다 :
수평배선 채널(CX1 내지 CX3)과 형행하게 뻗어있는 셀-투-셀 배선채널(BCX1,BCX2)이 인접한 기본셀 사이에 구비되어 있으며 2스루 호울(61,62)과 배선(69)이 각 셀-투-셀 배선 채널을 따라 구비되어 있기 때문에 배선(69)은 수평방향으로 뻗어있는 신호선으로서 이용될 수 있다. 결국 수평방향으로 배치된 기본 셀 사이의 접속을 쉽게 실행하는 것이 가능하다.
이것은 대규모 회로의 형성을 가능하게 한다.
[제3실시예(제7 내지 8d도 참조)]
제7도는 제1태양의 제3실시예에 채용된 공통패턴을 표시한다. 본 실시예에서 소정논리회로 또는 게이트는 제1실시예와 같이 기본블록(B1)의 단위로 구성되며 각 기본셀은 3수평배선 채널(CX1 내지 CX3)과 14수직 배선 채널(CY1 내지 CY14)로 규정되는 영역위에 형성된다. 도시된 공통 패턴을 형성하는 공정은 제1실시예와 동일하므로 그것의 설명은 생략한다.
제7도에 표시된 바와같이 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴은 기본불록(B1)의 중심에 대하여 대칭 배치로 형성되어 있다. 즉, 제1절연층은 게이트 전극 리드부(11 내지 14)와 불순물영역(4,6,7,9)에 대응하는 각 영역에 있는 1콘택트 호울(70 내지 72) 및 불순물 영역(5,8)에 대응하는 각 영역에 있는 2콘택트 호울(73,74)을 포함하며, 제2절연층은 게이트전극 리드부(11 내지 14)에 대응하는 각 영역에 있는 1스루호울(75); 불순물 영역(4,6)중 하나 및 불순물 영역(7,9)중 하나에 대응하는 각 영역에 있는 3스루호울(76 내지 78); 불순물 영역(4,6)중의 다른것과 불순물 영역(,7,9)중 다른것에 대응하는 각 영역에 있는 2스루 호울(79,80); 분리영역(10)에 대응하는 영역에 있는 2스루호울(81,82); 및 각 셀-투-셀 배선채널(BCX1,BCX2)에 대응하는 영역에 있는 4스루호울(83 내지 86)을 포함한다.
또한 제1배선층은 각각이 게이트전극 리드부(11 내지 14)에 대응하는 각 영역에 있는 스루호울에 콘택트 호울을 연기하는 배선(87); 각각이 불순물 영역(4,6)중 하나와 불순물영역(7,9)중 하나에 대응하는 각영역에 있는 대응하는 스루호울에, 각각 불순물 영역(5,8)에 대응하는 각영역에 있는 콘택트 호울을 연결하는 배선(88); 각각이 불순물 영역(4,6)에 대응하는 각영역 사이 및 불순물 영역(7,9)에 대응하는 각영역 사이에 각각 1쌍의 스루 호울을 연결하며, 수직 배선채널(CY1 내지 CY14)중 하나를 따라 뻗어있으며 주로 전원라인으로서 역할을 하는 배선(89); 각각이 배선영역(4,6,7,9)에 대응하는 각영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(90); 각각이 분리영역(10)에 대응하는 영역에 있는 대응하는 스루호울에, 각각 불순물 영역(5,8)에 대응하는 각영역에 콘택트 호울을 연결하는 배선(91); 및 각각이 전원 라인, 즉 배선(89)과 접촉하지 않도록 각 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(92)을 포함한다.
제8a 내지 8d도는 제7도에 표시된 공통 패턴에 기초한 논리회로 또는 게이트를 구성하는 제2배선층 패턴의 각종예를, 기호로 표시된 등가회로도와 함께 표시하였다.
제3실시예는 제1실시예에서와 동일한 장점, 즉 턴어라운드 시간의 단축에 다음 장점을 더한다 : 각 셀-투-셀 배선채널을 따라 구비된 각 배선(92)은 그위에 구비된 각 스루 호울(83 내지 86)을 연속적으로 연결하며, 그결과 그것은 전원라인으로 역할을 하는 배선(89)에 단락되지 않기 때문에 배선(89)은 콘택트 호울을 사용하지 않고 수직방향으로 따라 연속적으로 형성될 수 있다. 따라서 전류가 전원라인(89)을 통해 흐를 때 야기되는 전압강화는 줄이는 것이 가능하다. 이는 회로동작속도를 증가하는데 기여한다.
[제4실시예(제9도 내지 10d도 참조)]
제9도는 제1태양의 제4실시예에 채용된 공통패턴을 표시한다. 본 실시예에서는 소정논리회로 또는 제이트가 제1실시예에서와 같이 기본블록(B1)의 단위로 구성되며 각 기본셀은 3수평 배선 채널(CX1 내지 CX3)과 16수직배선채널(CY1 내지 CY16)로 규정되는 영역위에 형성된다. 기술된 공통패턴을 형성하기 위한 공정은 제1실시예와 동일하며, 따라서 그 설명은 생략되었다.
제9도에 도시된 바와같이, 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴은 기본블록(B1)의 중심에 대해 대칭배열로 형성된다. 즉, 제1절연층은 게이트 전극 리드부(11 내지 14) 및 불순물 영역(4,6,7,9)에 대응하는 각 영역에서의 1콘택트 호울(93 내지 95) 및 불순물 영역(5,8)에 대응하는 각 영역에서의 2콘택트 호울(96,97)을 포함하며, 제2절연층은 게이트 전극 리드부(11 내지 14)에 대응하는 각 영역에서의 1스루호울(98); 불순물 영역(4,6)의 어느하나 및 불순물 영역(7,90의 어느하나에 대응하는 각 영역에서의 3스루호울(99 내지 101); 불순물 영역(4,6)의 다른하나 및 불순물 영역(7,9)에서의 다른하나에 대응하는 각 영역에서의 2스루호울(102,103); 분리영역(10)에 대응하는 영역에서의 2스루호울(104,105); 및 각 셀-투-셀 배선 채널(BCX1 내지 BCX3)에 대응하는 영역에서의 4스루호울(106 내지 109)을 포함한다.
또한 제1배선층은 각각 콘택트호울을 게이트전극 리드부(11)에 대응하는 각 영역에서 스루호울에 접속시킨 배선(110); 각각 상기 불순물 영역(5,8)에 대응하는 각 영역의 콘택트 호울을 불순물 영역(4,6)의 어느 하나 및 불순물 영역(7,9)의 어느 하나에 대응하는 각 영역의 대응 스루호울에 각각 접속시키는 배선(111); 각각 한쌍의 스루호울들을 불순물영역(4,6)에 대응하는 각 영역사이, 불순물영역(7,9)에 대응하는 각 영역사이에서 접속시키며, 수직 배선 채널(CY1 내지 CY16)의 어느 하나를 따라 연장되며, 주로 전원라인으로써의 기능을 하는 배선(112); 각각 콘택트 호울을 불순물 영역(4,6,7,9)에 대응하는 각 영역에서 스루 호울에 접속시키는 배선(113,114); 각각 불순물 영역(5,8)에 대응하는 각 영역의 콘택트 호울을 분리영역(10)에 대응하는 영역의 대응 스루호울에 접속시키는 배선(115); 및 전원라인, 즉 배선(112)과 접촉하지 않도록 셀-투-셀 배선 채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 접속시키는 배선(116)을 포함한다.
제10a 내지 10d도는 제9도에 도시된 공통 패턴에 근거한 논리회로 혹은 게이트를 구성하는 제2배선층패턴의 여러예 및 기호로 도시된 등가회로도를 도시한 것이다.
제4실시예는 제1실시예와 동일한 잇점, 즉 턴어라운드 시간의 감축 및 다음의 잇점을 갖는다.
수직 배선 채널수가 제3실시예와 비교할 때 16(CY1 내지 CY16)으로 증가되므로, 셀-투-셀 배선채널에 구비된 스루호울(107)의 위치는 기본셀에 구비된 스루호울(101)의 위치로부터 배선 채널사이의 공간에 대응하는 거리만큼 이동될 수 있다. 따라서, 1기본셀, 즉 제10d도에 도시된 바와같이 기본블록의 영역의 절반에 한쌍에 직렬접속된 전송게이트를 형성하는 것이 가능하다.
이것은 패턴 형성영역의 감축에 공헌한다. 특히, 구성소자로써 예를들면 플립플롭회로, 카운터 회로등과 같이 2직렬접속된 전송게이트를 포함하는 회로가 형성될 때, 본실시예는 회로의 고집적도를 실현하는 것이 가능하다는 점에서 이익이있다.
[제5실시예(제11도 내지 제12d도 참조)]
제11도는 제1태양에 따른 제5실시예에 사용된 공통패턴을 도시한 것이다.
본 실시예에서, 주어진 논리회로 혹은 게이트는 제1실시예에서 처럼 기본블록(B1)의 단위로써 구성되며, 각 기본셀은 3수평 배선채널(CX1 내지 CX3) 및 14수직 배선채널(CY1 내지 CY14)에 의해 정의된 영역상에 형성된다. 도시된 공통패턴을 형성하기 위한 공정은 제1실시예와 동일하므로 설명은 생략된다.
제11도에 도시된 바와 같이, 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴이 기본블록(B1)의 중심에 대해 대칭 배열 형성된다. 즉, 제1절연층은 게이트 전극 리드부(11 내지 14) 및 불순물 영역(4 내지 9)에 대응하는 각 영역의 1콘택트 호울(117 내지 120)을 포함하며, 제2절연층은 게이트 전극 리드부(11 내지 14) 및 불순물 영역(5,8)에 대응하는 각 영역에서의 1스루호울(121); 불순물 영역(4,6,7,9)에 대응하는 각 영역에서의 2스루 호울(122 내지 125); 분리 영역(10)에 대응하는 영역의 2스루호울(126,127); 및 각 셀-투-셀 배선 채널(BCX1 내지 BCX3)에 대응하는 영역의 4스루 호울(128 내지 131)을 포함한다.
또한, 제1배선층은 각각 게이트 전극 리드부(11 내지 14)에 대응하는 각 영역에서 콘택트 호울을 스루호울에 접속시키는 배선(132); 각각 한쌍의 스루호울을 불순물 영역(4,6)에 대응하는 각 영역사이, 불순물 영역(7,9)에 대응하는 각 영역 사이에서 접속시켜서, 수직 배선 채널(CY1 내지 CY14)의 어느 하나를 연장되며, 주로 전원라인의 기능을 하는 배선(133); 각각 불순물 영역(4,6,7,9)에 대응하는 각 영역에서 콘택트 호울을 스루호울에 접속시키는 배선(134,135); 각각 불순물 영역(5,8)에 대응하는 각 영역의 콘택트 호울을 분리영역(10)에 대응하는 영역의 대응 스루호울에 접속시키는 배선(136); 및 각각 전원라인, 즉 배선(133)과 접촉하지 않도록 각 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 접속시키는 배선(137)을 포함한다.
제12a 내지 12d도는 제11도에 도시된 공통패턴에 근거한 논리 회로나 게이트를 구성하는 제2배선츨 패턴의 여러예 및 기호로 도시된 등가회로도를 도시한 것이다.
제5실시예는 제1실시예와 동일한 잇점, 즉 턴어라운드 시간의 단축 및 다음 잇점을 갖는다.
본 실시예에 따르면, 제4실시예(제10d도 참조)에서 처럼 제12d도에 도시된 1기본셀에 2직렬 접속된 전송게이트를 형성하는 것이 가능하다. 이 경우에, 수직 배선 채널의 수가 제4실시예와 비교할 때 14(CY1 내지 CY14)로 감소되므로 회로의 고집적화가 가능하다.
[제6실시예(제13 내지 제14d도 참조)]
제13도는 제1태양에 따른 제6실시예에서 사용된 공통패턴을 도시한 것이다.
본 실시예에서, 주어진 논리회로나 게이트는 단일 기본셀로 구성된 기본블록(B2)이 단위로써 구성되며, 각 기본셀은 3수평 배선 채널(CX1 내지 CX3) 및 14수직 배선 채널(CY1 내지 CY14)에 의해 정의된 영역에 형성된다. 도시된 공통패턴의 형성공정은 제1실시예와 같으며 따라서 그 설명은 생략된다.
제13도에 도시된 바와 같이, 콘택트 호울, 제1배선층(배선) 및 스루호울의 각 패턴은 기본셀의 중심에 대해 대칭배열 형성된다. 즉, 제1절연층은 게이트 전극 리드부(11 내지 14) 및 불순물영역(4 내지 9)에 대응하는 각 영역에서 1콘택트 호울(138 내지 141)을 포함하며, 제2절연층은 게이트전극 리드부(11 내지 14)에 대응하는 각 영역의 1스루호룰(142); 불순물 영역(4 내지 9)에 대응하는 각 영역의 2스루로울(143 내지146); 셀-투-셀 배선 채널(BCX)에 대응하는 영역에서의 4스루호울(147 내지 150)을 포함한다.
또한, 제1배선층은 각각 게이트 전극 리드부(11 내지 14)에 대응하는 각 영역에서 콘택트 호울을 스루호울에 접속시키는 배선(151); 각각 한쌍의 스루호울을 불순물 영역(4,6)에 대응하는 각 영역사이, 불순물 영역(7,9)에 대응하는 각 영역 사이에서 접속시키며, 수직 배선 채널(CY1 내지 CY14)의 어느 하나를 따라 연장하며, 주로 전원라인의 기능을 하는 배선(152); 불순물 영역(4 내지 9)에 대응하는 각 영역에서 콘택트 호울을 스루호울에 접속시키는 배선(153 내지 155); 불순물 영역(5)에 대응하는 영역의 스루호울을 불순물 영역(8)에 대응하는 영역의 대응 스루호울에 접속시키는 1배선(156) 및 각각 전원라인, 즉 배선(152)와 접촉하지 않도록 셀-투-셀 배선 채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 접속시키는 배선(157)을 포함한다.
제14a 내지 14d도는 제13도에 도시된 공통패턴에 근거한 논리회로나 게이트를 구성하는 제2배선층 패턴의 여러예 및 기호로 도시된 등가회로도를 도시한 것이다.
제6실시예에는 제1실시예와 동일한 잇접, 즉 턴어라운드 시간의 단축 및 다음 잇점을 갖는다.
제1 및 제5실시예를 참고하면, 논리회로형성 기본블록은 한쌍의 기본셀에 의해 구성되므로, 논리회로는 한쌍의 기본 셀 중 어느 하나를 이용하여 형성되며 다른 하나는 사용되지 않아서 무익하게 되는 불잇점이 발생된다.
본 실시예에 따르면, 기본셀의 어느 하나가 주어지 논리회로 형성에 사용될지라도, 기본셀의 다른 하나가 무익하게 되는 것을 방지할 수 있는, 그 이유는 기본블록이 단일 기본셀에 의해 구성되며, 제1배선층(배선)이 기본 블록의 중심에 대하여 대칭 형성되어 있기 때문이다. 따라서, 기본셀의 사용효율을 증가시키며 회로 집적도를 향상시킬 수 있다.
기본기능을 갖춘 논리회로나 게이트만이 제3내지 제14d도에 도시되지만, 제2배선층 패턴만을 적절하게 변경시킴에 의하여 기타 실시예 및 변경예가 가능함이 당분야의 기술자에게는 명백하다.
다음, 본 발명이 제2태양에 따른 바람직한 실시예가 제15a 내지 34도를 참고하여 설명될 것이다.
제15a 내지 15C도는 제1도에 도시된 마스터칩의 주요부의 구성을 도시한 것이다.
제15a 내지 15C도에서, 부재번호(220a,220b)는 CMOS구성의 트랜지스터를 나타내며, 각각 제2도에 도시된 p채널 트랜지스터(Qp) 및 n채널 트랜지스터(Qn)에 대응한다. 따라서, 각 기본실(204,205)은 2쌍의 CMOS 트랜지스터(220a,220b)로 구성된다.
부재번호(203)는 셀-투-셀 배선영역을 나타내며, 이것은 X방향을 따라 위치된 인접 기본셀(204,205)사이에서 Y방향을 따라 연장된다.
셀-투-셀 배선영역(230)의 일부는 배선 채널 영역(208)(제1도 참조)에 포함된다.
부재번호(240)는 바이패스 배선영역을 나타내며, 이것은 Y방향을 따라 위치되고 x방향을 따라 연장하는 인접 기본셀(204)(205)사이에 형성된다.
즉, 바이패스 배선영역(240) 및 기본셀(204)(205)은 Y방향을 따라 교대로 배치된다. 부재번호(250)는 단부 배선 영역을 나타내며, 이것은 기본 셀 어레이(206)의 단부에 형성되며 Y방향을 따라 뻗어 있다.
즉, 한쌍의 단부 배선 영역(250)은 1기본 셀 어레이(206)에 대해 형성된다.
셀-투-셀 배선 영역(230), 바이패스 배선영역(240) 및 단부 배선 영역(250)은 각각 소정길이의 다수의 배선을 포함하며 각 영역 사이의 배선 접속은 실행되지 않는다.
셀-투-셀 배선영역(230)은 단배선영역(230a) 장배선영역(230b)으로 구성된다.
단배선영역(230a)은 X방향으로 연장된 다수의 단배선을 포함하며, 이것은 X방향을 따라 위치되고, Y방향에서 소정의 공간에 배치된 인접 기본셀(204,205) 사이의 영역에서 X방향을 따라 다수의 부분으로 나뉘어 진다.
장배선 영역(230b)는 다수의 장배선을 포함하며, 이것은 X방향을 따라 위치된 인접 바이패스 배선 영역(240) 사이의 영역에서 X방향을 따라 연속 연장된다.
장배선 영역(230b)에서의 배선의 수는 바이패스 배선 영역(240)과 동일하다.
장배선의 각각은 그 단부가 바이패스 배선 영역(240)의 각 배선과 면하고 기본셀(204,205)의 단부로부터 안으로 뻗어 있도록 형성된다.
배선 채널 영역(208)은 X방향으로 따라 연장된 소정길이의 다수의 배선(208a)을 포함하며, 그것들은 X방향을 따라 다수의 부분으로 분할되며 Y방향에서 소정 공간으로 배치된다. 배선 채널 영역(208)은 셀-투-셀 배선 영역(230)보다 넓게 되도록(본 실시예에서는, 2배 혹은 그 이상) 형성된다. 배선영역(208a)에 구비된 각 콘택트 호울간의 거리는 제2배선층에 형성된 1수직 배선이 통과할 수 있도록 선택된다.
제16a 및 16b도는 제15b도에 도시된 각 I/O셀(207)의 장착패턴을 도시한 것이다.
제16a도에 도시된 바와 같이, 대충 분류하면 I/O셀(207)은 MOS트랜지스터용 3확산 영역을 포함한다.
이들 확산 영역은 다음 구성소자 예를들면 I/O셀(207)은 MOS트랜지스터(TN1 내지 TP6); 예를들면 출력버퍼용 p채널 MOS트랜지스터(TP1 내지 TP6); 출력 풀-업 저항의 기능을 하는 p채널 MOS트랜지스터(TPU); 및 입력 풀-다운 저항의 기능을 하는 n채널 MOS트랜지스터(TPD)에 의해 구성된다. 각 트랜지스터는 제16B동에 도시된 바와 같이, 게이트(G) 및 소소스/드레인(S/D)에 의해 구성된다.
각 트랜지스터의 게이트 및 소오스/드레인은 콘택트 호울(NA)을 통하여 제1배선층(배선)(LA)에 접속되며, 제1배선층(배선(LA)은 스루호울(NB)을 경우하여 제2배선층(배선(LB)에 접속된다. 제2배선층(배선(LB)은 기본셀 영역 형성 공정과 상이한 다른 공정으로 유저의 사양에 따라서 커스팀 패턴 마스크를 사용하여 형성된다.
또한, 부재번호(PAD)는 결합패드를; 부재번호(Vcc)는 전원 라인을; GND는 접지라인을; IN은 입력버퍼 내부단자를; CI는 클록 버퍼 내부단자를;OP는 p채널 MOS트랜지스터용 출력버퍼 내부단자를; ON은 n채널 MOS트랜지스터용 출력 내부 단자를 나타낸다. 각 소자간의 접속 관계는 제16a도에서 명백하므로, 그 설명은 생략된다.
제17도는 제16a도의 트랜지스터 확산 영역(TN1 내지 TN6, TP1 내지 TP6, TPU 및 TPD)을 기호로 보여주는 등가회로이다. 또한 제18도는 프로그램 포인트와 더불어 제16a도에 도시된 패턴의 등가회로를 도시한 것이다.
프로그램 포인트의 각각은 점선으로 도시된 블록 PP로 보여지며, 주어진 회로의 요구되는 조건에 따라서 배선간의 접속이 제2배선층에서 행해지는 영역에 대응한다. 또한 도트 대시라인에 의해 둘러싸여진 부분은 입력 보호 회로를 나타낸다.
다음, 본 발명의 제2태양에 따른 마스터 슬라이스 타입 LSI 장치에 있어서 I/O셀의 여러 적용이 제19도 내지 제34도를 참고하여 설명될 것이다.
제19도는 제1응용으로써 입력 버퍼 회로의 패턴도이며, 제20도는 등가회로이다.
커스텀 패턴 마스크에 의해 형성되는 접속부(프로그램 포인트)는 제19도의 사선부분 및 제20도의 두꺼운 굵은 선에 의해 나타내어진다. 접속부(프로그램 포인트)의 표시법은 이후 서술되는 기타 응용과 공통이다.
제19도 및 제20도에서, 패드(PAD)를 통한 신호입력은 단자(IN)에 직접 출력된다. 또한 각각 OFF상태인 p채널 MOS트랜지스터(TP1 내지 TP6) 및 각각 OFF상태인 n채널 MOS트랜지스터가 서로 접속된다. 따라서, 대응하는 쌍의 p채널 및 n채널 MOS트랜지스터의 소오스와 드레인간의 PN접합은 기생다이오드를 구성하며 이것은 정전기에 대한 보호회로의 기능을 한다.
제21도는 제2응용으로써 풀업저항을 갖춘 입력 버퍼회로의 패턴도이며, 제22도는 등가회로이다. 제23도는 제3응용으로써 풀다운 저항을 갖춘 입력 버퍼회로의 제3응용으로써 풀 다운 저항을 갖는 입력 버퍼회로의 제3응용으로써 풀다운 저항을 갖는 입력 버퍼회로의 패턴도이며, 제24도는 등기회로이다. 제21,22도에서 MOS트랜지스터(TPU)는 정상적으로 ON상태가 되도록 접수되어 풀다운 저항으로써 사용된다. 동일한 방식으로, 제23, 24도에서의 MOS트랜지스터(TPD)는 정상적으로 ON상태가 되도록 접속되어 풀다운 저항으로써 사용된다. 풀업저항 및 풀다운 저항의 각 저항값은 가 트랜지스터의 크기에 따라서 적절하게 선택된다.
제25도는 제4응용으로써 출력버퍼회로의 패턴도이며 제26도는 등가회로를 도시한 것이다.
제25도 및 제26도에서, 내부셀로부터의 출력신호는 단자(OP 및 ON)를 통하여 공급된다. 출력신호를 수신하는 P채널 및 n채널 MOS트랜지스러(TP1 내지 TP6 TN1 내지TN6)을 OFF상태로하여서 소망하는 구동력을 얻을 수 있다.
제27도는 제5응용으로써 양방향 버퍼회로의 패턴도이며, 제28도는 등가회로이다.
기술된 양방향 버퍼회로는 제19,20도에 도시된 입력버퍼회로와 제25,26도에 도시된 출력버퍼회로의 조합이다. 또한, 플럽저항 혹인 풀다운 저항에는 필요하다면 양방향 버퍼회로가 구비될 수 있다.
제29도는 제6응용으로써 클록 버퍼 회로의 패턴도이며, 제30도는 등가회로이다.
제29도 및 30도에서, 내부셀로부터의 출력신호는 단자(OP,ON)를 통하여 공급되며, 클록신호는 단자(CI)를 통하여 내부셀에 공급된다. 클록 버퍼 회로는 과부하의 내부셀을 구동하므로, 그 스케일 혹은 크기는 반드시 크게 된다. 결과적으로, 내부셀에 의하여 클록 버퍼 회로를 구성하는 것은 어렵다. 이와는 반대로, 본 실시예에 따른 클록 버퍼 회로는 칩상의 주위에 구비된 I/O셀에 의해 구성되므로, 칩의 크기의 증가를 방지할 수 있다.
제31도는 제7응용으로써 전압공급회로의 패턴도이며 제32도는 등가회로이다. 또한, 제33도는 제8응용으로써 접지전압 공급회로의 패턴도이며 제34도는 등가회로이다.
다음, 마스터 슬라이스 타입 LSI장치를 설계하는 장치의 구성은 제35도를 참고하여 설명될 것이다.
기술된 설계 장치(400)는 기초 마스크 패턴 메모리 수단(401), 배선 마스크 패턴 메모리 수단(402) 및 패턴 합성수단(403)으로 구성된다.
기초 마스크 패턴 메모리 수단(401)은 2종류의 기초 마스크 패턴 정보를 기억한다.
하나는 기본셀 영역의 구성소자간에 요구되는 접속을 형성하기 위해 필요한 4종의 마스크패턴, 즉 콘택트 호울(NA), 제1배선층(비선(LA), 스프로울(NB) 및 제2배선층(배선)(LB)으로 구성되는 제1기초 마스크 패턴 정보이다.
다른 하나는 마스터 칩상에 구비되는 I/O회로의 구성소자간에 요구되는 접속을 형성하기 위해 필요한 4종의 마스크 패턴, 즉 콘택트 호울(NA), 제1배선층(배선)(LA), 스루호울(NB) 및 제2배선층(배선)(LB)으로 구성되는 제2기초 마스크 패턴 정보이다.
또한, 배선 마스크 패턴 메모리 수단(402)은 2종의 배선 마스크 패턴 정보를 기억한다.
하나는 기초 마스크 패턴상에 결합되기 위한 1배선층에 대한 제1다수의 배선 마스크 패턴이며, 다른 하나는 접속부를 구성하기 위하여 I/O회로의 종류에 따라서 프로그램 포인트에 1배선층을 형성하는데 필요한 제2다수의 배선 마스크 패턴이다.
I/O회로는 제19 내지 34도에 도시된 바와 같이 입력 버퍼회로, 출력버퍼회로, 양방향 버퍼회로, 전압공급회도등에 대응한다.
LSI에서 내부회로(기본셀)의 마스크 패턴은 기초 마스크 패턴 메모리 수단(401)에 기억된 제1기초 마스크 패턴정보 및 배선 마스크 패턴 메모리 수단에 기억된 제1배선 마스크 패턴 정보에 근거하여 발행된다.
한편, LSI에서 I/O회로의 마스크 패턴은 제2기초 마스크 패턴 정보 및 제2배선 마스크 패턴 정보에 근거하여 발생된다. 즉, 본 발명의 제2태양에 따라서, I/O회로의 종류에 대응하는 제2기초 마스크 패턴 정보 및 제2배선 마스크 패턴 정보는 패턴 합성 수단(403)에 의해 판독되며, 여기서 양 패턴정보군은 I/O회로의 마스크패턴을 발생하기 위해 합성된다. 따라서, I/O회로의 마스크 패턴의 설계는 용이해질 수 있으며 따라서 종래의 설계 장치에 비하여 설계에 필요한 시간을 크게 줄일 수 있다.
다음, 마스터 슬라이스 타입 LSI장치 생산 방법이 제36a 내지 36C도를 참고하여 설명될 것이다. 대충 분류하면 마스터 슬라이스 타입 LSI장치 생산방법은 I/O셀 영역(202)과 더불어 기본셀영역(201)을 형성하는 단계와 셀 영역에 커스텀 마스크를 사용하여 배선 패턴을 형성하는 단계를 포함한다.
제36a도에 도시된 바와 같이, 기본 셀 영역 및 I/O셀 영역은 산화 실리콘으로 구성되고 반도체 기판(300)에 콘택트 호울(NA)(도시되지 않음)을 포함하는 절연층(301)을 형성하고; 그 위에 알루미늄(A1)증발에 의하여 제1배선층(LA)을 형성하고; 그 위에 산화실리콘으로 구성된 절연층(302)을 형성하고; 절연층(302)에 스루호울(NB)을 형성하여 그것들이 제1배선층(LA)과 접촉하게 하며, 또한 그 위에 전도층(303)을 형성하여 생성된다.
다음, 마스크 패턴(T/O회로의 마스크패턴(404)포함)은 유저의 사양에 따라서 설계 장치(400)(제35도)에 의해 설계되며, 그 다음에 소망 배선 패터닝이 설계된 마스크 패턴(제36b도 참조)을 사용하여 에칭 공정에 의하여 전도층(303)에서 행하여진다.
상기 단계의 결과로써, 바라는 제2배선층(LB)이 제36C도에 도시되어 있는 것처럼, 형성되며, 유저의 사양에 따른 마스터 슬라이스 타입 LSI장치가 생산될 수 있다.
전술한 것처럼, 제2배선층의 마스크 패턴만을 적절하게 설계함에 의하여 용이하게 또한 단시간에 바라는 마스터 슬라이스 타입장치를 제조할 수 있다.
특히, 1커스텀 마스크 방법은 I/O셀 영역에 적용되므로 장치의 턴어라운드 시간을 크게 단축시킬 수 있다. 또한 전도층은 마스터칩을 형성함에 있어서 전체 절연층상에 형성되므로, 배선 페터닝의 후속 공정은 생략될 수 있다. 이것은 LSI장치의 제조공정을 단순화시키며, 따라서 턴어라운드 시간의 단축에 공헌한다.
다음, 본 발명의 제3태양에 따른 바람직한 실시예가 제37a 내지 41도 및 제15a 내지 15C도를 참고하여 설명될 것이다.
제3태양에 따른 바람직한 실시예의 이해를 돕기 위하여 종래 기술의 문제점이 제37a 내지 37C도를 참고하여 설명될 것이다.
제37a 내지 37C도는 기본셀(204)(205), 등가회로 및 그 부분 구조를 각각 도시한 것이다.
제37a도에서, 기본셀은 사선 부분에 의해 나타내어진다.
제37a도에서, 기판(SUV)에 형성된 MOS트랜지스터의 확산층(501)은 절연층(502)에 형성된 콘택트 호울(503)을 경유하여 제1배선층(508)에 접속된다. 제1배선층(508)은 절연층(505)에 의해 절연되며, 그것은 소정 위치에 스루호울(506)을 포함한다. 한편, 제37a도에서, 기본 셀 외측에 형성된 스루호울(506)(스루호울(506a)제외)은 기본 셀의 내측에 형성된 MOS트랜지스터의 확산층(501)에 접속된 제1배선층(배선)(508)에 접속될 수 없음이 명백하다.
따라서, 제2배선층이 스루호울(506)에 형성될지라도 제1배선층(508)에 쇼트회로되지 않는다.
결과적으로, 기본 셀 내측에 형성된 스루호울(506) 및 기본 셀 외측에 형성된 상기 스루호울(506a)은 배선 차단 패턴을 구성하며, 여기서 그들간이 접속이 불필요하다.
따라서, 1커스텀 마스크 방법을 사용하여 1층의 배선패턴을 형성함에 있어서, 배선 차단 패턴을 바이패스하는 배선 패턴이 사용될 필요가 있다. 종래에는, 1커스텀 마스크 방법에 따라 기본셀 영역에 1층 배선을 형성함에 있어서, 바이패스 배선영역(240)(제15a도 참조)과 같은 기타 영역은 배선 차단 패턴을 바이패스 하기 위하여 사용되었다.
이것은 종래 기술의 설계장치에서는 기본셀 영역에 비사용된 영역을 이용하기가 곤란하고, 공정의 효율 및 속도에서 배선 차단 패턴을 바이패스하기 위하여 배선 패턴을 설계하기가 곤란하기 때문이다.
그러나, 1층 배선이 개인용 바이패스 사용을 위한 영역을 사용하며 형성되는 것에서는 그러한 개인용 바이패스 영역은 기본셀 사이에서 보장되지 않아야 한다.
따라서, 다수의 기본셀이 밀도있게 배치된 기본 셀 어레이를 형성하기가 곤란하다.
한편, 이중 열 구조의 기본셀 어레이를 실현하기 위하여 바이패스 개인용 영역으로서 한층(제3배선층에 대응)의 다른 배선 패턴을 형성할 필요가 있게 된다. 결과적으로, 일 커스텀 마스크 방법이 이용될 수 없는 문제점이 발생된다.
또한, 이중열구조의 기본 셀 어레이의 각 측 사이에서 접속이 행해지는 경우에, 배선은 바이패스 개인용 영역을 경유하여 형성되어야 한다. 따라서, 배선이 불필요하게 길어지며 저항이 증가되는 다른 문제가 발생된다.
제38도는 제15도에 도시된 기본셀의 상세한 배치의 패턴도이며, 제39도는 제38도에 도시된 바이패스 배선영역(240)에서의 접속예를 도시한 것이다.
제38 및 39도에서, 각 기본셀(204,205)에 형성된 MOS트랜지스터의 확산층은 콘택트 호울(503)을 경유하며 제1배선층(배선)(508)에 접속된다. 제1배선층(배선(508)은 스루 호울(506)을 통하여 일 커스텀 마스크 방법에 따라 형성된 제2배선층(배선)(507)에 접속된다.
제40a 내지 40H도는 제37a도에 도시된 기본셀(204,205)의 패턴에 대응하는 배선셀의 여러 패턴을 도시한 것이다.
제37a 내지 37C도를 참고하여 설명된 바와 같이, 기본 셀 내측에 혀엉된 스르호울(506) 및 기본셀 외측에 형성된 스루호울(506a)은 배선 차단 패턴을 구성하며 여기서 그들간의 접속을 불필요하다.
이러한 관점에서, 제40a 내지 40H도에 도시된 배선셀(510a 내지 510h)의 각 패턴은 배선차단패턴을 바이패스하기 위하여 형성된다.
제40a도에 도시된 배선셀(510a)은 기본셀(204)(205)의 좌측단에 구비된 스루호울(506b)을 외측단에 구비된 다른 스루호울(506b)에 접속시키기 위해 사용된다. 제40b도에 도시된 배선셀(510b)은 기본셀(204)(205)의 좌 및 우단에 구비된 각 스루호울(506b)을 그 상측에 구비된 제1배선층(배선)에 접속시키기 위하여 또한 상측에 구비된 제1배선층(배선)을 하측에 구비된 제1배선층(배선)에 접속시키기 위해 사용된다.
제40c도에 도시된 배선셀(510c)는 상측에 구비된 제1배선층(배선)을 하측에 구비된 제1배선층(배선)에 접속시키기 위해 사용된다.
제40d도에 도시된 배선셀(510d)좌단에 구비된 스루호울(506b)을 하단에 구비된 제1배선층(배선)에 접속시키고, 우단에 구비된 스루호울(506b)을 상단에 구비된 제1배선층(배선)에 접속시키고 또한 상측에 구비된 제1배선층(배선)을 하측에 구비된 제1배선층(배선)에 접속시키기 위하여 사용된다.
또한, 제40e 내지 40h도에 도시된 배선셀(510e 내지 510h)은 각각 배선셀(510a 내지 510d)의 기본 패턴을 포함한다. 배선셀로서 사용하기 위하여 기본 패턴에 대한 중심점, X축 및 Y축에 대해 대칭 설계를 적용하고 바라는 패턴을 오버래핑 함에 의하여, 준비되는 패턴수가 감소할 것이다.
제41도는 기본셀 영역에서 제40a 내지 40H도에 도시된 각 배선셀을 사용한 예의 배선 패턴을 보여준다.
제41도에서, 제2배선층(배선)(507)은 일 커스텀 마스크 방법에 따라 형성되며 배선셀(510a 내지 510h)의 적당한 조합에 의하여 구성된다. 즉, 점(A-A')사이의 패턴은 2배선셀(501a)의 조합이며, 점(B-B')사이의 패턴은 좌로부터 X축에 대한 배선셀(510f)에 대칭인 셀, 배선셀(510g), Y축에 대한 배선셀(510f)에 대칭인 셀, 및 배선셀(510a)의 조합이다.
다음, 본 발명의 제3태양에 대한 기본셀영역의 배선 설계 방법은 제35도를 참고하여 설명될 것이다.
제3태양에서 사용된 설계장치(400)는 베선셀 마스트 패턴 메모리 수단(402a)이 바스크 패턴 메모리 수단(402)대신에 구비되었으며, 기본 셀 영역의 마스크 패턴(404a)이 I/O셀 영역의 마스크 패턴(404) 대신 생성되었다는 점에서 제2태양에서 사용된 것과 다르다.
다른 구성 및 동작은 제2태양과 동일하며 그 설명은 생략된다.
배선셀 마스크 패턴 메모리 수단(402a)은 제40a 내지 40H도에 도시된 배선셀(510a 내지 510h)의 각 패턴에 대한 다수의 배선셀 마스크 패턴 정보를 기억한다.
기초 마스크 패턴 메모리수단(401)이 제39도에 도시된 기본 셀 어레이(206)에 대한 기초 마스크 패턴 정보를 기억한다고 가정하자.
점(A-A')과 점(B-B')사이의 각 접속을 명령하는 명령이 설계장치(400)에 입력될 때, 패턴 합성수단(403)은 배선 셀 마스크 패턴 메모리 수단(402a)에 기억된 다수의 배선 셀 마스크 패턴 정보중으로부터 배선 차단 패턴을 바이패스시키기 위하여 최단길이를 갖는 배선 셀 마스크 패턴 정보를 판독한다.
판독 배선 셀 마스크 패턴 정보는 패턴 합성 수단(403)에 의해 기초 마스크 패턴 정보와 결합되며, 그것은 기본 셀 어레이(영역)의 배선 마스크 패턴(404)을 발생시킨다.
따라서, 기본 셀 영역의 배선 마스크 패턴의 설계는 용이하게 될 수 있으며 따라서 설계에 요구되는 시간을 크게 단축시킬 수 있다.
따라서, 일 커스템 마스크 방법을 사용하여 기본셀 영역에 배선을 형성할 수 있으며 따라서 마스터 슬라이스 타입 LSI장치의 제조에 필요한 시간을 크게 줄일 수 있다.
또한, 형성될 배선의 길이가 최소길이로 국한되므로, 배선저항에 감소될 수 있다.
본 발명의 제3태양에 대한 마스크 슬라이드 타입 LSI장치제조방법은 제2태양과 동일하며, 따라서 그 설명은 생략된다. 전술한 바와 같이, 바이패스 배선 영역을 포함한 제2배선층의 마스크 패턴만을 적절하게 설계함에 의하여 용이하게 또한 단시간에 소망의 마스터 슬라이스 타입 LSI장치를 제조할 수 있다.
특히, 일 커스텀 마스크 방법이 기본 셀 영역에 적용되므로, 장치의 턴어라운드 시간을 크게 단축시킬 수 있다. 또한, 기본셀 영역의 비사용된 영역은 일 커스텀 마스크 방법에 의해 효과적으로 이용되므로, 바이패스 배선영역에서의 배선 효율을 높일 수 있다.
본 발명이 여러 실시예에 의하여 기재 및 기술되었지만 본 발명의 취지 혹은 주요특징을 벗어나지 않으면 기타 실시예 및 변경들이 가능함이 당분야의 전문가에게는 명백하다.
Claims (26)
- 그 위에 배치되는 다수의 기본셀(1,204,205)을 포함하며, 각각이 제1방향(Y) 및 상기 제1방향에 수직인 제2방향(X)을 따라 뻗어있는 다수의 배선 채널을 구비하며 그리고; 상기 제2방향에 평행하게 뻗어 있는 1쌍의 전극(2,3); 상기 전극의 중앙부에 대응하는 영역에 형성되는 분리영역(10); 상기 제1방향에 대해 상기 분리영역의 일측위에 형성되며, 각각 상기 제2방향에 대해 상기 전극의 일측, 그것의 다른측 및 그들 사이에 형성되는 제1,제2 및 제3영역(4,5,6)을 구비하는 p형 불순물영역; 상기 분리영역의 다른 측 위에 형성되며 각각 상기 제2방향에 대해 상기 전극의 일측, 그것의 다른측 및 그들 사이에 형성되는 제4,제5 및 제6영역(7,9,8)을 구비하는 N형 불순물 영역; 및 상기 1쌍 전극의 일부분에 의해 형성되며, 그것의 각 단부에 형성되는 4리두부(11 내지 14)와 그것의 각 중앙부에 형성되는 2리드부(15,16)을 구비하는 6리드부,를 포함하는 마스터 칩(203); 상기 마스터칩 위에 형성되며, 상기 배선채널 위에 위치되고 상기 4단부 리드부와 상기 p형 및 n형 불순물 영역에 전기적으로 접속되는 콘택트 호울을 구비하는 제1절연층; 상기 제1절연층 위에 형성되며, 상기 배선채널에 따라 형성되고 상기 콘택트 호울에 전기적으로 연결되는 고정배선을 포함하는 제1배선층; 상기 제1배선층 위에 형성되며, 상기 배선채널 위에 위치되고 상기 고정 배선에 전기적으로 연결되는 스루호울을 구비되는 제2절연층; 및 상기 제2절연층 위에 형성되며, 소정회로의 요구조건에 따라 상기 배선채널을 따라 프로그램되고 상기 스루호울에 전기적으로 연결되는 배선을 구비하는 제2배선층으로 구성되는 것을 특징으로 하는 반도체 집적회로장.
- 제1항에 있어서, 상기 제1방향을 따라 평행하게 배치된 1쌍의 기본셀은 상기 소정회로가 형성되는 기본블록(B1)을 구성하는 것을 특징으로 하는 반도체 집적회로장치.
- 제2항에 있어서, 상기 기본셀 각각은 그들 사이에 일정 간격을 두고 상기 제2방향을 따라 평행하게 뻗어 있는 적어도 3배선 채널(CX1 내지 CX3)과 그들 사이에 일정간격을 두고 상기 제1방향을 따라 평행하게 뻗어 있는 14배선 채널(CY1 내지 CY14)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제2항에 있어서, 상기 기본셀 각각은 그들 사이에 일정 간격은 두고 상기 제2방향을 따라 평행하게 뻗어 있는 적어도 3배선 채널(CX1 내지 CX3)과 그들 사이에 일정 간격을 두고 상기 제1방향을 따라 평행하게 뻗어 있는 16배선 채널(CY1 내지 CY16)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제3항에 있어서, 더욱이 상기 제1방향을 따라 배치된 인접한 기본셀 사이에 있는 영역에 상기 제2방향을 따라 뻗어 있는 적어도 하나의 셀-투-셀 배선채널(BCX1 내지 BCX3)을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제4항에 있어서, 더욱이 상기 제1방향을 따라 배치된 인접한 기본셀 사이에 있는 영역에 상기 제2방향을 따라 뻗어 있는 적어도 하나의 셀-투-셀 배선채널(BCX1 내지 BCX3)을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제3항에 있어서, 상기 제1절연층은 상기 4단부 리드부와 상기 제1내지 제6불순물영역에 대응하는 각 영역에 있는 적어도 하나의 콘택트호울(17 내지 26)을 포함하며, 상기 제2절연층은 : 상기 4단부 리드부에 대응하는 각 영역에 있는 적어도 하나의 스루 호울(27 내지 30); 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 적어도 3스루 호울(31 내지 33); 및 상기 분리영역에 대응하는 영역에 있는 적어도 4스루 호울(34 내지 37)을 포함하며; 그리고 상기 제1배선층은; 각각이 상기 4단부 리드부에 대응하는 각 영역에 있는 스루 호울에 콘택트 호울을 연결하는 배선(38); 각각이 상기 제1 및 제2불순물 영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물영역에 대응하는 각 영역 사이에 있는 1쌍의 스루 호울을 각각 연결하는 배선(39); 각각이 상기 제1 및 제2불순물 영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물 영역에 대응하는 각 영역 사이에 있는 다른쌍의 스루호울을 각각 연결하며, 상기 14배선 채널중 하나를 따라 뻗어 있고 주로 전원라인으로 역할을 하는 배선(40); 각각이 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(41); 각각이 상기 분리 영역에 대응하는 영역에 있는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(42); 및 각각이 다른 기본셀에 포함하는 분리영역에 대응하는 각 영역에 구비된 대응하는 스루호울에, 상기 분리영역에 대응하는 영역에 있는 다른 스루호울을 연결하는 배선(43)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제5항에 있어서, 상기 제1절연층은 상기 4단부 리드부와 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 적어도 하나의 콘택트호울(44 내지 49)과 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 적어도 2콘택트호울(50,51)을 포함하며; 상기 제2절연층은; 상기 4단부 리드부에 대응하는 각 영역에 있는 적어도 하나의 스루호울(52,53); 상기 제1 및 제2불순물 영역중 하나와 상기 제4 및 제5불순물 영역중에 하나에 대응하는 각 영역에 있는 적어 도 3스루호울(54 내지 56); 상기 제1 및 제2 불순물 영역의 다른것과 상기 제4 및 제5불순물 영역의 다른 것에 대응하는 각 영역에 있는 적어도 2스루호울(57,58); 상기 분리영역에 대응하는 영역에 있는 적어도 2스루호울(59,68); 및 상기 셀-투-셀 배선채널에 대응하는 영역에 있는 적어도 2스루호울(61,62)을 포함하며; 그리고 상기 제1배선층은; 각각이 상기 4단부 리드부에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(63); 각각이 상기 제1 및 제2불순물 영역중 하나와 상기 제4 및 제5불순물 영역중 하나에 대응하는 각 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 콘택트호울에 연결하는 배선(64); 각각이 상기 제1,제2불순물 영역에 대응하는 각 영역사이와 상기 제4,제5불순물 영역사이에 있는 1쌍의 스루호울을 각각 연결하며, 상기 14배선 채널중 하나를 따라 뻗어 있고 주로 전원라인으로서 역할을 하는 배선(65); 각각이 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 스루호울에 콘택트 호울을 연결하는 배선(66,67); 각각이 상기 분리영역에 대응하는 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(68); 및 각각이 상기 셀-투-셀 배선 채널에 대응하는 영역에 구비된 상기 2스루호울을 연결하는 배선(69)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제5항에 있어서, 상기 제1절연층은 상기 4단부 리드부와 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 적어도 하나의 콘택트호울(70 내지 72)과, 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 적어도 2콘택트호울(73,74)을 포함하며, 상기 제2절연층은; 상기 제4단부 리드부에 대응하는 각 영역에 있는 적어도 1스루호울(75); 상기 제1 및 제2불순물 영역중 하나와 상기 제4 및 제5불순물 영역중 하나에 대응하는 각 영역에 있는 적어도 3스루호울(76 내지 78); 상기 제1 및 제2불순물 영역중 다른 것과 상기 제4 및 제5불순물 영역중 다른 것에 대응하는 각 영역에 있는 적어도 2스루호울(79,80); 상기 분리영역에 대응하는 영역에 있는 적어도 2스루호울(81,82); 및 상기 셀-투-셀 배선채널에 대응하는 영역에 있는 적어도 4스루호울(83 내지 86)을 포함하고; 그리고 상기 제1배선층은 각각 상기 4단부 리드부에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(87); 각각이 상기 제1 및 제2불순물 영역중 하나와 상기 제4 및 제5불순물 영역중 하나에 대응하는 각 영역에 있는 대응하는 스루호울에, 각각 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(88); 각각이 상기 제1 및 제2불순물 영역에 대응하는 각 영역 사이와 상기 제4 및 제5불순물 영역에 대응하는 각 영역사이의 1쌍의 스루호울을 각각 연결하며 상기 14배선 채널중 하나를 따라 뻗어있으며 주로 전원라인으로서 역할을 하는 배선(89); 각각이 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(90); 각각이 상기 분리 영역에 대응하는 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(91); 및 상기 전원라인과 접촉하지 않도록 상기 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(92)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제6항에 있어서, 상기 제1절연층은 상기 4단부 리드부와 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 적어도 1콘택트호울(93 내지 95)과 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 적어도 2콘택트호울(96,97)을 포함하며; 상기 제2절연층은; 상기 4단부 리드부에 대응하는 각 영역에 있는 적어도 1스루호울(98); 상기 제1 및 제2 불순물 영역중 하나와 상기 제4 및 제5불순물 영역중 하나에 대응하는 각 영역에 있는 적어도 3스루호울(99 내지 101); 상기 제1 및 제2불순물 영역의 다른것과 상기 제4 및 제5불순물 영역의 다른것에 대응하는 각 영역에 있는 적어도 2스루호울(102,103) 상기 분리영역에 대응하는 영역에 있는 적어도 2스루호울(104,105); 및 상기 셀-투-셀 배선채널에 대응하는 영역에 있는 적어도 4스루호울(106 내지 109)을 포함하며; 그리고 상기 제1배선층은; 각각 상기 4단부 리드부에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(110); 각각이 상기 제1 및 제2불순물 영역중 하나와 상기 제4 및 제5불순물 영역중 하나에 대응하는 각 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(111); 각각이 상기 제1 및 제2불순물 영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물 영역사이의 1쌍의 스루호울을 각각 연결하며, 상기 16배선채널중 하나를 따라 뻗어 있고 주로 전원라인 역할을 하는 배선(112); 각각이 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(113,114); 각각이 상기 분리 영역에 대응하는 영역에 있는 대응하는 스루호울에 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(115); 및 상기 전원라인과 접촉하지 않도록 상기 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(116)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제5항에 있어서, 상게 제1절연층은 상기 4단부 리드부와 상기 제1 내지 제6불순물 영역에 대응하는 각 영역에 있는 적어도 1콘택트호울(117 내지 120)을 포함하며; 상기 제2절연층은; 상기 4단부 리드와 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 적어도 1스루호울(121); 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 적어도 2스루호울(122 내지 125); 각 분리 영역에 대응하는 영역에 있는 적어도 2스루호울(126,127); 및 상기 셀-투-셀 배선채널에 대응하는 영역에 있는 적어도 4스루호울(128 내지 131)을 포함하며, 그리고 상기 제1배선층은; 각가 상기 4단부 리드부에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(132); 각각이 상기 제1 및 제2불순물 영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물 영역에 대응하는 각 영역사이의 1쌍의 스루호울을 각각 연결하며, 상기 14배선 채널중 하나를 따라 뻗어 있고 주로 전원라인으로서 역할을 하는 배선(133); 각각이 상기 제1,제2,제4 및 제5불순물 영역에 대응하는 각 영역에 있는 스루호울에 콘택트호울을 연결하는 배선(134,135); 각각이 상기 분리 영역에 대응하는 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 대응하는 영역에 있는 대응하는 스루호울에, 각각 상기 제3 및 제6불순물 영역에 대응하는 각 영역에 있는 콘택트호울을 연결하는 배선(136); 및 각각이 상기 전원라인과 접촉하지 않도록 상기 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(137)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 기본셀 각각은 상기 소정회로가 형성되는 기본블록(B2)을 구성하며, 그들 사이에 일정한 간격을 두고 상기 제2방향을 따라 평행하게 뻗어 있는 적어도 3배선 채널(CX1 내지 CX3)과 그들 사이에 일정한 간격을 두고 상기 제1방향을 따라 평행하게 뻗어 있는 14배선 채널(CY1 내지 CY14)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제12항에 있어서, 더욱이 상기 제1방향을 따라 배치된 인접 기본셀 사이의 영역에 상기 제2방향을 따라 뻗어 있는 적어도 하나의 셀-투-셀 배선채널(BCX)을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치.
- 제13항에 있어서, 상기 제1절연층은 상기 4단부 리드부 및 상기 제1 내지 제6불순물 영역에 대응하는 각 영역에 적어도 1콘택트호울(138 내지 141)을 포함하며; 상기 제2절연층은; 상기 4단부 리드부에 대응하는 각 영역에 적어도 1스루호울(142); 상기 제1 내지 제6불순물 영역에 대응하는 각 영역에 적어도 2스루호루(143 내지 146); 및 상기 셀-투-셀 배선채널에 대응하는 영역에 적어도 4스루호울(147 내지 150)을 포함하며, 그리고 상기 제1배선층은; 각각 상기 4단부 리드부에 대응하는 각 영역에서 스루호울에 콘택트호울을 연결하는 배선(151); 각각 상기 제1 및 제2불순물 영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물 영역에 대응하는 각 영역사이의 1쌍의 스루호울을 각각 연결하며, 상기 14배선 채널중 하나를 따라 뻗어 있고 주로 전원라인 역할을 하는 배선(152); 각각 상기 제1내지 제6불순물 영역에 대응하는 각 영역에서 스루호울에 콘택트호울을 연결하는 배선(153 내지 155); 상기 제6분술물 영역에 대응하는 영역에서 대응하는 스루호울에 상기 제3불순물 영역에 대응하는 영역에 있는 스루호울을 연결하는 일배선(156); 및 각각 상기 전원라인과 접촉하지 않도록 상기 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(157)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제14항에 있어서, 상기 전원라인에 사용된 배선은 상기 1방향을 따라 형성되고, 다른 배선은 상기 제2방향을 따라 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 그 위에 배치되는 다수의 기본셀 어레이(206)을 구비하는 기본셀 영역(201), 및 상기 기본셀 영역의 주변을 따라 배치되 다수의 입력/출력셀(207)을 구비하는 입력/출력 셀 영역(202)을 포함하는 마스터 칩(203); 소정위치에 콘택트호울을 구비하는 제1절연층을 통하여 상기 기본셀영역과 상기 입력/출력 셀 영역위에 형성되는 제1배선층; 및 구비하는 제2절연층을 통하여 상기 제1배선층 위해 형성되는 제2배선층을 구성하며, 상기 제1배선층은 상기 입력/출력 셀 영역에 대응하는 영역에 고정배선(LA)을 포함하며, 그리고 상기 제2배선층은 상기 입력/출력 셀 영역에 대응하는 영역에 상기 입력/출력 셀 영역에 인가되는 소정회로의 조건에 따라 프로그램되는 배선(LB)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 그 위에 배치되는 다수의 기본셀 어레이(206)를 구비하며 그들 사이에 일정한 간격을 두고 제1방향(Y)을 따라 뻗어 있는 기본셀 영역(201), 및 상기 기본셀 영역의 주변을 따라 배치된 다수의 입력/출력 셀(207)을 구비하는 입력/출력 셀 영역(202)을 포함하는 마스터 칩(203); 소정위치에 콘택트호울을 구비하는 제1절연층을 통하여 상기 기본 셀 영역과 상기 입력/출력 셀 영역위에 형성되는 제1배선층; 및 소정 위치에 스루호울을 구비하는 제2절연층을 통하여 상기 제1배선층위에 형성되는 제2배선층으로 구성되며; 상기 제1배선층은 상기 기본셀 영역에 대응하는 영역에 고정 배선(508) 및 소정 배선 패턴을 구비하며 상기 기본셀 어레이 각각에서 상기 제1방향을 따라 배치된 인접한 기본셀(204,205) 사이에 형성되는 바이패스 배선 영역(240)을 포함하며, 상기 제2배선층은 상기 기본셀 영역에 대응하는 영역에서 상기 기본셀 영역에 인가되는 소정회로의 조건에 따라 프로그램되는 배선(507)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제17항에 있어서, 상기 제1배선 영역은 소정 배선 패턴을 구비하며 상기 기본 셀 어레이의 각각에서 상기 제1방향에 수직인 제2방향(X)을 따라 배치된 인접한 기본셀(204,205) 사이에 상기 제1방향을 따라 뻗어 있는 셀-투-셀 배선영역(230)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제18항에 있어서, 상기 셀-투-셀 배선영역(230)은 다수의 단 배선을 포함하는 단 배선영역(230a) 및 다수의 장배선을 포함하는 장배선영역(230b)으로 구성되며, 상기 다수의 단 배선은 상기 제2방향을 따라 뻗어 있으며, 상기 제2방향으로 따라 배치된 인접한 기본셀(204,205) 사이에 다수의 부분으로 분할되어 있고 상기 제1방향으로 소정 간격을 두고 배치되어 있으며, 그리고 상기 다수의 장 배선은 상기 제2방향을 따라 배치된 인접한 바이패스 배선영역(240) 사이에 상기 제2방향을 따라 연속하여 뻗어 있으며, 그것의 수는 상기 바이패스 배선영역의 수와 동일하고, 그들 각각은 그것의 단부 부분이 상기 바이패스 배선 영역에 있는 각 배선의 단부 부분과 마주보여 상기 기본셀의 단부 부분으로부터 내부적으로 뻗어 있도록 형성되는 것을 특징으로 하는 반도체 집적회로장치.
- 제18 또는 19항에 있어서, 상기 제1배선층은 인접한 기본셀 어레이(206) 사이에 형성되며, 소정 배선패턴과 상기 셀-투-셀 배선영역(230)의 폭보다 더 넓은 폭을 갖는 배선채널영역(208)을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제20항에 있어서, 상기 배선채널영역(208)은 소정 길이의 다수의 배선(208a)을 포함하며, 상기 다수의 배선은 상기 제2방향을 따라 뻗어 있으며, 상기 제2방향을 따라 다수의 부분으로 분할되어 있고, 상기 제1방향으로 비 접속상태로 소정 간격을 두고 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 마스터 슬라이드방법을 사용한 반도체 집적회로장치의 제조방법에 있어서; 그 위에 비치되는 다수의 기본셀(1,204,205)을 포함하며, 각각은; 평행하게 뻗어 있는 1쌍의 전극(2,3); 상기 전극의 중앙부에 대응하는 영역에 형성되는 분리영역(10); 상기 전극의 길이방향으로 상기 분리영역의 일측에 형성되는 p형 불순물 영역(4 내지 6); 상기 분리영역의 다른축에 형성되는 n형 불순물 영역(7 내지 9); 및 상기 1쌍의 전극의 각 단부 부분과 각 중앙부에 형성되는 6리드부(11 내지 26)를 포함하는 마스터 칩(203)을 형성하는 단계; 상기 마스터 칩위에 제2절연층을 형성하고 그후 상기 제1절연층의 소정위치에 콘택트호울을 형성하는 단계; 상기 제1절연층 위에 고정 배선패턴을 구비한 제1배선층을 형성하는 단계; 상기 제1배선층 위해 제2배선층을 형성하고 그후 상기 제2배선층의 소정위치에 스루호울을 형성하는 단계; 및 소정회로의 요구되는 조건에 따라 프로그램 가능한 배선패턴 마스크를 사용하여 상기 제2절연층 위에 제2배선층을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 마스터 슬라이스 방법을 사용한 반도체 집적회로장치의 제조방법에 있어서;그 위에 배치되는 다수의 기본셀(1,204,205)을 포함하며, 각각이 제1방향(Y)을 따라 평행하게 뻗어 있는 14배선 채널(CY1 내지 CY14)과 상기 제1방향에 수직인 제2방향(X)을 따라 평행하게 뻗어 있는 적어도 3배선 채널(CX1 내지 CX3)을 구비하는 기본블록(B2)을 구성하며 그리고; 상기 제2방향을 따라 펴행하게 뻗어 있는 1쌍의 전극(2,3); 상기 전극의 중앙부에 대응하는 영역에 형성되는 분리영역(10); 상기 제1방향에 대해 상기 분리 영역의 일측 위에 형성되며, 각각 상기 제2방향에 대해 상기 전극의 일측, 그것의 다른측 및 그들 사이에 형성되는 제1,제2 및 제3영역(4,5,6)을 구비하는 p형 불순물 영역; 상기 분리 영역의 다른측 위체 형성되며 각각 상기 제2방향에 대하여 상기 전극의 일측, 그것의 다른측 및 그들 사이에 형성되는 제4,제5,제6영역(7,8,9)을 구비하는 n형 불순물 영역; 및 상기 1쌍의 전극의 일부분에 의해 형성되며, 그것의 각단부에 형성되는 4리드부(11 내지 14)와 그것의 각 중앙부에 형성되는 2리드부(15,16)를 구비하는 6리드부를 포함하는 마스터 칩(203)을 형성하는 단계; 상기 마스터 칩위에 제1절연층을 형성하며 그후 상기 4단부 리드부 및 상기 제1 내지 제6불순물 영역에 대응하는 각 영역에 적어도 1콘택트호울(138 내지 141)을 포함하는 상기 제1절연층에 소정위치에 콘택트호울을 형성하는 단계; 상기 제1절연층위에 고정 배선패턴을 구비하며, 각각이 상기 4단부 리드부에 대응하는 각 영역에서 스루호울에 콘택트호울을 연결하는 배선(151); 각각이 상기 제1 및 제2불순물영역에 대응하는 각 영역사이와 상기 제4 및 제5불순물 영역에 대응하는 각 영역사이의 1쌍의 스루호울을 각각 연결하며, 상기 14배선 채널중 하나를 따라 뻗어 있고 주로 전원라인으로서 역할을 하는 배선(152); 각각이 제1재지 제6불순물 영역에 대응하는 각 영역에서 스루호울에 콘택트호울을 연결하는 배선(153 내지 155); 상기 제6불순물 여역에 대응하는 영역에 있는 대응하는 스루호울에 상기 제3불순물 영역에 대응하는 영역에 있는 스루호울을 연결하는 1배선(156); 및 각각이 상기 전원라인과 접촉하지 않도록 셀-투-셀 배선채널에 대응하는 영역에 구비된 각 스루호울을 단속적으로 연결하는 배선(157)을 포함하는 제1배선층을 형성하는 단계; 상기 제1배선층 위헤 제2절연층을 형성하며 그후 상기 4단부 리드부에 대응하는 각 영역에 적어도 1스루호울(142); 제1 내지 제6불순물 영역에 대응하는 각 영역에 적어도 2스루호울(143 내지 146); 및 상기 셀-투-셀 배선 채널에 대응하는 영역에 적어도 4스루호울(147 내지 150)을 포함하는 상기 제2절연층의 소정위치에 스루호울을 형성하는 단계; 및 소정회로의 요구조건에 따라 프로그램 가능한 배선 패턴 마스크를 사용하여 상기 제2절연층 위에 제2배선층을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제23항에 있어서, 상기 제1배선층을 형성하는 단계는 상기 제1방향을 따라 상기 전원라인에 사용되는 배선을 형성하고 상기 제2방향을 따라 배선을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 마스터 슬라이드 방법을 사용한 반도체 집적회로장치의 제조방법에 있어서;마스터 칩(203) 위에 트랜지스터(TN1 내지 TN6,TP1 내지 TP6,TOU,TPD)용 확산영역, 소정위치에 콘택트호울(NA)을 포함하는 제1절연층(301), 고정배선 패턴을 구비한 제1배선층(AL), 및 소정위치에 스루호울(NB)을 포함하는 제2절연층(302)을 순차로 형성하는 단계; 및 소정회로의 요구조건에 따라 프로그램 가능한 배선패턴 마스크를 사용하여 상기 스루호울을 연결하는 제2배선층(LB)을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제25항에 있어서, 더욱이 상기 제2배선층을 형성하는 단계전에 상기 제2절연층위에 전도층(303)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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