KR890013724A - 염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법 - Google Patents

염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법 Download PDF

Info

Publication number
KR890013724A
KR890013724A KR1019890002023A KR890002023A KR890013724A KR 890013724 A KR890013724 A KR 890013724A KR 1019890002023 A KR1019890002023 A KR 1019890002023A KR 890002023 A KR890002023 A KR 890002023A KR 890013724 A KR890013724 A KR 890013724A
Authority
KR
South Korea
Prior art keywords
titanium
layer
etching
forming
plasma
Prior art date
Application number
KR1019890002023A
Other languages
English (en)
Inventor
에이.더글러스 몬테
Original Assignee
엔.라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔.라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔.라이스 머레트
Publication of KR890013724A publication Critical patent/KR890013724A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

내용 없음.

Description

염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 티타늄 화합물이 전체 표면 위에 형성되어 있는 부분적으로 제조된 집적 회로의 단면도.
제 2도는 패턴화 마스킹 물질이 보호될 영역 위에 부가되어 있는 제 1도 장치의 단면도.
제 3도는 국부 상호접속부가 본 발명에 따라 형성되어 있는 집적회로의 단면도.

Claims (26)

  1. 반도체 표면 상의 유전체 및 규화물 위에 형성된 도전성 티타늄 화합물을 건식 에칭시키기 위한 방법에 있어서, 플라즈마 에처 내에 반도체 표면울 배치하는 단계, 플라즈마 에처 내로, 및 반도체 표면위로 염소 베어링제를 유동하는 단계, 플라즈마를 형성하기 위해 염소 베어링제를 점화하는 단계. 및 반도체 표면으로부터 유전체를 바람직하지 않게 에칭하지 않고 플라즈마로 티타늄 화합물을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 화합물이 질화티타늄 또는 산화티타늄인 것을 특징으로 하는 방법.
  3. 제1항에 있어서. 유동 단계에서 염소 베어링제와 염소 청소 반응제를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 염소 베어링제가 4염화탄소인 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 유동 단계가 4염화탄소와 불활성 가스를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 점화 단계가 플라즈마 에처를 통해 고주파수 에너지를 통과시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 점화 단계가 플라즈마 에처를 통해 자외선을 비추는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 실리콘 표면에서 국부 상호접속부를 형성하기 위한 방법에 있어서, 표면의 선택된 위치위에 절연층을 형성하는 단계, 절연층과 인접한 위치에 실리콘 표면과 접촉하여 규화티타늄을 형성하는 단계, 규화티타늄 및 절연층 위에 티타늄올 포함하는 물질의 상호접속층을 형성하는 단계, 상호접속부를 정하기 위해 상호접속층의 특정 부분위에 보호 마스킹 물질을 형성하는 단계, 및 정해진 상호접속부를 제외한 모든 상호접속층을 제거하기 위해 플라즈마 반응기내의 염소 베어링제로서 상호접속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 규화티타늄층 및 상호접속층을 형성하는 단계가, 실리콘 표면과 절연층 위에 티타늄층을 피착하는 단계, 질화티타늄층으로 덮혀 있는 규화티타늄층을 형성하고 절연층 위에 질화티타늄층을 형성시키기 위해 티타늄층을 실리콘 표면과 반응시키도록 충분한 온도에서 질소 및 아르곤 주위 환경내에서 티타늄을 반응시키는 단계를 포함하는 것을 특징으로 하는 방법 .
  10. 제9항에 있어서, 에칭 단계가 염소 베어링제로부터 분열된 기로서 규화티타늄울 비활성화하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 제 2층의 특정 부분위에 보호 마스킹 물질을 형성하는 단계가 제 2층 위에 포토레지스트를 패턴화하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제8항에 있어서, 에칭 단계가 4염화탄소로의 플라즈마 에칭 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 에칭 단계가 4염화탄소와 염소 청소 반응제를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 에칭 단계가 4염화탄소와 불활성가스를 혼합하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 에칭 단계가 염소와 반응하는 플라즈마 반응기 내에 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제12항에 있어서, 에칭 단계가 수은/아르곤 자외선 소오스를 부가함으로써 플라즈마를 형성하도록 4염화탄소를 점화하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제8항에 있어서, 규화티타늄충 및 상호접속층을 형성하는 단계가, 실리콘 표면과 절연층 위에 티타늄층을 피착하는 단계, 티타늄 위에 산화실리콘을 피착하는 단계, 및 산화티타늄층으로 덮혀 있는 규화티타늄층을 형성하고 절연층위에 산화티타늄층을 형성하기 위해 티타늄층을 실리콘 표면과 반응시키도록 약 650℃ 내의 질소 및 아르곤 주위 환경내에서 티타늄을 반응시키는 단계를 포함하는 것을 특징으로 하는 방법 .
  18. 제8항에 있어서, 에칭 단계후, 저부-장착 변환기를 갖고 있는 교반 탱크 내에서 물 희석 암모늄 수화물/과산화수소 용액으로 습식 에칭을 하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 반도체 웨이퍼 상에 배치된 물질을 에칭하기 위한 방법에 있어서, 반응실 내에 웨이퍼를 배치하는 단계, 반응실 내로 에천트 가스를 유동하는 단계, 및 에천트 가스로 플라즈마를 형성시키기 위해 광원으로 반응실을 조명하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 에천트 가스가 염소 베어링제인 것을 특징으로 하는 방법.
  21. 제2O항에 있어서, 에천트 가스가 CCl4인 것을 특징으로 하는 방법.
  22. 제20항에 있어서, 광원으로부터의 광선이 180 내지 1200nm의 범위 내의 파장을 갖고 있는 것을 특징으로 하는 방법.
  23. 제20항에 있어서, 에칭되기 위한 물질이 도전성 내화 금속 화합물을 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 도전성 내화 금속 화합물 내의 내화 금속이 티타늄인 것을 특징으로 하는 방법
  25. 제24항에 있어서, 도전성 내화 금속 화합물이 질화티타늄을 포함하는 것을 특징으로 하는 방법.
  26. 제24항에 있어서, 도전성 내화 금속 화합물이 산화티타늄을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890002023A 1988-02-22 1989-02-21 염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법 KR890013724A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US159852 1988-02-22
US07159852 US4793896C1 (en) 1988-02-22 1988-02-22 Method for forming local interconnects using chlorine bearing agents

Publications (1)

Publication Number Publication Date
KR890013724A true KR890013724A (ko) 1989-09-25

Family

ID=22574356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890002023A KR890013724A (ko) 1988-02-22 1989-02-21 염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법

Country Status (5)

Country Link
US (2) US4793896C1 (ko)
EP (1) EP0332833B1 (ko)
JP (1) JPH01289252A (ko)
KR (1) KR890013724A (ko)
DE (1) DE68911174T2 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793896C1 (en) * 1988-02-22 2001-10-23 Texas Instruments Inc Method for forming local interconnects using chlorine bearing agents
US4957590A (en) * 1988-02-22 1990-09-18 Texas Instruments Incorporated Method for forming local interconnects using selective anisotropy
US5057186A (en) * 1989-07-28 1991-10-15 At&T Bell Laboratories Method of taper-etching with photoresist adhesion layer
US4980020A (en) * 1989-12-22 1990-12-25 Texas Instruments Incorporated Local interconnect etch technique
DE4117005C2 (de) * 1990-06-11 2003-07-24 Tokyo Electron Ltd Verfahren und Anordnung zum Einwirken mit einem Lichtstrahl in einen Entladungsraum
US5122225A (en) * 1990-11-21 1992-06-16 Texas Instruments Incorporated Selective etch method
JP3240724B2 (ja) * 1993-02-09 2001-12-25 ソニー株式会社 配線形成方法
US5420071A (en) * 1993-06-30 1995-05-30 Burke; Edmund Methods of forming local interconnections in semiconductor devices
JP3256048B2 (ja) * 1993-09-20 2002-02-12 富士通株式会社 半導体装置及びその製造方法
US5468296A (en) * 1993-12-17 1995-11-21 Lsi Logic Corporation Apparatus for igniting low pressure inductively coupled plasma
US5399237A (en) * 1994-01-27 1995-03-21 Applied Materials, Inc. Etching titanium nitride using carbon-fluoride and carbon-oxide gas
JP3238820B2 (ja) * 1994-02-18 2001-12-17 富士通株式会社 半導体装置
JPH07263544A (ja) * 1994-03-17 1995-10-13 Fujitsu Ltd 半導体装置及びその製造方法
US5696428A (en) * 1995-06-07 1997-12-09 Lsi Logic Corporation Apparatus and method using optical energy for specifying and quantitatively controlling chemically-reactive components of semiconductor processing plasma etching gas
JPH098297A (ja) * 1995-06-26 1997-01-10 Mitsubishi Electric Corp 半導体装置、その製造方法及び電界効果トランジスタ
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5681486A (en) * 1996-02-23 1997-10-28 The Boeing Company Plasma descaling of titanium and titanium alloys
US5930639A (en) * 1996-04-08 1999-07-27 Micron Technology, Inc. Method for precision etching of platinum electrodes
US5750438A (en) * 1996-06-04 1998-05-12 United Microelectronics Corporation Method for fabricating a local interconnection structure
JPH10189483A (ja) * 1996-12-26 1998-07-21 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3567081B2 (ja) * 1997-05-30 2004-09-15 ルーセント テクノロジーズ インコーポレーテッド Sramデバイスおよびその製造方法
US6562724B1 (en) * 1997-06-09 2003-05-13 Texas Instruments Incorporated Self-aligned stack formation
US5976767A (en) 1997-10-09 1999-11-02 Micron Technology, Inc. Ammonium hydroxide etch of photoresist masked silicon
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
US6365507B1 (en) 1999-03-01 2002-04-02 Micron Technology, Inc. Method of forming integrated circuitry
US6524951B2 (en) 1999-03-01 2003-02-25 Micron Technology, Inc. Method of forming a silicide interconnect over a silicon comprising substrate and method of forming a stack of refractory metal nitride over refractory metal silicide over silicon
US7077721B2 (en) 2000-02-17 2006-07-18 Applied Materials, Inc. Pad assembly for electrochemical mechanical processing
US7067416B2 (en) * 2001-08-29 2006-06-27 Micron Technology, Inc. Method of forming a conductive contact
US6743715B1 (en) * 2002-05-07 2004-06-01 Taiwan Semiconductor Manufacturing Company Dry clean process to improve device gate oxide integrity (GOI) and reliability
US6707117B1 (en) * 2002-10-31 2004-03-16 National Semiconductor Corporation Method of providing semiconductor interconnects using silicide exclusion
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4574177A (en) * 1982-02-01 1986-03-04 Texas Instruments Incorporated Plasma etch method for TiO2
JPS59175726A (ja) * 1983-03-25 1984-10-04 Fujitsu Ltd 半導体装置の製造方法
US4676866A (en) * 1985-05-01 1987-06-30 Texas Instruments Incorporated Process to increase tin thickness
US4657628A (en) * 1985-05-01 1987-04-14 Texas Instruments Incorporated Process for patterning local interconnects
JPS62186535A (ja) * 1986-02-12 1987-08-14 Fujitsu Ltd ドライエツチング装置
US4675073A (en) * 1986-03-07 1987-06-23 Texas Instruments Incorporated Tin etch process
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
US4793896C1 (en) * 1988-02-22 2001-10-23 Texas Instruments Inc Method for forming local interconnects using chlorine bearing agents

Also Published As

Publication number Publication date
EP0332833A1 (en) 1989-09-20
DE68911174D1 (de) 1994-01-20
DE68911174T2 (de) 1994-06-16
US4863559A (en) 1989-09-05
US4863559B1 (en) 2000-11-21
JPH01289252A (ja) 1989-11-21
US4793896A (en) 1988-12-27
US4793896C1 (en) 2001-10-23
EP0332833B1 (en) 1993-12-08

Similar Documents

Publication Publication Date Title
KR890013724A (ko) 염소 베어링제를 사용하여 국부 상호접속부를 형성하기 위한 개량된 방법
US4269654A (en) Silicon nitride and silicon oxide etchant
KR0165541B1 (ko) 선택적 이방성을 사용하여 국부 상호접속을 형성하기 위한 개량된 방법
US5122225A (en) Selective etch method
US4203800A (en) Reactive ion etching process for metals
JPH0864606A (ja) 銅パターニング方法及びパターニング装置ならびに銅配線層を有する集積回路及びその製造方法
KR910020193A (ko) 화학부식으로 부터 챔버의 내부금속면을 보호하기 위해 내부 금속면 위에 전도성 코팅을 형성하는 플라즈마 에칭장치 및 방법
KR950034678A (ko) 집적 회로내에 전도성 접속부 형성 방법 및, 그 회로내의 전도성 부재
JPH04229623A (ja) 導電構造体を半導体素子内に選択的に封入する工程
KR20020071843A (ko) 최소 선폭 손실 및 레지스트 손실을 감소시키기 위한실릴화 방법
KR100219998B1 (ko) 국부상호접속에칭방법
US5279702A (en) Anisotropic liquid phase photochemical copper etch
Horiike et al. Excimer-laser etching on silicon
KR890013728A (ko) 취화수소 또는 취소로 건식 식각하는 방법
KR20010020475A (ko) 인듐 및 주석 산화물의 건식 에칭 방법
KR970052763A (ko) 반도체 소자의 폴리머 제거 방법
KR950021175A (ko) 드라이에칭 방법
JPS5750429A (en) Manufacture of semiconductor device
JPH0770502B2 (ja) 半導体装置の製造方法
KR950033669A (ko) 산화물, 규화물 및 실리콘에 대하여 선택성을 갖는 질화물 식각공정
KR980005576A (ko) 반도체 소자의 금속층 형성 방법
KR100248627B1 (ko) 반도체장치의 배선 형성 방법
KR970072203A (ko) 폴리사이드 게이트 형성방법
KR940012059A (ko) 실리콘 산화막 건식식각 방법
KR950021102A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application