KR20230101947A

KR20230101947A - 회로 기판

Info

Publication number: KR20230101947A
Application number: KR1020237021834A
Authority: KR
Inventors: 마사토시 도요나가; 사토루 이시자카
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2021-03-09
Filing date: 2021-03-09
Publication date: 2023-07-06
Also published as: CN116848783A; WO2022190220A1; TW202239314A; DE112021005601B4; US20230403785A1; KR102649163B1; CN116848783B; TWI796133B; DE112021005601T5; JP7003340B1; JPWO2022190220A1; US11889616B2

Abstract

회로 기판(700A)에 있어서, 제1 콘덴서(410)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 일방의 측방에 위치하는 영역으로 연장되어 있다. 제2 콘덴서(420)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 타방의 측방에 위치하는 영역으로 연장되어 있다. 반도체 디바이스(300)가 실장됨으로써 전원 단자(320)가 배선 패턴(110)에 전기적으로 접속되고, 반도체 디바이스(300), 배선 패턴(110), 제1 콘덴서(410), 제1 층간 접속부(510), 그라운드 평면(210), 및 제3 층간 접속부(530)에 의해서 제1 폐회로가 구성된다. 또한, 반도체 디바이스(300), 배선 패턴(110), 제2 콘덴서(420), 제2 층간 접속부(520), 그라운드 평면(210), 및 제3 층간 접속부(530)에 의해서 제2 폐회로가 구성된다.

Description

회로 기판

본 개시는 회로 기판에 관한 것이다.

특허문헌 1에 개시되어 있는 바와 같이, 반도체 디바이스에 전력을 공급하는 배선부와, 반도체 디바이스에 기준 전위를 주는 그라운드부와, 배선부를 그라운드에 단락시키는 바이패스 콘덴서(bypass capacitor)를 구비하는 회로 기판이 알려져 있다.

특허문헌 1은, 반도체 디바이스에서 발생한 고주파의 노이즈 전류를 저감시킬 목적으로, 바이패스 콘덴서로서 한 쌍의 콘덴서를 이용한 노이즈 필터의 구성을 제안하고 있다. 구체적으로는, 특허문헌 1은, 프린트 기판 표면에 주배선 패턴과, 이 주배선 패턴으로부터 분기하여 주배선 패턴을 사이에 두고 형성된 한 쌍의 분기 패턴과, 각각의 분기 패턴의 일단과 대향하는 한 쌍의 접지용 배선을 구비하고 있고, 분기 패턴의 일단과 접지용 배선의 일단에 걸쳐서 콘덴서가 배치되는 노이즈 필터의 구성을 제안하고 있다.

일본 특개 2017-017470호 공보

특허문헌 1은 주배선 패턴에 전달되는 전도 노이즈로서의 노이즈 전류를 저감시키는 것에 대하여 개시하고 있지만, 공간에 방사되는 노이즈로서의 전자파(이하, 방사 노이즈라고 기재함.)를 저감하는 것에 대해서는, 개시하고 있지 않다.

그러나, 회로 기판이 폐회로를 가지는 경우에는, 그 폐회로에서 형성되는 유도 자장이 방사 노이즈의 소스가 된다. 방사 노이즈는, 폐회로를 관통하는 방향으로 공간을 전파하여, 회로 기판의 주변에 배치된 전자 기기의 동작에 악영향을 미치는 EMI(Electromagnetic Interference)의 원인이 된다. 그래서, 방사 노이즈의 발생을 억제하는 구성이 요망된다.

본 개시의 목적은, 방사 노이즈의 발생이 억제되는 회로 기판을 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 개시에 따른 회로 기판은,

각각 도전성을 가지는 제1 도전층과 제2 도전층이, 절연성을 가지는 절연층을 개재하여 적층된 구조를 구비하고, 기준 전위가 되는 레퍼런스 단자와, 신호의 출력을 행하는 비(非)레퍼런스 단자를 가지는 반도체 디바이스가 실장되는 회로 기판으로서,

상기 제1 도전층의 구성 요소인 배선부와,

각각 일단이 상기 배선부에 접속된 제1 콘덴서 및 제2 콘덴서와,

상기 제2 도전층의 구성 요소인 레퍼런스부와,

상기 레퍼런스부와 상기 제1 콘덴서의 타단을 전기적으로 접속시키는 제1 층간 접속부와,

상기 레퍼런스부와 상기 제2 콘덴서의 타단을 전기적으로 접속시키는 제2 층간 접속부와,

상기 반도체 디바이스가 실장됨으로써, 상기 레퍼런스부와 상기 레퍼런스 단자를 전기적으로 접속시키는 제3 층간 접속부를 구비하고,

상기 제1 콘덴서가, 상기 배선부로부터, 상기 배선부의 폭 방향 중 일방의 측방에 위치하는 영역으로 연장되어 있고, 또한 상기 제2 콘덴서가, 상기 배선부로부터, 상기 배선부의 상기 폭 방향 중 타방의 측방에 위치하는 영역으로 연장되어 있고,

상기 반도체 디바이스가 실장됨으로써 상기 비레퍼런스 단자가 상기 배선부에 전기적으로 접속되고, 상기 반도체 디바이스, 상기 배선부, 상기 제1 콘덴서, 상기 제1 층간 접속부, 상기 레퍼런스부, 및 상기 제3 층간 접속부에 의해서 제1 폐회로가 구성되고, 또한, 상기 반도체 디바이스, 상기 배선부, 상기 제2 콘덴서, 상기 제2 층간 접속부, 상기 레퍼런스부, 및 상기 제3 층간 접속부에 의해서 제2 폐회로가 구성된다.

상기 구성에 의하면, 반도체 디바이스가 회로 기판에 실장됨으로써 제1 폐회로 및 제2 폐회로가 구성되어, 제1 폐회로에서 형성되는 유도 자장(이하, 제1 유도 자장으로 기재함.)과, 제2 폐회로에서 형성되는 유도 자장(이하, 제2 유도 자장으로 기재함.)이, 제1 도전층에 대한 면 방향에서 서로 대향하는 방향이 되어, 제1 유도 자장과 제2 유도 자장이 서로 상쇄 또는 감쇄된다.

또한, 제1 유도 자장과 제2 유도 자장은, 제1 콘덴서 및 제2 콘덴서가 연장되어 있는 방향을 따른 제1 도전층에 대한 단면시(斷面視)에 있어서의 회로 기판의 두께 방향에 있어서도, 서로 대향하는 방향이 되어, 제1 유도 자장과 제2 유도 자장이 서로 상쇄 또는 감쇄된다.

또한, 배선부의 폭 방향으로부터 본, 제1 폐회로 및 제2 폐회로 각각이 둘러싸는 면적을, 제1 콘덴서 및 제2 콘덴서가 배선부의 길이 방향으로 연장되는 경우보다도 협소화할 수 있다. 이 때문에, 방사 노이즈의, 배선부의 폭 방향의 강도를 종래보다도 저감시킬 수 있다.

이상과 같이 하여, 방사 노이즈의 발생이 억제된다.

도 1은 실시 형태 1에 따른 회로 기판의 주요부를 나타내는 단면도이다.
도 2는 실시 형태 1에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 3은 실시 형태 1에 따른 노이즈 전류의 경로의 일측면을 나타내는 개념도이다.
도 4는 실시 형태 1에 따른 노이즈 전류의 경로의 다른 측면을 나타내는 개념도이다.
도 5는 실시 형태 2에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 6은 실시 형태 3에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 7은 실시 형태 4에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 8은 실시 형태 5에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 9는 실시 형태 6에 따른 회로 기판의 주요부를 나타내는 평면도이다.
도 10은 실시 형태 7에 따른 회로 기판의 주요부를 나타내는 평면도이다.

이하, 도면을 참조하여, 실시 형태 1-7에 따른 회로 기판에 대해 설명한다. 도면 중, 동일 또는 대응하는 부분에 동일한 부호를 부여한다. 또한, 이하의 실시 형태 1-7에서 설명하는 회로 기판은, 반도체 디바이스가 실장된 상태로 설명하고 있다.

[실시 형태 1]

도 1에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700A)은, 각각 도전성을 가지는 제1 도전층(100)과 제2 도전층(200)이, 절연성을 가지는 절연층(600)을 개재하여 두께 방향으로 적층된 구조를 구비한다. 제1 도전층(100)에, 반도체 디바이스(300), 제1 콘덴서(410), 및 제2 콘덴서(420)가 장착되어 있다.

도 2에 나타내는 바와 같이, 반도체 디바이스(300)는 기준 전위가 되는 그라운드 단자(310)와, 반도체 디바이스(300)로부터의 신호를 출력하는 전원 단자(320)를 가진다. 그라운드 단자(310)는 본 개시에 따른 레퍼런스 단자의 일례이다. 전원 단자(320)는 본 개시에 따른 비레퍼런스 단자의 일례이다. 본 실시 형태에서는, 반도체 디바이스(300)의 본체를 사이에 두고, 그라운드 단자(310)와 전원 단자(320)가 정면으로 대향하고 있는 형태를 나타내고 있다.

제1 도전층(100)은 반도체 디바이스(300)의 전원 단자(320)가 전기적으로 접속된 배선 패턴(110)과, 반도체 디바이스(300)의 그라운드 단자(310)가 전기적으로 접속된 그라운드 패드(140)를 가진다. 배선 패턴(110)은 본 개시에 따른 배선부의 일례이다. 또한, 제1 도전층(100)은 제1 콘덴서(410)의 일단이 배치되는 제1 패드(120)와, 제2 콘덴서(420)의 일단이 배치되는 제2 패드(130)를 가진다.

본 실시 형태에서는, 이하의 설명의 용이화를 위해서, 회로 기판(700A)의 두께 방향과 평행한 Z축을 가지고, 또한 제1 도전층(100)에 대한 평면시(平面視)에 있어서, 반도체 디바이스(300)의 그라운드 단자(310)로부터 전원 단자(320)를 향하는 방향을 X축의 플러스 방향으로 하는 오른손 좌표계의 XYZ 직교 좌표계를 정의한다.

배선 패턴(110)은 반도체 디바이스(300)의 전원 단자(320)가 배치되는 일단부로부터 X축 플러스 방향으로 연장되어 있다. 즉, 배선 패턴(110)은, 제1 도전층(100)에 대한 평면시에 있어서, 반도체 디바이스(300)의 본체로부터 전원 단자(320)가 연장되는 방향을 따라서 연장되어 있다.

일단부가 전원 단자(320)에 접속된 배선 패턴(110)의 타단부는, 도시하지 않은 전원 회로에 접속되어 있다. 그 전원 회로로부터 배선 패턴(110)을 통해서 반도체 디바이스(300)에 전원 전압이 공급된다. 또한, 반도체 디바이스(300)가 전원이 되는 디바이스인 경우는, 전원 회로를 갖지 않아도 된다.

또한, 도 2에서는, 제1 도전층(100)의 구성 요소 중, 반도체 디바이스(300)의, 그라운드 단자(310) 및 전원 단자(320) 이외의 단자와 접속되는 것에 대해서는, 도시를 생략하고 있다.

제1 콘덴서(410)와 제2 콘덴서(420) 각각은, 일단이 배선 패턴(110) 상에 배치된 상태로 배선 패턴(110)에 전기적으로 접속되어 있다.

또한, 본 명세서에 있어서, 콘덴서의 "일단"이란, 콘덴서를 구성하는 한 쌍의 전극 중 일방에 접속된 단자를 가리키고, 콘덴서의 "타단"이란, 그들 한 쌍의 전극 중 타방에 접속된 단자를 가리키는 것으로 한다.

일단이 배선 패턴(110) 상에 배치된 제1 콘덴서(410)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 일방의 측방에 위치하는 영역으로 연장되어 있다. 또한, 일단이 배선 패턴(110) 상에 배치된 제2 콘덴서(420)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 타방의 측방에 위치하는 영역으로 연장되어 있다.

여기서 "배선 패턴(110)의 폭 방향"이란, 제1 콘덴서(410)의 일단 및 제2 콘덴서(420)의 일단이 접속되어 있는 위치에 있어서의 배선 패턴(110)의 폭 방향, 즉 본 실시 형태에서는 Y축 방향을 가리킨다.

구체적으로는, 제1 콘덴서(410)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 Y축 플러스 방향의 측방에 위치하는 영역으로 연장되어 있다. 또한, 제2 콘덴서(420)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 Y축 마이너스 방향의 측방에 위치하는 영역으로 연장되어 있다.

보다 구체적으로는, 제1 콘덴서(410)와 제2 콘덴서(420)는, 제1 도전층(100)에 대한 평면시(이하, 간단히 평면시로 기재함.)에 있어서, 배선 패턴(110)과 직교하여 Y축 방향으로 연장되는 제1 가상 직선(VL1) 상에서, 서로의 일단을 대향시키고, 또한 서로 반대 방향으로 배선 패턴(110)으로부터 연장되어 있다.

제1 콘덴서(410)의 타단은, 제1 도전층(100)의 구성 요소인 제1 패드(120) 상에 배치된 상태로 제1 패드(120)에 전기적으로 접속되어 있다. 또한, 제2 콘덴서(420)의 타단은, 제1 도전층(100)의 구성 요소인 제2 패드(130) 상에 배치된 상태로 제2 패드(130)에 전기적으로 접속되어 있다.

배선 패턴(110)과 제1 패드(120)의 사이, 및 배선 패턴(110)과 제2 패드(130)의 사이에는, 제1 도전층(100)의 구성 요소는 존재하지 않는다. 즉, 배선 패턴(110)과 제1 패드(120)는, 제1 콘덴서(410)로만 접속되고, 배선 패턴(110)과 제2 패드(130)는, 제2 콘덴서(420)로만 접속되어 있다.

또한, 도 2 중, 가는 파선으로 나타내는 바와 같이, 제2 도전층(200)은, 반도체 디바이스(300)에 기준 전위를 주는 그라운드 평면(ground plane)(210)을 가진다. 그라운드 평면(210)은 본 개시에 따른 레퍼런스부의 일례이다.

그라운드 평면(210)은 면 모양으로 분포하고 있다. 제1 콘덴서(410), 제2 콘덴서(420), 제1 패드(120), 제2 패드(130), 그라운드 패드(140), 및 반도체 디바이스(300)를 제2 도전층(200)에 수직 투영한 투영 영역은, 그라운드 평면(210) 상에 배치된다.

또한, 회로 기판(700A)은 각각 Z축 방향으로 연장되는 제1 층간 접속부(510), 제2 층간 접속부(520), 및 제3 층간 접속부(530)를 구비한다.

제1 층간 접속부(510)는 그라운드 평면(210)과, 제1 콘덴서(410)의 타단이 접속된 제1 패드(120)를 전기적으로 접속시킨다. 즉, 제1 층간 접속부(510)는 그라운드 평면(210)과 제1 콘덴서(410)의 타단을 전기적으로 접속시킨다.

제2 층간 접속부(520)는 그라운드 평면(210)과, 제2 콘덴서(420)의 타단이 접속된 제2 패드(130)를 전기적으로 접속시킨다. 즉, 제2 층간 접속부(520)는 그라운드 평면(210)과 제2 콘덴서(420)의 타단을 전기적으로 접속시킨다.

제3 층간 접속부(530)는 그라운드 평면(210)과, 그라운드 단자(310)가 접속되는 그라운드 패드(140)를 전기적으로 접속시킨다. 즉, 제3 층간 접속부(530)는 그라운드 평면(210)과 그라운드 단자(310)를 전기적으로 접속시킨다.

도 1에도, 제1 층간 접속부(510), 제2 층간 접속부(520), 및 제3 층간 접속부(530)가 나타내져 있다. 제1 층간 접속부(510), 제2 층간 접속부(520), 및 제3 층간 접속부(530) 각각은, 제1 도전층(100)과 제2 도전층(200)을 연결하는 비아 홀(via hole)의 내면에 금속 도금을 실시한 것으로 구성된다.

제1 층간 접속부(510), 제2 층간 접속부(520), 및 제3 층간 접속부(530) 각각의 Z축 마이너스 방향의 단부는, 그라운드 평면(210)의 영역 내에 배치되어 있다.

도 2에 나타내는 바와 같이, 제1 층간 접속부(510)의 Z축 플러스 방향의 단부는, 제1 패드(120)의 영역 내에 배치되어 있다. 제2 층간 접속부(520)의 Z축 플러스 방향의 단부는, 제2 패드(130)의 영역 내에 배치되어 있다. 제3 층간 접속부(530)의 Z축 플러스 방향의 단부는, 그라운드 패드(140)의 영역 내에 배치되어 있다.

이상 설명한 회로 기판(700A)에서는, 배선 패턴(110)을 통해서 반도체 디바이스(300)에 전원 전압이 공급됨으로써, 반도체 디바이스(300)가 작동한다. 그리고, 반도체 디바이스(300)에서는, 반도체 디바이스(300)의 작동에 수반하여, 반도체 디바이스(300)의 내부에서, 고주파 전류로서의 노이즈 전류(800)가 발생한다. 즉, 반도체 디바이스(300)는 노이즈 전류(800)의 발생원이 되는 능동 소자(active element)이다. 노이즈 전류(800)의 주파수는, 100kHz 이상, 보다 구체적으로는 1MHz 이상이다.

반도체 디바이스(300)에서 발생한 노이즈 전류(800)는, 전원 단자(320)를 통해서 배선 패턴(110)으로 흘러 들어간다. 배선 패턴(110)으로 흘러 들어간 노이즈 전류(800)의 일부는, 제1 콘덴서(410)를 흐르는 제1 노이즈 전류(810)와, 제2 콘덴서(420)를 흐르는 제2 노이즈 전류(820)로 분기한다.

제1 노이즈 전류(810)는, 제1 콘덴서(410), 제1 패드(120), 및 제1 층간 접속부(510)를 경유하여, 그라운드 평면(210)으로 흘러 들어간다. 그리고, 제1 노이즈 전류(810)는 제3 층간 접속부(530)를 향하여 그라운드 평면(210)을 흐른다.

도 2에서는, 그라운드 평면(210)을 흐르는 제1 노이즈 전류(810)를, 굵은 파선으로 나타낸다. 제1 노이즈 전류(810)는 그라운드 평면(210)의 영역 내에 있어서의 제1 층간 접속부(510)로부터 제3 층간 접속부(530)까지의, 임피던스가 최소가 되도록 하는 매끄러운 곡선 모양의 경로를 흐른다.

그 경로는, 제1 층간 접속부(510)의 그라운드 평면(210)과의 접속부와, 제3 층간 접속부(530)의 그라운드 평면(210)과의 접속부를 연결하는 가상 선분보다도, 도 2에서 나타낸 배선 패턴(110)의 길이 방향으로 연장되는 제2 가상 직선(VL2)을 그라운드 평면(210)에 투영한 가상 투영 직선에 가까운 위치를 통과하고, 또한 그 가상 투영 직선보다도 제1 층간 접속부(510)의 그라운드 평면(210)과의 접속부측을 통과한다.

그리고, 제1 노이즈 전류(810)는, 이상과 같이 하여 그라운드 평면(210)을 흐른 후, 제3 층간 접속부(530), 그라운드 패드(140), 및 그라운드 단자(310)를 경유하여, 반도체 디바이스(300)로 귀환한다. 반도체 디바이스(300)로 귀환한 제1 노이즈 전류(810)는, 반도체 디바이스(300)의 내부를, 그라운드 단자(310)로부터 전원 단자(320)를 향하여 흐른다.

도 2에서는, 반도체 디바이스(300)의 내부를 흐르는 제1 노이즈 전류(810)를, 굵은 일점 쇄선으로 나타낸다. 도 2에서는, 제1 노이즈 전류(810)가, 반도체 디바이스(300)의 내부를 X축 플러스 방향으로 흐른다고 가정하고 있다.

이상과 같이 하여, 반도체 디바이스(300), 배선 패턴(110), 제1 콘덴서(410), 제1 패드(120), 제1 층간 접속부(510), 그라운드 평면(210), 제3 층간 접속부(530), 및 그라운드 패드(140)에 의해서, 제1 노이즈 전류(810)가 흐르는 제1 폐회로가 구성된다.

한편, 제2 노이즈 전류(820)는, 제2 콘덴서(420), 제2 패드(130), 및 제2 층간 접속부(520)를 경유하여, 그라운드 평면(210)으로 흘러 들어간다. 그리고, 제2 노이즈 전류(820)는 제3 층간 접속부(530)를 향하여 그라운드 평면(210)을 흐른다.

도 2에서는, 그라운드 평면(210)을 흐르는 제2 노이즈 전류(820)를, 굵은 파선으로 나타낸다. 제2 노이즈 전류(820)는, 그라운드 평면(210) 영역 내에 있어서의 제2 층간 접속부(520)로부터 제3 층간 접속부(530)까지의, 임피던스가 최소가 되도록 하는 매끄러운 곡선 모양의 경로를 흐른다.

그 경로는, 제2 층간 접속부(520)의 그라운드 평면(210)과의 접속부와, 제3 층간 접속부(530)의 그라운드 평면(210)과의 접속부를 연결하는 가상 선분보다도, 도 2에서 나타낸 배선 패턴(110)의 길이 방향으로 연장되는 제2 가상 직선(VL2)을 그라운드 평면(210)에 투영한 가상 투영 직선에 가까운 위치를 통과하고, 또한 그 가상 투영 직선보다도 제2 층간 접속부(520)의 그라운드 평면(210)과의 접속부측을 통과한다.

그리고, 제2 노이즈 전류(820)는, 이상과 같이 하여 그라운드 평면(210)을 흐른 후, 제3 층간 접속부(530), 그라운드 패드(140), 및 그라운드 단자(310)를 경유하여, 반도체 디바이스(300)로 귀환한다. 반도체 디바이스(300)로 귀환한 제2 노이즈 전류(820)는, 반도체 디바이스(300)의 내부를 전원 단자(320)를 향하여 흐른다. 반도체 디바이스(300)의 내부에 있어서의 제2 노이즈 전류(820)의 경로는, 제1 노이즈 전류(810)의 경로와 동일하다.

이상과 같이 하여, 반도체 디바이스(300), 배선 패턴(110), 제2 콘덴서(420), 제2 패드(130), 제2 층간 접속부(520), 그라운드 평면(210), 제3 층간 접속부(530), 및 그라운드 패드(140)에 의해서, 제2 노이즈 전류(820)가 흐르는 제2 폐회로가 구성된다.

본 실시 형태에 따른 회로 기판(700A)에 의하면, 다음 효과가 얻어진다.

전술한 바와 같이, 제1 콘덴서(410)가, 배선 패턴(110)으로부터, 배선 패턴(110)의 Y축 플러스 방향의 측방에 위치하는 제1 패드(120)를 향하여 연장되어 있다. 또한, 제2 콘덴서(420)가, 배선 패턴(110)으로부터, 배선 패턴(110)의 Y축 마이너스 방향의 측방에 위치하는 제2 패드(130)를 향하여 연장되어 있다.

이 때문에, 평면시에 있어서, 서로 반대 방향으로 주회(周回)하는 제1 노이즈 전류(810)의 경로와 제2 노이즈 전류(820)의 경로가 구성된다. 구체적으로는, 평면시에 있어서, 제1 노이즈 전류(810)가 상기 제1 폐회로를 반시계 방향으로 주회할 때, 제2 노이즈 전류(820)는 상기 제2 폐회로를 시계 방향으로 주회한다.

따라서, 제1 노이즈 전류(810)가 상기 제1 폐회로에서 형성하는 제1 유도 자장의, 제1 도전층(100)에 대한 법선 방향의 성분인 Z축 성분(910Z)과, 제2 노이즈 전류(820)가 상기 제2 폐회로에서 형성하는 제2 유도 자장의, 상기 법선 방향의 성분인 Z축 성분(920Z)이, 서로 상쇄 또는 감쇄된다.

구체적으로는, 본 실시 형태에서는, 제1 유도 자장의 Z축 성분(910Z)의 크기와, 제2 유도 자장의 Z축 성분(920Z)의 크기가 일치한다. 따라서, 제1 유도 자장의 Z축 성분(910Z)이, 제2 유도 자장의 Z축 성분(920Z)에 의해서 상쇄된다. 즉, Z축 방향의 방사 노이즈의 발생을 없앨 수 있다.

본 실시 형태에서는, 제1 유도 자장의 Z축 성분(910Z)과, 제2 유도 자장의 Z축 성분(920Z)의 크기를 일치시키기 위해서, 특히 이하의 구성 (A)-(D)를 채용했다.

(A) 노이즈 전류(800)에 대한 상기 제1 폐회로의 임피던스와, 상기 제2 폐회로의 임피던스가 동일하게 맞춰진 구성. 특히, 제1 콘덴서(410)의 정전 용량과, 제2 콘덴서(420)의 정전 용량이 동일하게 맞춰진 구성.

(B) 제1 콘덴서(410), 제1 층간 접속부(510), 및 제1 패드(120)와, 제2 콘덴서(420), 제2 층간 접속부(520), 및 제2 패드(130)가, 평면시에 있어서, 배선 패턴(110)의 길이 방향으로 연장되는 제2 가상 직선(VL2)을 대칭축으로 하여, 선대칭으로 배치된 구성. 여기서 "배선 패턴(110)의 길이 방향"이란, 제1 콘덴서(410)의 일단 및 제2 콘덴서(420)의 일단이 접속되어 있는 위치에 있어서의 배선 패턴(110)의 길이 방향, 즉 본 실시 형태에서는 X축 방향을 가리킨다.

(C) 제3 층간 접속부(530), 그라운드 단자(310), 및 전원 단자(320)가, 평면시에 있어서, 제2 가상 직선(VL2) 상에 늘어선 구성.

(D) 그라운드 평면(210)이, 제1 층간 접속부(510)의 그라운드 평면(210)과의 접속부, 제2 층간 접속부(520)의 그라운드 평면(210)과의 접속부, 및 제3 층간 접속부(530)의 그라운드 평면(210)과의 접속부를 꼭지점으로 하는 삼각형의 영역이 포함되는 사이즈의 면 모양으로 분포하고 있는 구성.

상기 구성 (A)에 의해서, 제1 노이즈 전류(810)와 제2 노이즈 전류(820)의 크기를 동일하게 맞출 수 있다. 또한, 상기 구성 (B)-(D)에 의해서, 제1 노이즈 전류(810)가 주회하는 경로를 XY 가상 평면에 수직 투영한 Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적과, 제2 노이즈 전류(820)가 주회하는 경로를 XY 가상 평면에 수직 투영한 Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적을 동일하게 맞출 수 있다.

이 결과, 제1 유도 자장의 Z축 성분(910Z)과, 제2 유도 자장의 Z축 성분(920Z)의 크기를 일치시킬 수 있어, 양자의 상쇄에 의해서, Z축 방향의 방사 노이즈의 발생을 없앨 수 있다.

도 3을 참조하여, 다음으로, 제1 유도 자장의 X축 성분(910X)과, 제2 유도 자장의 X축 성분(920X)에 대해서 설명한다. 도 3은 제1 노이즈 전류(810)가 주회하는 경로와, 제2 노이즈 전류(820)가 주회하는 경로의, X축 방향으로 본 측면을 나타낸다. 또한, 도 1에 나타낸 절연층(600)은, 방사 노이즈가 통과하는 유전체이기 때문에, 도 3에서는 도시를 생략했다.

이 때문에, X축 방향으로 보아도, 서로 반대 방향으로 주회하는 제1 노이즈 전류(810)의 경로와 제2 노이즈 전류(820)의 경로가 구성된다. 따라서, 제1 유도 자장의 X축 성분(910X)과, 제2 유도 자장의 X축 성분(920X)이, 서로 상쇄 또는 감쇄된다.

구체적으로는, 상술한 구성 (B)-(D)를 채용한 것에 의해, 제1 노이즈 전류(810)가 주회하는 경로를 YZ 가상 평면에 수직 투영한 X축 방향 제1 투영 경로(810X)가 둘러싸는 면적과, 제2 노이즈 전류(820)가 주회하는 경로를 YZ 가상 평면에 수직 투영한 X축 방향 제2 투영 경로(820X)가 둘러싸는 면적이 동일하게 맞춰진다. 또한, 상술한 구성 (A)에 의해서, 제1 노이즈 전류(810)와 제2 노이즈 전류(820)의 크기가 동일하게 맞춰진다.

이 결과, 제1 유도 자장의 X축 성분(910X)과, 제2 유도 자장의 X축 성분(920X)의 크기를 일치시킬 수 있어, 양자의 상쇄에 의해서, X축 방향의 방사 노이즈의 발생을 없앨 수 있다.

도 4를 참조하여, 다음으로, 제1 유도 자장의 Y축 성분(910Y)과, 제2 유도 자장의 Y축 성분(920Y)에 대해서 설명한다. 도 4는 제1 노이즈 전류(810)가 주회하는 경로와, 제2 노이즈 전류(820)가 주회하는 경로의, Y축 방향으로 본 측면을 나타낸다. 또한, 도 4에서는, 도 1에 나타낸 절연층(600)의 도시를 생략했다.

전술한 바와 같이, 제1 콘덴서(410) 및 제2 콘덴서(420)가, 배선 패턴(110)과 교차하는 방향, 구체적으로는, 배선 패턴(110)의 폭 방향인 Y축 방향으로 연장되어 있다.

이 때문에, 제1 콘덴서(410) 및 제2 콘덴서(420)가, 배선 패턴(110)의 길이 방향인 X축 방향으로 연장되는 경우와 비교하면, 제1 층간 접속부(510) 및 제2 층간 접속부(520)를, 제3 층간 접속부(530)에 근접시킬 수 있다. 즉, 상기 제1 폐회로 및 상기 제2 폐회로의 X축 방향의 경로 길이를, 반도체 디바이스(300)의 X축 방향의 폭에 근접시킬 수 있다.

또한, Z축 방향에 관하여, 제1 도전층(100)과 제2 도전층(200)의 사이에 개재하는 것은, 도 1에 나타낸 절연층(600)뿐이다. 제1 도전층(100)과 제2 도전층(200)의 사이에는, 다른 도전층은 개재하고 있지 않다. 이것은, 상기 제1 폐회로 및 상기 제2 폐회로의 Z축 방향의 경로 길이를 단축시키는 것에 기여하고 있다.

따라서, 제1 노이즈 전류(810)가 주회하는 경로를 XZ 가상 평면에 수직 투영한 Y축 방향 제1 투영 경로(810Y)가 둘러싸는 면적과, 제2 노이즈 전류(820)가 주회하는 경로를 XZ 가상 평면에 수직 투영한 Y축 방향 제2 투영 경로(820Y)가 둘러싸는 면적 각각을 협소화할 수 있다. 이 때문에, 방사 노이즈의 Y축 방향의 강도를 종래보다도 저감시킬 수 있다.

이상 설명한 바와 같이, 본 실시 형태에 의하면, X축 방향, Y축 방향, 및 Z축 방향의 각 방향의 방사 노이즈의 발생이 억제된다.

또한, 본 실시 형태에 의하면, 제1 콘덴서(410) 및 제2 콘덴서(420)가, 도 2에 나타내는 노이즈 전류(800)를 그라운드 평면(210)으로 흘려보내는 바이패스 콘덴서(bypass capacitor)의 역할을 한다.

또한, 그라운드 평면(210)이 면 모양으로 넓게 분포하고 있기 때문에, 노이즈 전류(800)에 대한 상기 제1 폐회로 및 상기 제2 폐회로의 임피던스가 작게 억제된다. 또한, 제1 도전층(100)과 제2 도전층(200)이 도 1에 나타내는 절연층(600)을 개재하여 서로 이웃하기 때문에, 양자간에 다른 도전층이 개재하는 경우와 비교하면, 상기 제1 폐회로 및 상기 제2 폐회로의 경로 길이가 단축화된다. 이것도, 노이즈 전류(800)에 대한 상기 제1 폐회로 및 상기 제2 폐회로의 임피던스를 작게 억제하는 것에 기여한다.

따라서, 도 2에 나타내는 노이즈 전류(800)의 대부분을 그라운드 평면(210)으로 흘려보낼 수 있어, 배선 패턴(110)에 접속될 수 있는 도시하지 않은 다른 디바이스 또는 전원 회로로 노이즈 전류(800)가 유출되기 어렵다.

또한, 제1 콘덴서(410) 및 제2 콘덴서(420)는, 반도체 디바이스(300)에 전하를 공급함으로써, 반도체 디바이스(300)의 동작을 안정화시키는 역할도 한다.

[실시 형태 2]

도 2에는, 평면시에서 사각형으로 형성된 반도체 디바이스(300)의 본체의 한 변과 평행한 방향으로 그라운드 단자(310)와 전원 단자(320)가 늘어서는 구성을 예시했다. 그러나, 그라운드 단자(310)와 전원 단자(320)가 늘어서는 방향은 특별히 한정되지 않는다. 이하, 전원 단자(320)의 위치가 변경된 구체적인 예를 기술한다.

도 5에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700B)에서는, 평면시에 있어서, 반도체 디바이스(300)의 본체의 한 변과 교차하는 방향으로, 그라운드 단자(310)와 전원 단자(320)가 늘어서 있다. 실시 형태 1에서는, 그라운드 단자(310)와 전원 단자(320)가, 반도체 디바이스(300)의 본체를 사이에 두고 정면으로 대향하는 위치에 배치되어 있었지만, 본 실시 형태에서는, 그라운드 단자(310)와 전원 단자(320)는, 반도체 디바이스(300)의 본체를 사이에 두고 대각선으로 대향하는 위치에 배치되어 있다. 또한, 배선 패턴(110)은, 평면시에 있어서, 반도체 디바이스(300)의 본체로부터 전원 단자(320)가 연장되는 방향과 교차하는 경사 방향으로 연장되어 있다.

다만, 전원 단자(320)와 그라운드 단자(310)가 늘어서는 방향으로 배선 패턴(110)이 연장되고, 또한 배선 패턴(110)과 직교하는 제1 가상 직선(VL1) 상에, 제1 콘덴서(410) 및 제2 콘덴서(420)가 늘어서 있는 점은, 실시 형태 1과 동일하다.

또한, 제1 콘덴서(410), 제1 층간 접속부(510), 및 제1 패드(120)와, 제2 콘덴서(420), 제2 층간 접속부(520), 및 제2 패드(130)가, 평면시에 있어서, 배선 패턴(110)의 길이 방향으로 연장되는 제2 가상 직선(VL2)을 대칭축으로 하여, 선대칭으로 배치되어 있는 점도 실시 형태 1과 동일하다.

도 5에는, 회로 기판(700B)의 두께 방향과 평행한 Z축을 가지고, 또한 평면시에 있어서, 배선 패턴(110)의 길이 방향과 평행하고 전원 단자(320)로부터 멀어지는 방향을 X축의 플러스 방향으로 하는 오른손 좌표계의 XYZ 직교 좌표계를 부기(付記)하고 있다. 평면시에서 제3 층간 접속부(530)와 전원 단자(320)가 늘어서는 방향을 X축 방향으로 하는 점은, 실시 형태 1과 동일하다.

본 실시 형태에 있어서도, 제1 콘덴서(410) 및 제2 콘덴서(420)가, 배선 패턴(110)과 직교하는 Y축 방향으로 연장되어 있기 때문에, 실시 형태 1의 경우와 마찬가지로, Z축 방향 및 X축 방향의 방사 노이즈를 없앨 수 있고, 또한 Y축 방향의 방사 노이즈를 작게 억제할 수 있다. 다른 구성 및 효과는, 실시 형태 1과 동일하다.

[실시 형태 3]

도 2 및 도 5에는, 평면시에 있어서, 그라운드 단자(310)와 전원 단자(320)가 늘어서는 방향으로 배선 패턴(110)이 연장되어 있는 구성을 예시했다. 그라운드 단자(310) 및 전원 단자(320)는, 반드시 배선 패턴(110)의 길이 방향으로 늘어서 있지 않아도 된다. 이하, 본 실시 형태에서는, 그 구체적인 예를 기술한다.

도 6에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700C)에서는, 평면시에 있어서, 제3 층간 접속부(530), 그라운드 단자(310), 및 전원 단자(320)를 통과하는 제3 가상 직선(VL3)이, 배선 패턴(110)의 길이 방향으로 연장되는 제2 가상 직선(VL2)과 교차한다. 즉, 본 실시 형태에서는, 그라운드 단자(310)와 전원 단자(320)는, 반도체 디바이스(300)의 본체를 사이에 두고 대각선으로 대향하는 위치에 배치되어 있다. 그리고, 배선 패턴(110)은, 평면시에 있어서, 반도체 디바이스(300)의 본체로부터 전원 단자(320)가 연장되는 방향을 따라서 연장되어 있다.

도 6에는, 회로 기판(700C)의 두께 방향과 평행한 Z축을 가지고, 또한 평면시에 있어서, 배선 패턴(110)의 길이 방향과 평행하고 전원 단자(320)로부터 멀어지는 방향을 X축의 플러스 방향으로 하는 오른손 좌표계의 XYZ 직교 좌표계를 부기하고 있다.

본 실시 형태에서도, 실시 형태 1의 경우와 마찬가지로, 평면시에 있어서, 서로 반대 방향으로 주회하는 제1 노이즈 전류(810)의 경로와 제2 노이즈 전류(820)의 경로가 구성된다.

다만, 본 실시 형태에서는, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적이, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적보다도 작다. 따라서, 제1 유도 자장의 Z축 성분(910Z)과, 제2 유도 자장의 Z축 성분(920Z)이 완전하게는 상쇄되지 않는다.

그러나, 제1 유도 자장의 Z축 성분(910Z)과, 제2 유도 자장의 Z축 성분(920Z)의 방향이 반대이기 때문에, 제1 유도 자장의 Z축 성분(910Z)에 의해서, 제2 유도 자장의 Z축 성분(920Z)이 감쇄된다. 이 때문에, Z축 방향의 방사 노이즈의 발생이 억제된다.

또한, 도시는 하지 않지만, 제3 층간 접속부(530)와 전원 단자(320)가 늘어서는 제3 가상 직선(VL3)을 따라서 본 경우라도, 서로 반대 방향으로 주회하는 제1 노이즈 전류(810)와 제2 노이즈 전류(820)의 경로가 구성된다.

이 때문에, 제3 가상 직선(VL3)을 따르는 방향에 있어서도, 제1 유도 자장을 제2 유도 자장에 의해서 감쇄시킬 수 있다. 따라서, 제3 가상 직선(VL3)을 따르는 방향의 방사 노이즈의 발생도 억제된다.

또한, 제1 콘덴서(410) 및 제2 콘덴서(420)가, 배선 패턴(110)의 폭 방향인 Y축 방향으로 연장되어 있기 때문에, 실시 형태 1의 경우와 마찬가지로, 상기 제1 폐회로 및 상기 제2 폐회로의 X축 방향의 경로 길이를, 반도체 디바이스(300)의 X축 방향의 폭에 근접시킬 수 있다. 이 결과, 방사 노이즈의 Y축 방향의 강도를 종래보다도 저감시킬 수 있다. 다른 구성 및 효과는, 실시 형태 1과 동일하다.

[실시 형태 4]

Z축 방향의 방사 노이즈를 작게 억제할 수 있으면, 방사 노이즈를 정전 차폐하기 위한 차폐 부재를 회로 기판(700C)의 Z축 방향에 배치할 필요가 없어진다. 그래서, Z축 방향의 방사 노이즈를 작게 억제하는 것이 특히 요망된다.

상기 실시 형태 3에 따른 구성에 있어서는, Z축 방향의 방사 노이즈를 한층 더 작게 억제하기 위해서, 상기 제1 폐회로의 임피던스를, 상기 제2 폐회로의 임피던스보다도 작게 억제해도 된다. 이하, 본 실시 형태에서는, 그 구체적인 예를 기술한다.

도 7에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700D)에서는, 제1 콘덴서(410)의 한 쌍의 극판의 사이즈가, 제2 콘덴서(420)의 한 쌍의 극판의 사이즈보다도 작다. 즉, 제1 콘덴서(410)의 등가 직렬 인덕턴스(ESL: Equivalent Series Inductance)가, 제2 콘덴서(420)의 ESL보다도 작게 설정되어 있다. 또한, 다른 구성에 대해서는, 상술한 실시 형태 3과 마찬가지이다.

그리고, 상술한 구성으로 함으로써, 타겟으로 하는 노이즈 전류의 주파수 대역에 대해서, 제1 콘덴서(410)의 노이즈 전류(800)에 대한 임피던스가, 제2 콘덴서(420)의 노이즈 전류(800)에 대한 임피던스보다도 작게 되도록 설정되어 있다. 이 결과, 상기 제1 폐회로의 노이즈 전류(800)에 대한 임피던스가, 상기 제2 폐회로의 노이즈 전류(800)에 대한 임피던스보다도 작다.

이 때문에, 제1 노이즈 전류(810) 크기, 구체적으로는 실효값이, 제2 노이즈 전류(820)의 실효값보다도 크다. 따라서, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적이 Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적보다도 작음에도 불구하고, 제1 유도 자장의 Z축 성분(910Z)의 크기가, 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접된다.

이 결과, 제2 유도 자장의 Z축 성분(920Z)의 대부분을 제1 유도 자장의 Z축 성분(910Z)에 의해서 감쇄시킬 수 있기 때문에, Z축 방향의 방사 노이즈가 한층 더 작게 억제된다. 다른 구성 및 효과는, 실시 형태 3과 동일하다.

또한, 상술한 구체적인 예에서는, 제1 콘덴서(410)의 사이즈를, 제2 콘덴서(420)의 사이즈보다도 작게 구성함으로써, 제1 콘덴서(410)의 임피던스를, 제2 콘덴서(420)의 임피던스보다도 작게 설정하는 예를 설명했다. 그러나, 노이즈 전류의 주파수 대역에 따라서는, 제1 콘덴서(410)의 사이즈를 제2 콘덴서(420)의 사이즈보다도 크게 되도록 구성해도 된다. 이와 같은 구성에 의해, 제1 콘덴서(410)의 노이즈 전류(800)에 대한 임피던스가, 제2 콘덴서(420)의 노이즈 전류(800)에 대한 임피던스보다도 작게 되도록 설정할 수도 있다. 또한, 콘덴서의 사이즈를 다르게 하지 않고, 제1 콘덴서(410)와 제2 콘덴서(420)의 임피던스를 조정해도 된다. 예를 들면, 콘덴서를 구성하는 극판의 간격을 조정하거나, 극판 사이의 유전체를 변경하거나 함으로써, 임피던스를 조정해도 된다.

또한, 상술한 구체적인 예에서는, 제2 콘덴서(420)의 ESL보다도, 제1 콘덴서(410)의 ESL을 작게 설정하여, 제1 콘덴서(410)의 노이즈 전류(800)에 대한 임피던스가, 제2 콘덴서(420)의 노이즈 전류(800)에 대한 임피던스보다도 작게 되도록 설정하는 예를 설명했다. 그러나, 본 실시 형태는, 제1 폐회로의 노이즈 전류(800)에 대한 임피던스가, 상기 제2 폐회로의 노이즈 전류(800)에 대한 임피던스보다도 작게 설정함으로써, Z축 방향의 방사 노이즈를 작게 억제할 수 있으면 된다. 즉, 사용하는 제1 콘덴서(410) 및 제2 콘덴서(420)의 주파수 특성을 고려하여, 등가 직렬 저항(ESR), 캐패시턴스를 조정함으로써, 각 콘덴서의 임피던스를 조정하고, 제1 폐회로 및 제2 폐회로의 임피던스를 조정하는 것으로 해도 된다.

즉, 본 실시 형태는, 임피던스의 허수부를 구성하는 용량 리액턴스의 조정에 의해서, 상기 제1 폐회로의 노이즈 전류(800)에 대한 임피던스가, 상기 제2 폐회로의 노이즈 전류(800)에 대한 임피던스보다도 작게 되도록 조정하고, Z축 방향의 방사 노이즈를 억제할 수 있는 것이다.

[실시 형태 5]

상기 실시 형태 4에서는, 임피던스의 허수부를 구성하는 용량 리액턴스의 조정에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제했다. 임피던스의 실수부를 구성하는 저항 성분의 조정에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제해도 된다. 이하, 본 실시 형태에서는, 그 구체적인 예를 기술한다.

도 8에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700E)에서는, 서로 병렬로 배치되는 2개의 층간 접속부(511 및 512)에 의해서, 제1 층간 접속부(510)가 구성되어 있다. 이 때문에, 제1 층간 접속부(510)의 저항값이, 제2 층간 접속부(520)의 저항값보다도 작다. 이 결과, 상기 제1 폐회로의 노이즈 전류(800)에 대한 임피던스가, 상기 제2 폐회로의 노이즈 전류(800)에 대한 임피던스보다도 작다. 또한, 다른 구성에 대해서는, 상술한 실시 형태 3 및 실시 형태 4와 마찬가지이다.

따라서, 실시 형태 4의 경우와 동일한 이유로, 제2 유도 자장의 Z축 성분(920Z)의 대부분을 제1 유도 자장의 Z축 성분(910Z)에 의해서 감쇄시킬 수 있어, Z축 방향의 방사 노이즈가 한층 더 작게 억제된다. 다른 구성 및 효과는, 실시 형태 3과 동일하다.

또한, 본 실시 형태의 상술한 구체적인 예에서는, 층간 접속부(511 및 512)에 의해서 제1 층간 접속부(510)를 구성함으로써, 제1 층간 접속부(510)의 저항을 제2 층간 접속부(520)의 저항보다도 작게 억제했다. 그러나, 본 실시 형태에서는, 임피던스의 실수부를 구성하는 저항 성분의 조정에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제할 수 있는 것이면 된다. 즉, 제1 패드(120) 및 제2 패드(130)의 형상, 길이, 폭 등을 변경함으로써, 제1 패드(120)의 임피던스를, 제2 패드(130)의 임피던스보다도 작게 조정해도 된다. 이것에 의해서도, 상기 제1 폐회로의 노이즈 전류(800)에 대한 임피던스가, 상기 제2 폐회로의 노이즈 전류(800)에 대한 임피던스보다도 작은 구성을 실현할 수 있다.

[실시 형태 6]

상기 실시 형태 4 및 5에서는, 제1 노이즈 전류(810)의 실효값과 제2 노이즈 전류(820)의 실효값의 비의 조정에 의해서, 제1 유도 자장의 Z축 성분(910Z)의 크기를 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접시켰다.

Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적과, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적의 비의 조정에 의해서, 제1 유도 자장의 Z축 성분(910Z)의 크기를 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접시켜도 된다. 이하, 본 실시 형태에서는, 그 구체적인 예를 기술한다.

도 9에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700F)에서는, 제1 콘덴서(410) 및 제1 층간 접속부(510)와, 제2 콘덴서(420) 및 제2 층간 접속부(520)가, 제2 가상 직선(VL2)에 대해서 비대칭으로 배치되어 있다.

구체적으로는, 제1 패드(120)의 Y축 방향의 길이가, 제2 패드(130)의 Y축 방향의 길이보다도 길다. 즉, 제1 패드(120)는, 평면시에 있어서, 제1 콘덴서(410)가 연장되는 방향을 따라서 제1 콘덴서(410)가 접속하는 일단으로부터 연장되어 있다. 이 때문에, 제1 콘덴서(410)의 일단부터 제1 층간 접속부(510)까지의 Y축 방향의 거리가, 제2 콘덴서(420)의 일단부터 제2 층간 접속부(520)까지의 Y축 방향의 거리보다도 길다.

이것에 의해, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적이, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적에 근접된다. 이 때문에, 제1 유도 자장의 Z축 성분(910Z)의 크기가, 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접된다.

따라서, 제2 유도 자장의 Z축 성분(920Z)의 대부분을 제1 유도 자장의 Z축 성분(910Z)에 의해서 감쇄시킬 수 있기 때문에, Z축 방향의 방사 노이즈가 한층 더 작게 억제된다. 다른 구성 및 효과는, 실시 형태 3과 동일하다.

또한, 본 실시 형태의 상술한 구체적인 예에서는, 제1 콘덴서(410) 및 제1 층간 접속부(510)와, 제2 콘덴서(420) 및 제2 층간 접속부(520)가, 제2 가상 직선(VL2)에 대해서 비대칭으로 배치되는 구성으로 하여, 제1 패드(120)의 Y축 방향의 길이가, 제2 패드(130)의 Y축 방향의 길이보다도 긴 형태를 설명했다. 그러나, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적과, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적의 비의 조정에 의해서, 제1 유도 자장의 Z축 성분(910Z)의 크기를 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접시킬 수 있으면, 다른 구성을 채용해도 된다.

하나의 구체적인 예로서, 도 9에 있어서의 제1 콘덴서(410)를, 일단이 배선 패턴(110)에 전기적으로 접속되고, 타단이 제1 패드(120)에 전기적으로 접속되는 범위에서, Y축 플러스 방향으로 시프트하여 배치하고, 제2 콘덴서(420)를, 일단이 배선 패턴(110)에 전기적으로 접속되고, 타단이 제2 패드(130)에 전기적으로 접속되는 범위에서, Y축 플러스 방향으로 시프트하여 배치해도 된다. 이것에 의해, 제1 콘덴서(410)와 제2 콘덴서(420)를 제2 가상 직선(VL2)에 대해서 비대칭으로 배치할 수 있으므로, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적과, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적의 비를 조정할 수 있다. 이 결과, 제1 유도 자장의 Z축 성분(910Z)의 크기를 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접시킬 수 있다.

또한, 제1 콘덴서(410), 제2 콘덴서(420)의 양방 또는 일방을 제1 가상 직선(VL1)에 대해서 회전 방향으로 경사지도록 배치함으로써, 제1 콘덴서(410)와 제2 콘덴서(420)의 배치를 제2 가상 직선(VL2)에 대해서 비대칭으로 배치되는 구성으로 하여, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적과, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적의 비를 조정하여, 제1 유도 자장의 Z축 성분(910Z)의 크기를 제2 유도 자장의 Z축 성분(920Z)의 크기에 근접시켜도 된다.

[실시 형태 7]

상기 실시 형태 1-6에 따른 구성에 있어서는, 제1 콘덴서(410)에 대해서 병렬로 하나 또는 복수의 별개의 콘덴서를 접속해도 되고, 제2 콘덴서(420)에 대해서 병렬로 하나 또는 복수의 또다른 별개의 콘덴서를 접속해도 된다. 이하, 본 실시 형태에서는, 그 구체적인 예를 기술한다.

도 10에 나타내는 바와 같이, 본 실시 형태에 따른 회로 기판(700G)은, 제1 콘덴서(410)에 병렬 접속되어 있는 제3 콘덴서(430)와, 제2 콘덴서(420)에 병렬 접속되어 있는 제4 콘덴서(440)를 더 구비한다.

제3 콘덴서(430)는, 제1 콘덴서(410)와 마찬가지로, 배선 패턴(110)으로부터 Y축 플러스 방향으로 연장되어 있다. 일단이 배선 패턴(110)에 접속된 제3 콘덴서(430)의 타단은, 제3 패드(150)에 접속되어 있다. 제3 패드(150)는, 제4 층간 접속부(540)에 의해서, 그라운드 평면(210)에 접속되어 있다.

제4 콘덴서(440)는, 제2 콘덴서(420)와 마찬가지로, 배선 패턴(110)으로부터 Y축 마이너스 방향으로 연장되어 있다. 일단이 배선 패턴(110)에 접속된 제4 콘덴서(440)의 타단은, 제4 패드(160)에 접속되어 있다. 제4 패드(160)는, 제5 층간 접속부(550)에 의해서, 그라운드 평면(210)에 접속되어 있다.

제3 콘덴서(430), 제4 층간 접속부(540), 및 제3 패드(150)와, 제4 콘덴서(440), 제5 층간 접속부(550), 및 제4 패드(160)는, 평면시에 있어서 제2 가상 직선(VL2)을 대칭축으로 하여, 선대칭으로 배치되어 있다.

제1 콘덴서(410) 및 제3 콘덴서(430)의 전체적인 등가 직렬 저항(ESR: Equivalent Series Resistance), 등가 직렬 인덕턴스(ESL: Equivalent Series Inductance)는, 각각의 ESR, ESL보다도 작다. 이 때문에, 노이즈 전류(800)에 대한 상기 제1 폐회로의 임피던스를 한층 더 저하시킬 수 있다.

또한, 제2 콘덴서(420) 및 제4 콘덴서(440)의 전체적인 ESR, ESL은, 각각의 ESR, ESL보다도 작다. 이 때문에, 노이즈 전류(800)에 대한 상기 제2 폐회로의 임피던스를 한층 더 저하시킬 수 있다.

이상과 같이, 상기 제1 폐회로 및 상기 제2 폐회로의 임피던스를 한층 더 저하시킴으로써, 노이즈 전류(800)를 상기 제1 폐회로 및 상기 제2 폐회로에 가두는 효과가 높아진다.

또한, 제1 콘덴서(410)의 임피던스가 극소가 되는 주파수를 fa, 제3 콘덴서(430)의 임피던스가 극소가 되는 주파수를 fb로 했을 때, fa≠fb가 충족되도록 제1 콘덴서(410) 및 제3 콘덴서(430)를 선정하는 것이 바람직하다. 이것에 의해, 상기 제1 폐회로가 저임피던스가 되는 주파수 폭을 넓힐 수 있다.

마찬가지로, 제2 콘덴서(420)의 임피던스가 극소가 되는 주파수를 fc, 제4 콘덴서(440)의 임피던스가 극소가 되는 주파수를 fd로 했을 때, fc≠fd가 충족되도록 제2 콘덴서(420) 및 제4 콘덴서(440)를 선정하는 것이 바람직하다. 이것에 의해, 상기 제2 폐회로가 저임피던스가 되는 주파수 폭을 넓힐 수 있다.

이상과 같이 하여, 상기 제1 폐회로 및 상기 제2 폐회로가 저임피던스가 되는 주파수 폭을 넓힘으로써, 다양한 주파수 성분을 포함하는 노이즈 전류(800)를 상기 제1 폐회로 및 상기 제2 폐회로에 가둘 수 있다.

이상, 실시 형태 1-7에 대해 설명했다. 이하에 기술하는 변형도 가능하다.

도 2에는, 제1 콘덴서(410), 제1 층간 접속부(510), 제1 패드(120), 제2 콘덴서(420), 제2 층간 접속부(520), 및 제2 패드(130)가, 평면시에 있어서 제1 가상 직선(VL1) 상에 늘어선 구성을 예시했지만, 이것들은 반드시 일직선 상에 늘어서 있지 않아도 된다.

도 2에는, 제1 콘덴서(410) 및 제2 콘덴서(420)의 연장 방향을, 배선 패턴(110)의 폭 방향과 일치시킨 구성을 예시했다. 제1 콘덴서(410)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 일방의 측방에 위치하는 영역으로 연장되어 있으면 되고, 제1 콘덴서(410)의 연장 방향은, 배선 패턴(110)의 폭 방향과 일치하고 있지 않아도 된다. 또한, 제2 콘덴서(420)는, 배선 패턴(110)으로부터, 배선 패턴(110)의 폭 방향 중 타방의 측방에 위치하는 영역으로 연장되어 있으면 되고, 제2 콘덴서(420)의 연장 방향은, 배선 패턴(110)의 폭 방향과 일치하고 있지 않아도 된다.

도 7에는, 제1 콘덴서(410)와 제2 콘덴서(420)의 정전 용량의 비에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제한 구성을 예시했다. 또한, 도 8에는, 제1 층간 접속부(510)와 제2 층간 접속부(520)의 저항의 비에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제한 구성을 예시했다. 상기 제1 폐회로에 있어서의 제1 콘덴서(410) 및 제1 층간 접속부(510) 이외의 구성 부재의 임피던스와, 상기 제2 폐회로에 있어서의 제2 콘덴서(420) 및 제2 층간 접속부(520) 이외의 구성 부재의 임피던스의 비에 의해서, 상기 제1 폐회로의 임피던스를 상기 제2 폐회로의 임피던스보다도 작게 억제해도 된다.

도 9에는, 제1 패드(120)의 Y축 방향의 길이와, 제2 패드(130)의 Y축 방향의 길이의 비에 의해서, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적을, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적에 근접시킨 구성을 예시했다. 상기 제1 폐회로에 있어서의 제1 패드(120) 이외의 부재의 치수와, 상기 제2 폐회로에 있어서의 제2 패드(130) 이외의 부재의 치수의 비에 의해서, Z축 방향 제1 투영 경로(810Z)가 둘러싸는 면적을, Z축 방향 제2 투영 경로(820Z)가 둘러싸는 면적에 근접시켜도 된다.

도 2에 나타낸 반도체 디바이스(300)는, 기준 전위가 되는 레퍼런스 단자와, 신호의 출력을 행하는 비레퍼런스 단자를 가지는 것이면, 특별히 한정되지 않는다. 반도체 디바이스(300)로서, 예를 들면, ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array), 그 외의 IC(Integrated Circuit), 또는 FET(Field Effect Transistor)를 이용할 수 있다. 또한, 반도체 디바이스(300)는 발진 회로 그 외의 능동 회로를 내부에 포함하는 것이어도 된다. 또한, 반도체 디바이스(300)는, 예를 들면, SOP(Small Outline Package), QFP(Quad Flat Package), SOT(Small Outline Transistor), QFN(Quad Flat No-Leads), BGA(Ball Grid Array)와 같은 타입의 패키지(Package)를 구비한 것이어도 된다.

본 개시는 본 개시의 광의의 사상과 범위를 벗어나지 않고, 다양한 실시 형태 및 변형이 가능하게 된다. 상술한 실시 형태는, 본 개시를 설명하기 위한 것이며, 본 개시의 범위를 한정하는 것은 아니다. 본 개시의 범위는, 실시 형태가 아니라, 청구범위에 의해서 나타내진다. 청구범위 내 및 그것과 동등한 개시의 의의의 범위 내에서 실시되는 다양한 변형이, 본 개시의 범위 내로 간주된다.

100 : 제1 도전층 110 : 배선 패턴(배선부)
120 : 제1 패드 130 : 제2 패드
140 : 그라운드 패드 150 : 제3 패드
160 : 제4 패드 200 : 제2 도전층
210 : 그라운드 평면(레퍼런스부) 300 : 반도체 디바이스
310 : 그라운드 단자(레퍼런스 단자) 320 : 전원 단자(비레퍼런스 단자)
410 : 제1 콘덴서 420 : 제2 콘덴서
430 : 제3 콘덴서 440 : 제4 콘덴서
510 : 제1 층간 접속부 511, 512 : 층간 접속부
520 : 제2 층간 접속부 530 : 제3 층간 접속부
540 : 제4 층간 접속부 550 : 제5 층간 접속부
600 : 절연층
700A, 700B, 700C, 700D, 700E, 700F, 700G : 회로 기판
800 : 노이즈 전류(고주파 전류) 810 : 제1 노이즈 전류
810X : X축 방향 제1 투영 경로 810Y : Y축 방향 제1 투영 경로
810Z : Z축 방향 제1 투영 경로(제1 투영 경로)
820 : 제2 노이즈 전류 820X : X축 방향 제2 투영 경로
820Y : Y축 방향 제2 투영 경로
820Z : Z축 방향 제2 투영 경로(제2 투영 경로)
910X : 제1 유도 자장의 X축 성분 910Y : 제1 유도 자장의 Y축 성분
910Z : 제1 유도 자장의 Z축 성분 920X : 제2 유도 자장의 X축 성분
920Y : 제2 유도 자장의 Y축 성분 920Z : 제2 유도 자장의 Z축 성분
VL1 : 제1 가상 직선 VL2 : 제2 가상 직선
VL3 : 제3 가상 직선

Claims

각각 도전성을 가지는 제1 도전층과 제2 도전층이, 절연성을 가지는 절연층을 개재하여 적층된 구조를 구비하고, 기준 전위가 되는 레퍼런스 단자와, 신호의 출력을 행하는 비레퍼런스 단자를 가지는 반도체 디바이스가 실장되는 회로 기판으로서,
상기 제1 도전층의 구성 요소인 배선부와,
각각 일단이 상기 배선부에 접속된 제1 콘덴서 및 제2 콘덴서와,
상기 제2 도전층의 구성 요소인 레퍼런스부와,
상기 레퍼런스부와 상기 제1 콘덴서의 타단을 전기적으로 접속시키는 제1 층간 접속부와,
상기 레퍼런스부와 상기 제2 콘덴서의 타단을 전기적으로 접속시키는 제2 층간 접속부와,
상기 반도체 디바이스가 실장됨으로써, 상기 레퍼런스부와 상기 레퍼런스 단자를 전기적으로 접속시키는 제3 층간 접속부를 구비하고,
상기 제1 콘덴서가, 상기 배선부로부터, 상기 배선부의 폭 방향 중 일방의 측방에 위치하는 영역으로 연장되어 있고, 또한 상기 제2 콘덴서가, 상기 배선부로부터, 상기 배선부의 상기 폭 방향 중 타방의 측방에 위치하는 영역으로 연장되어 있고,
상기 반도체 디바이스가 실장됨으로써 상기 비레퍼런스 단자가 상기 배선부에 전기적으로 접속되고, 상기 반도체 디바이스, 상기 배선부, 상기 제1 콘덴서, 상기 제1 층간 접속부, 상기 레퍼런스부, 및 상기 제3 층간 접속부에 의해서 제1 폐회로가 구성되고, 또한, 상기 반도체 디바이스, 상기 배선부, 상기 제2 콘덴서, 상기 제2 층간 접속부, 상기 레퍼런스부, 및 상기 제3 층간 접속부에 의해서 제2 폐회로가 구성되는 회로 기판.
청구항 1에 있어서,
상기 제1 콘덴서와 상기 제2 콘덴서가, 상기 제1 도전층에 대한 평면시에 있어서, 상기 배선부와 교차하는 제1 가상 직선 상에서, 서로의 상기 일단을 대향시키고, 또한 서로 반대 방향으로 상기 배선부로부터 연장되어 있는 회로 기판.
청구항 2에 있어서,
상기 제1 콘덴서 및 상기 제1 층간 접속부와, 상기 제2 콘덴서 및 상기 제2 층간 접속부가, 상기 평면시에 있어서, 상기 배선부의 길이 방향으로 연장되는 제2 가상 직선을 대칭축으로 하여, 선대칭으로 배치되어 있는 회로 기판.
청구항 3에 있어서,
상기 레퍼런스 단자와 상기 비레퍼런스 단자가, 상기 평면시에 있어서, 상기 제2 가상 직선 상에 늘어서 있는 회로 기판.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 반도체 디바이스에 있어서, 주파수 100kHz 이상의 고주파 전류가 형성되고,
상기 제1 폐회로에 있어서의 상기 고주파 전류의 경로를 상기 제1 도전층과 평행한 가상 평면에 수직 투영한 제1 투영 경로가 둘러싸는 면적이, 상기 제2 폐회로에 있어서의 상기 고주파 전류의 경로를 상기 가상 평면에 수직 투영한 제2 투영 경로가 둘러싸는 면적보다도 작고,
상기 제1 폐회로의 상기 고주파 전류에 대한 임피던스가, 상기 제2 폐회로의 상기 고주파 전류에 대한 임피던스보다도 작은 회로 기판.
청구항 5에 있어서,
상기 제1 콘덴서의 등가 직렬 인덕턴스가, 상기 제2 콘덴서의 등가 직렬 인덕턴스보다도 작은 회로 기판.
청구항 5에 있어서,
상기 제1 층간 접속부의 저항값이, 상기 제2 층간 접속부의 저항값보다도 작은 회로 기판.
청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 제1 콘덴서에 병렬 접속되어 있는 제3 콘덴서와,
상기 제2 콘덴서에 병렬 접속되어 있는 제4 콘덴서를 더 구비하는 회로 기판.
청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
상기 제1 층간 접속부의 상기 레퍼런스부와의 접속부, 상기 제2 층간 접속부의 상기 레퍼런스부와의 접속부, 및 상기 제3 층간 접속부의 상기 레퍼런스부와의 접속부를 꼭지점으로 하는 삼각형의 영역이 포함되는 사이즈의 면 모양으로, 상기 레퍼런스부가 분포하고 있는 회로 기판.