KR20070115794A - 반도체 장치 - Google Patents

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유따까 우에마쯔
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Abstract

반도체 장치에서 디지털 반도체 소자와 아날로그 반도체 소자의 전원의 공유화를 도모함과 함께, 고밀도 실장을 실현한다. EBG 배선부(52)의 일단에 아날로그용 전원 배선부(54A)가 접속되고, 또한 타단에 디지털용 전원 배선부(54D)가 접속되고, 또한 각각의 소자용 그라운드 접속 단자가 공통의 그라운드 배선부(53)에 접속됨과 함께, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 양자를 세퍼레이트하는 그라운드 배선부(53)가 배치되어 있다. 이에 의해, 아날로그 칩(101)에의 전원 간섭을 저감하면서 고밀도 실장의 실현을 도모한다.
SIP(반도체 장치), 범프(접속 단자), 전원 접속 단자,그라운드 접속 단자, 신호 접속 단자, 패키지 기판(배선 기판), 인출 배선, 비어(비어 배선), 비어홀 안티 패드, 땜납 볼(외부 단자)

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1의 반도체 장치의 구조의 일례를 도시하는 단면도.
도 2는 도 1에 도시하는 반도체 장치에서의 부품의 실장 레이아웃의 일례를 도시하는 평면도.
도 3은 도 1에 도시하는 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도.
도 4는 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 아날로그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평면도.
도 5는 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 그라운드 배선부의 구조의 일례를 도시하는 평면도.
도 6은 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 EBG 배선부의 구조의 일례를 도시하는 평면도.
도 7은 도 1에 도시하는 반도체 장치의 외부 단자의 배치 상태의 일례를 도시하는 이면도.
도 8은 본 발명의 실시예 1의 반도체 장치에서의 주파수와 전원 노이즈의 관계의 일례를 도시하는 특성도.
도 9는 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 EBG 배선부와 단위 배선 패턴의 구조의 일례를 도시하는 평면도.
도 10은 본 발명의 실시예 1의 변형예의 EBG 배선부와 단위 배선 패턴의 구조를 도시하는 평면도.
도 11은 본 발명의 실시예 1의 변형예의 EBG 배선부와 단위 배선 패턴의 구조를 도시하는 평면도.
도 12는 본 발명의 실시예 2의 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도.
도 13은 본 발명의 실시예 3의 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도.
도 14는 본 발명의 실시예 4의 반도체 장치의 패키지 기판에 형성된 아날로그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평면도.
도 15는 본 발명의 실시의 형태 4의 반도체 장치의 패키지 기판에 형성된 그라운드 배선부의 구조의 일례를 도시하는 평면도.
도 16은 본 발명의 실시예 4의 반도체 장치의 패키지 기판에 형성된 EBG 배선부의 구조의 일례를 도시하는 평면도.
도 17은 본 발명의 실시예 4의 반도체 장치의 외부 단자의 배치 상태의 일례를 도시하는 이면도.
도 18은 본 발명의 실시예 5의 반도체 장치의 패키지 기판에 형성된 아날로 그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평면도.
도 19는 본 발명의 실시예 5의 반도체 장치의 패키지 기판의 그라운드 배선부에 형성된 제1 EBG 배선부의 구조의 일례를 도시하는 평면도.
도 20은 본 발명의 실시예 5의 반도체 장치의 패키지 기판에 형성된 제2 EBG 배선부의 구조의 일례를 도시하는 평면도.
도 21은 본 발명의 실시예 5의 반도체 장치의 외부 단자의 배치 상태의 일례를 도시하는 이면도.
도 22는 본 발명의 실시예 6의 반도체 장치의 실장 상태에서의 내부 배선의 주회의 일례를 도시하는 구조도.
도 23은 본 발명의 실시예 7의 반도체 장치의 사용예의 일례를 도시하는 블록도.
도 24는 본 발명의 실시예 8의 반도체 장치의 패키지 기판에서의 내부 배선의 주회를 도시하는 단면도.
도 25는 본 발명의 실시예 9의 반도체 장치의 패키지 기판에서의 내부 배선의 주회를 도시하는 단면도.
도 26의 (a)는 상기 실시예 9의 반도체 장치의 패키지 기판의 아날로그 소자용 전원 배선부의 구조를 도시하는 평면도.
도 26의 (b)는 상기 실시예 9의 반도체 장치의 패키지 기판의 그라운드 배선부의 구조를 도시하는 평면도.
도 26의 (c)는 상기 실시예 9의 반도체 장치의 패키지 기판의 EBG 배선부 및 디지털 소자용 전원 배선부의 구조를 도시하는 평면도.
도 26의 (d)는 상기 실시예 9의 반도체 장치의 패키지 기판의 이면의 평면도.
도 27은 본 발명의 실시예 10의 반도체 장치의 패키지 기판에서의 내부 배선의 주회를 도시하는 단면도.
도 28의 (a)는 상기 실시예 10의 반도체 장치의 패키지 기판의 개별 전원층의 평면도.
도 28의 (b)는 상기 실시예 10의 반도체 장치의 패키지 기판의 그라운드층의 평면도.
도 28의 (c)는 상기 실시예 10의 반도체 장치의 패키지 기판의 EBG층의 평면도.
도 28의 (d)는 상기 실시예 10의 반도체 장치의 패키지 기판의 이면의 평면도.
도 29는 본 발명의 실시예 11의 반도체 장치의 구조를 도시하는 단면도.
도 30은 본 발명의 실시예 12의 반도체 장치의 구조를 도시하는 단면도.
도 31은 본 발명의 실시예 13의 반도체 장치의 구조를 도시하는 단면도.
도 32는 상기 실시예 13의 반도체 장치의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: SIP(반도체 장치)
20: 범프(접속 단자)
21A: 아날로그용 전원 접속 단자
21D: 디지털용 전원 접속 단자
22A: 아날로그용 그라운드 접속 단자
22D: 디지털용 그라운드 접속 단자
23A: 아날로그용 신호 접속 단자
23D: 디지털용 신호 접속 단자
30: 밀봉체
51: 패키지 기판(배선 기판)
52: EBG 배선부
52a: 제1 배선 패턴
52b: 제2 배선 패턴
52c: 단위 셀(단위 배선 패턴)
52d: 간극
53: 그라운드 배선부
54A: 아날로그용 전원 배선부(아날로그 소자용 전원 배선부)
54D: 디지털용 전원 배선부(디지털 소자용 전원 배선부)
55A: 아날로그용 신호 배선부(아날로그 소자용 신호 배선부)
55D: 디지털용 신호 배선부(디지털 소자용 신호 배선부)
56: 인출 배선
57: 그라운드용 EBG 배선부(제1 EBG 배선부)
58: 전원용 EBG 배선부(제2 EBG 배선부)
60: 밴드 갭
61: EBG 접속용 비어(비어 배선)
62: EBG 접속용 비어홀 안티 패드
63: 전원 접속용 비어홀 안티 패드
64: 디지털 전원 접속용 비어(비어 배선)
71: 땜납 볼(외부 단자)
30: 프린트 기판
81: 그라운드 배선부
82: 전원 배선부
90: 디지털 카메라
91: 촬상 소자
92: 렌즈
93: 표시부
94: 안테나
95: 노이즈 차단 수단
101: 아날로그 칩(아날로그 반도체 소자)
102: 디지털 칩(디지털 반도체 소자)
103: 아날로그용 디커플링 캐패시턴스(콘덴서 소자)
104: 디지털용 디커플링 캐패시턴스
105: 온 보드 디커플링 캐패시턴스
201: 아날로그 반도체 소자
202: 디지털 반도체 소자
203: 안테나
210: 프린트 기판
211: 아날로그 소자용 전원 배선부
212: 디지털 소자용 전원 배선부
213: EBG 배선부
213a: 단위 배선 패턴
[비특허 문헌 1] M.Swaminathan et al., "PowerDistribution Networks for System·on·Package:Status and Challenges",IEEE Transactions on Advanced Packaging, Vo1.27, No.2 May 2004
[특허 문헌 1] 일본 특개 2004-259959호 공보
[특허 문헌 2] 일본 특개 2004-241426호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히, 아날로그 반도체 소자와 디지 털 반도체 소자를 갖는 반도체 장치에 적용하기 유효한 기술에 관한 것이다.
GPS(Global Positioning System)나 무선 LAN(Local Area Network) 등의 휴대용 전자 기기에서는, 무선 기술과 고밀도 실장 기술을 양립할 필요가 있다. 그 때문에, 아날로그 반도체 소자와 디지털 반도체 소자를 근접시켜 실장하거나, 혹은 동일 패키지 내에 실장한다고 하는 요구가 높아지고 있다. 아날로그 반도체 소자와 디지털 반도체 소자를 동일 기판에 실장해서 하나의 모듈에 집적하는 기술, 및 그 기판의 그라운드 플레인에 EBG(E1ectromagnetic Band Gap) 배선을 채용하는 기술에 대해서 비특허 문헌 1에 기재가 있다.
또한, 신호용 관통 도체와 이 신호용 관통 도체를 둘러싸도록 개구가 형성된 접지용 도체층 사이에 발생하는 전자 커플링에 의한 특성 임피던스의 부정합의 영향을 경감하는 기술이 있다(예를 들면, 특허 문헌 1 참조).
또한, 신호용 배선 도체와 신호용 관통 도체의 접속부에서의 특성 임피던스의 부정합을 완화하고, 또한 신호용 배선 도체 사이에서의 노이즈 간섭을 방지하는 기술이 있다(예를 들면, 특허 문헌 2 참조).
디지털 반도체 소자는 「0」과 「1」을 취급하기 때문에, 그것으로부터 나오는 전원 노이즈는 광대역에 미치고, 그 주파수도 고속화에 수반하여 RF(Radio Frequcncy) 대역으로 연장되어 오고 있다. 그러나, 아날로그 RF 신호가 요구하는 노이즈 대역은 극력 낮다(예를 들면, GPS에서는 -120dBm). 이 아날로그 RF 신호의 송수신과, 디지털 반도체 소자로부터 나오는 노이즈의 간섭에 의해, 아날로그 반도 체 소자와 디지털 반도체 소자의 전원을 공유하고, 또한 양자의 근접한 실장은 곤란한 것이 과제이다.
즉, 디지털 반도체 소자로부터의 전원 노이즈의 아날로그 반도체 소자에의 간섭이 있기 때문에, 디지털 반도체 소자와 아날로그 반도체 소자의 전원을 공유 전원으로 하고, 또한 고밀도 실장을 위한 근접 실장을 실현하는 것은 곤란하다.
상기의 EBG 배선을 채용하여, 아날로그 반도체 소자와 디지털 반도체 소자 사이의 노이즈 결합의 저감을 도모하여도, 노이즈 차단의 효과는 양 소자의 배치, EBG 배선의 주위의 구조 등에 의존한다. 특히, 모듈 구조 전체로서 고밀도 실장을 실현하고, 게다가 노이즈 결합을 문제가 없는 레벨로 저감하기 위해서는 아날로그 반도체 소자와 디지털 반도체 소자의 배치 및 EBG 배선의 주위의 구조에 연구를 요한다.
본 발명의 목적은, 반도체 장치에서 디지털 반도체 소자와 아날로그 반도체 소자의 전원의 공유화를 도모함과 함께, 고밀도 실장을 실현할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 장치에서 신호의 품질을 확보하고, 전원의 안정화를 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 디지털 반도체 소자와, 아날로그 반도체 소자와, 디지털 반도체 소자와 아날로그 반도체 소자가 탑재된 배선 기판과, 배선 기판에 접속된 외부 단자를 갖고 있고, 배선 기판은, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 이 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부와, 그라운드 배선부와, EBG 배선부의 한쪽 단에 접속된 디지털 소자용 전원 배선부와, EBG 배선부의 다른 쪽 단에 접속된 아날로그 소자용 전원 배선부를 갖고 있다. 또한, 디지털 반도체 소자용의 그라운드 접속 단자와 아날로그 반도체 소자용의 그라운드 접속 단자는 배선 기판의 그라운드 배선부에 접속되고, 디지털 반도체 소자용의 전원 접속 단자는 배선 기판의 디지털 소자용 전원 배선부에 접속되고, 아날로그 반도체 소자용의 전원 접속 단자는 배선 기판의 아날로그 소자용 전원 배선부에 접속되어 있는 것이다.
또한, 본 발명은, 디지털 반도체 소자와, 아날로그 반도체 소자와, 디지털 반도체 소자와 아날로그 반도체 소자가 탑재된 배선 기판과, 배선 기판에 접속된 외부 단자를 갖고 있고, 배선 기판은, 2개의 서로 다른 면적의 배선 패턴의 조합으로 이루어지는 단위 배선 패턴이 평면 위에 규칙적으로 복수 배치되어 이루어지는 EBG 배선부와, 그라운드 배선부와, EBG 배선부의 한쪽 단에 접속된 디지털 소자용 전원 배선부와, EBG 배선부의 다른 쪽 단에 접속된 아날로그 소자용 전원 배선부를 갖고 있다. 또한, 디지털 반도체 소자용의 그라운드 접속 단자와 아날로그 반도체 소자용의 그라운드 접속 단자는 배선 기판의 그라운드 배선부에 접속되고, 디지털 반도체 소자용의 전원 접속 단자는 배선 기판의 디지털 소자용 전원 배선부에 접속되고, 아날로그 반도체 소자용의 전원 접속 단자는, 배선 기판의 아날로그 소자용 전원 배선부에 접속되어 있는 것이다.
또한, 본 발명은, 디지털 반도체 소자와, 아날로그 반도체 소자와, 디지털 반도체 소자와 아날로그 반도체 소자가 탑재된 배선 기판과, 배선 기판에 접속된 외부 단자를 갖고 있고, 배선 기판은, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단윈 배선 패턴으로서 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부를 그라운드용과 전원용으로 2개 갖고 있다. 또한, 그라운드용의 제1 EBG 배선부는, 한쪽 단이 디지털 소자용 그라운드 배선부에 접속되고, 다른 쪽 단이 아날로그 소자용 그라운드 배선부에 접속되고, 전원용의 제2 EBG 배선부는, 한쪽 단이 디지털 소자용 전원 배선부 접속되고, 다른 쪽 단이 아날로그 소자용 전원 배선부에 접속되어 있다. 또한, 디지털 반도체 소자용의 그라운드 접속 단자는 배선 기판의 디지털 소자용 그라운드 배선부에 접속되고, 아날로그 반도체 소자용의 그라운드 접속 단자는 배선 기판의 아날로그 소자용 그라운드 배선부에 접속되고, 디지털 반도체 소자용의 전원 접속 단자는 배선 기판의 디지털 소자용 전원 배선부에 접속되고, 아날로그 반도체 소자용의 전원 접속 단자는 배선 기판의 아날로그 소자용 전원 배선부에 접속되어 있는 것이다.
<실시예>
이하의 실시예에서는 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시예에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시예로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 되는 것으로 한다.
이하, 본 발명의 실시예를 도면에 기초해서 상세히 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
(실시예 1)
도 1은 본 발명의 실시예 1의 반도체 장치의 구조의 일례를 도시하는 단면도, 도 2는 도 1에 도시하는 반도체 장치에서의 부품의 실장 레이아웃의 일례를 도시하는 평면도, 도 3은 도 1에 도시하는 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도이다. 또한, 도 4는 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 아날로그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평면도, 도 5는 도 1의 반도체 장치의 패키지 기판에 형성된 그라운드 배선부의 구조의 일례를 도시하는 평면도, 도 6은 도 1의 반도체 장치의 패키지 기판에 형성된 EBG 배선부의 구조의 일례를 도시하는 평면도, 도 7은 도 1의 반도체 장치의 외부 단자의 배치 상태의 일례를 도시하는 이면도이다. 또한, 도 8은 본 발명의 실시예 1의 반도체 장치에서의 주파수와 전원 노이즈의 관계의 일례를 도시하는 특성도, 도 9는 도 1에 도시하는 반도체 장치의 패키지 기판에 형성된 EBG 배선부와 단위 배선 패턴의 구조의 일례를 도시하는 평면도, 도 10 및 도 11은 각각 변형예의 EBG 배선부와 단위 배선 패턴의 구조를 도시하는 평면도이다.
본 실시예 1의 반도체 장치는, 도 1에 도시한 바와 같이, 배선 기판 위에 아날로그 반도체 소자인 아날로그 칩(101)과, 디지털 반도체 소자인 디지털 칩(102)이 실장된 반도체 패키지이다. 본 실시예 1에서는 상기 반도체 패키지의 일례로서, 배선 기판인 패키지 기판(51) 위에 아날로그계의 아날로그 칩(101)과, 디지털계의 디지털 칩(102)이 혼재된 수지 밀봉형의 SIP(System In Package)(10)를 예로 들어 설명한다.
패키지 기판(51)의 주면 위에 실장된 아날로그 칩(101)은, 예를 들면, RF 타입의 것으로, 도 23에 도시하는 바와 같이, 예를 들면 안테나(94)가 접속되어 전파의 송수신을 행한다. 한편, 동일하게 패키지 기판(51)의 주면 위에 실장된 디지털 칩(102)은, 예를 들면, 마이크로 프로세서 등으로, 다양한 처리의 제어를 행한다.
도 1에 도시하는 바와 같이, 아날로그 칩(101) 및 디지털 칩(102)은, 각각의 주면을 패키지 기판(51)측을 향하여 범프(접속 단자)(20)를 통해서 패키지 기판(51)에 플립 칩 접속되어 있다. 또한, 패키지 기판(51) 위에서, 아날로그 칩(101) 및 디지털 칩(102)은 밀봉용 수지에 의해 형성된 밀봉체(30)에 의해 밀봉 되어 있다.
또한, SIP(10)의 패키지 기판(51)의 이면에는, 도 7에 도시한 바와 같이, 복수의 외부 단자인 땜납 볼(71)이 격자 형상으로 배치되어 형성되어 있고, SIP(10) 는 BGA(Ball Grid Array) 타입의 반도체 패키지이기도 하다. 또한, 복수의 땜납 볼(71)의 각각은, 아날로그 칩(101) 및 디지털 칩(102) 각각의 접속 단자에 대응해서 이들과 기판(51)의 내부 배선을 통해서 전기적으로 접속되어 있다. 따라서, 아날로그 칩(101) 및 디지털 칩(102)은, 각각에 대응해서 전기적으로 접속된 땜납 볼(71)을 통해서 외부와의 신호의 교환을 행하고 있다.
본 실시예 1의 SIP(10)에서는, 도 3에 도시하는 바와 같이, 그 패키지 기판(51)의 내부에, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 도 9에 도시하는 바와 같은 단위 셀(단위 배선 패턴)(52c)로서 이 단위 셀(52c)이 평면 위에 복수 배치되어 이루어지는 EBG 배선부(52)가 형성되어 있다. 또한, EBG 배선부(52)의 한쪽 단에 접속된 디지털용 전원 배선부(디지털 소자용 전원 배선부)(54D)와, EBG 배선부(52)의 반대측의 다른 쪽 단에 접속된 아날로그용 전원 배선부(아날로그 소자용 전원 배선부)(54A)와, 그라운드 배선부(53)가 형성되어 있다. 또한, 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A)는, 동일 배선층에 배치되어 있다.
즉, 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A)가 EBG 배선부(52)를 통해서 전기적으로 접속되어 있고, 그 때, 디지털용 전원 배선부(54D)는, EBG 배선부(52)의 일단에서 EBG 접속용 비어(비어 배선)(61)를 통해서 EBG 배선 부(52)와 접속하고, 한편, 아날로그용 전원 배선부(54A)는, EBG 배선부(52)의 반대측의 타단에서 동일하게 EBG 접속용 비어(61)를 통해서 EBG 배선부(52)와 접속하고 있다. 즉, 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A)는, EBG 배선부(52)의 양단에 배치된 비어 배선(EBG 접속용 비어(61))에 의해 각각 직류적으로 접속되어 있지만, 특정한 고주파 대역에서 차단된다.
또한, 도 3에 도시하는 바와 같이, 그라운드 배선층(G)인 그라운드 배선부(53)는, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 배치되어 있고, 또한 아날로그용 전원 배선부(54A)는, EBG 배선부(52)에 대하여 아날로그 칩(101)에 의해 근접해서 배치되어 있다. 즉, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 양자를 세퍼레이트하는 그라운드 배선부(53)가 배치되고, 또한 아날로그 칩(101)은, 아날로그용 전원 배선부(54A)의 가까이에 배치되어 있다. 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 그라운드 배선부(53)가 배치되어 있음으로써, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이의 전기 결합을 억제해서 노이즈 전력의 누설을 방지할 수 있다.
다음으로, 도 4는 전원층(V)을 도시하는 것이다. 도 4에 도시하는 바와 같이, 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A)는 동일 배선층에 배치되어 있고, 그 때, 디지털용 전원 배선부(54D) 쪽이 아날로그용 전원 배선부(54A)보다도 면적이 크다. 이는, 디지털 칩(102) 쪽이 고속 처리로 노이즈의 발생량도 많기 때문으로, 전원 배선부의 면적을 크게 해서 전원의 안정화를 도모할 수 있다.
또한, 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A) 사이에는, 길이 T 이상의 간격이 형성되어 있고, 이에 의해, 전원 노이즈의 간섭을 억제할 수 있다. T는, 예를 들면 1mm로, T가 1mm보다 작으면 양측의 전기 결합에 의한 전원 노이즈의 간섭을 억제하는 것이 곤란해진다.
또한, 디지털용 전원 배선부(54D)의 외측의 단부에는 복수의 EBG 접속용 비어(61)가 접속되어 있고, 또한, 내측의 단부 및 중앙 부근에는, 복수의 디지털 전원 접속용 비어(비어 배선)(64)가 접속되어 있다. 한편, 아날로그용 전원 배선부(54A)의 외측의 단부에는 복수의 EBG 접속용 비어(61)가 접속되어 있다.
다음으로, 도 5는 그라운드층(G)을 도시하는 것이다. 도 5에 도시하는 바와 같이, 그라운드 배선부(53)는, 패키지 기판(51)과 거의 동일한 면적(크기)으로 형성된 대면적 패턴으로, 이 대면적 패턴에는 복수의 안티 패드(구멍)(62)와, 안티 패드(구멍)(63)가 형성되어 있다. EBG 접속용 비어(61)는 안티 패드(62)의 영역을 통과하고, 그 위에 그라운드 배선부(53)와는 접속하지 않고 그라운드 배선부(53)의 상하층을 접속한다. 마찬가지로, 디지털 전원 접속용 비어(64)는 안티 패드(63)의 영역을 통과하여 그라운드 배선부(53)와는 접속하지 않고 그라운드 배선부(53)의 상하층을 접속한다. 복수의 EBG 접속용 비어홀 안티 패드(62)는, 그라운드 배선부(53)의 양단에 형성되고, 전원 접속용 비어홀 안티 패드(63)는, EBG 접속용 비어홀 안티 패드(62)보다 내측에 형성되어 있다. 또한, 도 5, 도 6에서는 안티 패드(62, 63) 내의 비어(61, 64)는 보기 쉽게 하기 위해서 생략하고 있다.
다음으로, 도 6은 EBG층(V(EBG))을 도시하는 것이다. 도 6에 도시하는 바와 같이, EBG 배선부(52)에는, 그 양단에 복수의 EBG 접속용 비어(61)가 형성되고, 또한, EBG 접속용 비어(61)의 내측에 복수의 전원 접속용 비어홀 안티 패드(63)가 형성되어 있다. 즉, 본 실시예 1의 SIP(10)의 패키지 기판(51)에서는, EBG 배선부(52)가 패키지 기판(51)의 평면 방향 전체에 걸쳐서 패키지 기판(51)과 거의 동일 면적으로 형성되어 있고, 또한, EBG 배선부(52)의 양단에 디지털용 전원 배선부(54D) 또는 아날로그용 전원 배선부(54A)에 접속되는 EBG 접속용 비어(61)가 접속되어 있기 때문에, EBG 패턴을 가능한 한 긴 거리로 이용해서 전원 노이즈의 노이즈 차단 효과를 높일 수 있다.
이상에 의해, 디지털용 전원 배선부(54D)와 EBG 배선부(52)가 EBG 배선부(52)의 일단에서 EBG 접속용 비어(61)를 통해서 접속하고 있고, 한편, 아날로그용 전원 배선부(54A)와 EBG 배선부(52)가 EBG 배선부(52)의 타단에서 EBG 접속용 비어(61)를 통해서 접속하고 있다. 그 때, EBG 접속용 비어(61)는, 그라운드 접속부(53)의 안티 패드(62)의 영역을 통과하여 그라운드 접속부(53)의 상하의 배선층을 접속하고 있다.
또한, 디지털용 전원 배선부(54D)와 이에 대응하는 도 7에 도시하는 외부 단자인 땜납 볼(71)은, 그라운드 배선부(53)에 형성된 전원 접속용 비어홀 안티 패드(63) 및 EBG 배선부(52)에 형성된 안티 패드(63)를 통과하는 디지털 전원 접속용 비어(64)를 통해서 직접 접속되어 있다. 즉, 디지털용 전원 배선부(54D)는, EBG 배선부(52)를 통하지 않고, 디지털 전원 접속용 비어(64)를 통해서 직접 땜납 볼(71)에 접속되어 있고, 한편, 아날로그용 전원 배선부(54A)는, EBG 배선부(52)를 통해서 땜납 볼(71)에 접속되어 있다. 따라서, SIP(10)가 도 22에 도시하는 프린트 기판(80)에 실장되었을 때에는, SIP(10)의 디지털용 전원 배선부(54D)는, 디지털 전원 접속용 비어(64)와 땜납 볼(71)을 통해서 프린트 기판(80)의 전원층인 전원 배선부(82)에 접속된다.
또한, 도 3의 P부에 도시하는 바와 같이, SIP(10)에서는, 디지털용 전원 배선부(54D)에의 급전은, 땜납 볼(71)로부터 디지털 전원 접속용 비어(64)를 통과하여 급전되고, 또한, 아날로그용 전원 배선부(54A)에의 급전은, 디지털용 전원 배선부(54D)를 통과한 후, 단부의 EBG 접속용 비어(61)를 통해서 EBG 배선부(52)에 전해지고, EBG 배선부(52)를 끝에서 끝까지 통과한 후, 반대측의 단부의 EBG 접속용 비어(61)를 통해서 아날로그용 전원 배선부(54A)에 급전되는 것으로 이루어진다.
또한, 디지털 칩(102)의 그라운드 접속 단자(22D)와, 아날로그 칩(101)의 그라운드 접속 단자(22A)는, 각각 동일한 그라운드 배선층(G)인 그라운드 배선부(53)에 접속되어 있다.
즉, 디지털 칩(102)의 그라운드 접속 단자와 아날로그 칩(101)의 그라운드 접속 단자는, 공용의 그라운드 배선부(53)에 접속되어 있다.
또한, 디지털 칩(102)의 전원 접속 단자(21D)는, 디지털용 전원 배선부(54D)에 접속되고, 한편, 아날로그 칩(101)의 전원 접속 단자(21A)는, 아날로그용 전원 배선부(54A)에 접속되어 있다.
다음으로, EBG 배선부(52)의 구조와 그 특성에 대해서 설명한다.
EBG 배선부(52)는, 도 9에 도시하는 바와 같이, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 셀(단위 배선 패턴)(52c)로서, 이 단위 셀(52c)이 평면 위에 주기적 또는 규칙적으로 복수 배치되어 이루어지는 것이다. 예를 들면, 단위 셀(52c)이, 2개의 서로 다른 면적(크기)의 제1 배선 패턴(52a)과 제2 배선 패턴(52b)으로 구성되고, 복수의 단위 셀(52c)이 주기적 또는 규칙적으로 배치됨으로써, 전원의 통과 특성에 도 8에 도시하는 밴드 갭(임의의 특정한 주파수 대역에서 전원 노이즈를 차단하는 특성)(60)을 갖는 것이다. 도 8에 도시하는 밴드 갭(60)의 예에서는, 대략 주파수가 3∼6㎓의 범위에서 전원이 차단되고, 전력 즉 에너지는 디지털용 전원 배선부(54D)로부터 아날로그용 전원 배선부(54A)에 -60㏈로 감쇠하여 전해지지 않는다.
다음으로 차단 주파수(밴드 갭)(60)가 발생하는 메카니즘을 설명한다. EBG 배선부(52)에서 전원의 차단이 발생하는 것은, EBG 패턴에서 도 9에 도시하는 바와 같이 전원층에 간극(슬릿)(52d)이 형성되어 있고, 이 간극(52d)에 의해, EBG 전원층을 흐르는 전류의 배로 되는 공진 주파수에서는 공진 모드가 성립되지 않는다. 반대로 마디로 되는 공진은 모드가 성립된다. 이 2개는 주파수가 서로 다르기 때문에, 그 결과로서 통과할 수 있는 주파수와 통과할 수 없는 주파수가 발생한다. 이들 주파수의 설정은, EBG 패턴의 물리적 치수, 서로 다른 비유전률의 재료 또는 단위 셀(52c)의 임피던스와 전달 시간의 조합으로 선택적으로 설정 가능하다.
예를 들면, 도 9에 도시하는 EBG 배선부(52)의 EBG 패턴에서는, 큰 사각형의 제1 배선 패턴(52a)과, 작은 사각형의 제2 배선 패턴(52b)을 조합한 배선 패턴을 단위 셀(단위 배선 패턴)(52c)로서, 이 단위 셀(52c)을 주기적 또는 규칙적으로 배 치하고 있다. 큰 사각형의 제1 배선 패턴(52a)은 그라운드층에 대하여 낮은 임피던스를 갖고, 한편, 작은 사각형의 제2 배선 패턴(52b)은 그라운드층에 대하여 높은 임피던스를 갖기 때문에, 임피던스가 서로 다른 2개의 배선 패턴을 주기적으로 배치한 구조이다.
또한, 도 10에 도시하는 변형예는, EBG 배선부(52)에서의 2개의 서로 다른 면적의 배선 패턴 중, 제2 배선 패턴(52b)을 L자형으로 형성하는 것으로, 이에 의해, L자형의 제2 배선 패턴(52b)을 인접하는 단위 셀(52c)에 접속하는 것이 가능하게 된다. 그 결과, 제2 배선 패턴(52b)의 인덕턴스를 크게 할 수 있고, 도 9의 단위 셀(52c)과 동일한 면적으로 더욱 큰 임피던스를 갖게 하는 것이 가능하게 된다. 따라서, 도 10에 도시하는 EBG 배선부(52)의 경우, 도 9에 도시하는 EBG 배선부(52)와 동일한 면적이어도 차단하는 주파수를 바꿀 수 있다. 혹은, 도 10에 도시하는 EBG 배선부(52)에서는, 도 9에 도시하는 EBG 배선부(52)와 동일한 주파수에서도, 보다 작은 면적에서 차단 특성을 실현할 수 있다.
또한, 도 11에 도시하는 변형예의 EBG 배선부(52)에서는, L자형의 제2 배선 패턴(52b)을 더욱 길게 함으로써, 도 10의 EBG 배선부(52)에서 얻어지는 효과를 더욱 향상하는 것이 가능하게 된다.
다음으로, SIP(10)에서는, 도 2 및 도 3에 도시하는 바와 같이, 디커플링 캐패시터(콘덴서 소자)(103)가, 아날로그용 전원 배선부(54A)와 그라운드 배선부(53) 사이에 접속되어 있다. 즉, 패키지 기판(51) 위에, 아날로그용 전원 배선부(54A)와 그라운드 배선부(53)를 전기적으로 접속하는 아날로그용 디커플링 캐패시 터(103)가 탑재되어 있다. 이에 의해, 아날로그의 전원의 강화 및 안정화를 도모할 수 있다. 또한, 패키지 기판(51) 위에는, 디지털용 전원 배선부(54D)와 그라운드 배선부(53)를 전기적으로 접속하는 디커플링 캐패시터(104)가 탑재되어 있다.
본 실시예 1의 SIP(10)에 의하면, 패키지 기판(51) 위에 아날로그계의 아날로그 칩(101)과, 디지털계의 디지털 칩(102)이 혼재된 반도체 장치에서, 전원 간섭을 저감하면서, 고밀도 실장의 실현을 도모할 수 있다. 즉, SIP(10)에서는, 패키지 기판(51)의 EBG 배선부(52)의 일단에 아날로그용 전원 배선부(54A)가 접속되고, 또한 타단에 디지털용 전원 배선부(54D)가 접속되어 있음과 함께, 각각의 소자용 그라운드 접속 단자가 공통의 그라운드 배선부(53)에 접속되어 있다. 또한, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 양자를 세퍼레이트하는 그라운드 배선부(53)가 형성되어 있음과 함께, 아날로그용 전원 배선부(54A)가 EBG 배선부(52)로부터 먼 위치에 배치되어 있다.
따라서, 아날로그용 전원 배선부(54A)와 EBG 배선부(52) 사이에 그라운드 배선부(53)가 형성되고, 또한 아날로그용 전원 배선부(54A)가 EBG 배선부(52)로부터 먼 위치에 배치됨으로써 EBG와 아날로그용 전원 배선부(54A)의 전기 결합을 억제해서 노이즈의 누설을 방지할 수 있다. 또한, EBG 배선부(52)를 패키지 기판(51)의 크기와 동일 정도로 최대한 크게 사용하는 것이 가능하게 되기 때문에, 노이즈를 차단하는 특성을 보다 향상시킬 수 있다.
그 결과, SIP(반도체 장치)(10)에서 아날로그 칩(101)에의 전원 노이즈 간섭을 저감하면서 고밀도 실장의 실현을 도모할 수 있다.
또한, 아날로그 칩(101)에의 전원 간섭을 저감할 수 있기 때문에, SIP(10)의 신호의 품질을 확보할 수 있음과 함께, 전원의 안정화를 도모할 수 있다.
본 실시예는, 패키지 기판(51)에서의 EBG 배선부(52)를 포함하는 배선 패턴의 변경만으로 실현이 가능하기 때문에, 여분의 부품을 필요로 하지 않고 저코스트로 전원 간섭의 저감화와 고밀도 실장의 실현화를 도모할 수 있다.
또한, 실시예의 SIP(10)에서는, 전술된 바와 같이 패키지 기판의 크기에 육박하는 길이의 EBG 배선부가 개재됨으로써 최대한의 효과를 얻고 있다. 한편, 필요한 노이즈 차단의 효과를 얻는 데에 충분한 길이의 EBG 패턴을 개재하면 되기 때문에, 패키지 기판의 부분적인 영역만을 EBG 배선부로 하는 구조에서도 발명의 효과를 발휘할 수 있다.
(실시예 2)
도 12는 본 발명의 실시예 2의 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도이다.
본 실시예 2의 SIP(반도체 장치)(10)는, 디지털용 전원 배선부(54D)를 패키지 기판(51)의 이면에 가까운 측에 배치한 것이다. 즉, 디지털용 전원 배선부(54D)를 EBG 배선부(52)와 땜납 볼(71) 사이에 배치한 것이다. 이에 의해, 디지털용 전원 배선부(54D)의 배선층을 포함하는 층에서, 아날로그용 전원 배선부(54A)의 바로 아래에 대응하는 영역에 디지털 신호용의 배선을 형성하는 것이 가능하게 되고, 배선 사용율을 향상할 수 있다.
또한, 디지털용 전원 배선부(54D)를 패키지 기판(51)의 이면에 가까운 측에 배치함으로써, 디지털 전원 접속용 비어(64)를 짧게 해서 디지털용 전원 배선부(54D)를 땜납 볼(71)과 최단으로 접속할 수 있다. 이에 의해, 저임피던스로 프린트 기판(80)(도 22참조)에 접속할 수 있어, 디지털 노이즈를 저감할 수 있다.
또한, 아날로그용 전원 배선부(54A)의 배선층을 포함하는 층에서, 디지털용 전원 배선부(54D)의 바로 위에 대응하는 영역에 아날로그 신호용의 배선을 형성하는 것이 가능하게 되며, 상기와 마찬가지로, 배선 사용율을 향상할 수 있다.
또한, 디지털용 전원 배선부(54D)는, 땜납 볼(71)에 저임피던스로 접속되어 있기 때문에, EBG의 차단 효과에 영향을 미치는 경우는 없다. 따라서, 본 실시예 2의 SIP(10)도, 실시예 1의 SIP(10)와 마찬가지의 효과를 얻을 수 있다.
(실시예 3)
도 13은 본 발명의 실시예 3의 반도체 장치의 패키지 기판에서의 내부 배선의 주회의 일례를 도시하는 구조도이다.
본 실시예 3의 SIP(반도체 장치)(10)는, 아날로그 칩(101)과 디지털 칩(102) 각각의 신호 배선을 나타낸 것이다. 아날로그용 신호 배선부(아날로그 소자용 신호 배선부)(55A)는, 아날로그용 전원 배선부(54A) 또는 그라운드 배선부(53)에 인접해서 주회되어 아날로그 칩(101)과 땜납 볼(71)을 접속하고 있다. 예를 들면, 아날로그용 신호 배선부(55A)는, 아날로그 칩(101)과 아날로그용 전원 배선부(54A) 사이에서 아날로그용 전원 배선부(54A)를 따라 배치되고, 또한 아날로그 칩(101)용의 신호 접속 단자인 아날로그용 신호 접속 단자(23A)와 아날로그 신호용의 땜납 볼(71)을 접속하고 있다.
이와 같이, 아날로그용 신호 배선부(55A)를 아날로그용 전원 배선부(54A) 또는 그라운드 배선부(53)에 인접해서 배치함으로써, 아날로그 신호의 리턴 전류를 아날로그용 전원 배선부(54A) 또는 그라운드 배선부(53)에 흘릴 수 있다. 즉, 아날로그용 신호 배선부(55A)를 EBG 배선부(52)에 인접시키면, 아날로그 신호의 리턴 전류가 EBG 층을 흐르게 되고, 특정한 주파수에서 신호를 전반할 수 없게 된다. 이것을 피하기 위해서 아날로그용 신호 배선부(55A)를 EBG 배선부(52)에 인접시키지 않고 아날로그용 전원 배선부(54A) 또는 그라운드 배선부(53)에 인접시킨다.
마찬가지로, 디지털용 신호 배선부(디지털 소자용 신호 배선부)(55D)는, 디지털 칩(102)과 디지털용 전원 배선부(54D) 사이에서 디지털용 전원 배선부(54D)를 따라 배치되고, 또한 디지털 칩(102)용의 신호 접속 단자인 디지털용 신호 접속 단자(23D)와 디지털 신호용의 땜납 볼(71)을 접속하고 있다. 아날로그 신호의 경우와 마찬가지로, 디지털 신호의 리턴 전류를 EBG층이 아니라 디지털용 전원 배선부(54D) 또는 그라운드 배선부(53)에 흘릴 수 있다.
또한, 도 13에 도시한 SIP(10)의, 신호 배선(55A)이 접속된 땜납 볼의 옆에 위치하는 땜납 볼을, EBG 배선부(52)와 비어에서 접속하고, 이 땜납 볼을 아날로그 신호용의 접속 단자와 쌍을 이루는 전원 접속 단자로 하는 변형이 가능하다. 이 변형에 의하면, SIP의 외부에 접속하는 회로 장치에 이르기까지, 신호 경로와 근접한 리턴 경로를 형성하는 것이 가능하고, 이에 의해 노이즈 혼입을 더욱 저하할 수 있다.
(실시예 4)
도 14는 본 발명의 실시예 4의 반도체 장치의 패키지 기판에 형성된 아날로그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평면도, 도 15는 본 발명의 실시예 4의 반도체 장치의 패키지 기판에 형성된 그라운드 배선부의 구조의 일례를 도시하는 평면도이다. 또한, 도 16은 본 발명의 실시예 4의 반도체 장치의 패키지 기판에 형성된 EBG 배선부의 구조의 일례를 도시하는 평면도, 도 17은 본 발명의 실시예 4의 반도체 장치의 외부 단자의 배선 상태의 일례를 도시하는 이면도이다.
본 실시예 4는, EBG 배선부(52)의 변형예의 구조를 도시하는 것이다. 도 14는 전원층(V)을 도시하고 있고, 아날로그용 전원 배선부(54A)의 면적이 실시예 1에 비교하여 작아지고, 한편, 디지털용 전원 배선부(54D)의 면적이 커진 경우의 구조를 도시하는 것이다. 이와 같이 아날로그용 전원 배선부(54A)의 면적이 작아진 경우에도, 아날로그용 전원 배선부(54A)에서 인출 배선(56)을 통해서 EBG 접속용 비어(61)와 접속함으로써, 아날로그용 전원 배선부(54A)와 EBG 접속용 비어(61)를 확실하게 접속할 수 있다.
즉, 면적이 작아진 아날로그용 전원 배선부(54A)에서, 폭이 좁은 인출 배선(56)을 형성하고, 이 인출 배선(56)에 EBG 접속용 비어(61)를 접속함으로써, 아날로그용 전원 배선부(54A)와 EBG 배선부(52)를 인출 배선(56) 및 EBG 접속용 비어(61)를 통해서 확실하게 접속할 수 있다. 또한, 인출 배선(56)은, 예를 들면, EBG 배선부(52)의 단위 셀(52c)이 작은 면적의 제2 배선 패턴(52b)과 동등한 폭 정도의 인출용의 배선이다.
한편, 디지털용 전원 배선부(54D)는 실시예 1보다 큰 면적으로 되어 있기 때문에, 디지털용 전원 배선부(54D)에 보다 많은 디지털 전원 접속용 비어(64)를 접속하고, 이들 디지털 전원 접속용 비어(64)를, 도 15의 그라운드 배선층(G)에 나타내는 그라운드 배선부(53)의 전원 접속용 비어홀 안티 패드(63) 및 도 16의 EBG층(V(EBG))에 나타내는 EBG 배선부(52)의 전원 접속용 비어홀 안티 패드(63)를 통과해서, 도 17에 도시하는 외부 단자인 땜납 볼(71)에 직접 접속하고 있다.
이와 같이 디지털측에서는, 보다 많은 디지털 전원 접속용 비어(64)를 통해서 디지털용 전원 배선부(54D)와 땜납 볼(71)을 접속하고 있기 때문에, 디지털 칩(102)으로부터 발생하는 노이즈를 작게 할 수 있다.
이에 의해, 소비 전력이 크고, 또한 높은 클럭 주파수를 갖는 디지털 칩(102)이어도 EBG 배선부(52)에 의해 전원 노이즈를 차단할 수 있다.
그 결과, 디지털 칩(102)의 디지털 회로의 급전 임피던스를 저하시켜, SIP(반도체 장치)(10)의 신호의 품질을 더욱 향상할 수 있다.
또한, 도 14에 도시하는 바와 같이 디지털용 전원 배선부(54D)와 아날로그용 전원 배선부(54A) 사이에는, T 이상의 간격이 필요하다. 예를 들면, T=1mm이다. 이에 의해, 디지털 전원 노이즈가 디지털용 전원 배선부(54D)로부터 아날로그용 전원 배선부(54A)에 직접 간섭하는 것을 저지할 수 있다.
(실시예 5)
도 18은 본 발명의 실시예 5의 반도체 장치의 패키지 기판에 형성된 아날로그 소자용 전원 배선부와 디지털 소자용 전원 배선부의 구조의 일례를 도시하는 평 면도, 도 19는 본 발명의 실시예 5의 반도체 장치의 패키지 기판의 그라운드 배선부에 형성된 제1 EBG 배선부의 구조의 일례를 도시하는 평면도이다. 또한, 도 20은 본 발명의 실시예 5의 반도체 장치의 패키지 기판에 형성된 제2 EBG 배선부의 구조의 일례를 도시하는 평면도, 도 21은 본 발명의 실시예 5의 반도체 장치의 외부 단자의 배치 상태의 일례를 도시하는 이면도이다.
도 18∼도 21에 도시하는 본 실시예 5는, EBG 배선부(52)의 다른 변형예의 구조를 도시하는 것으로, 도 18에 도시하는 전원층(V)에 대하여 EBG 패턴을 그라운드용과 디지털용으로 2개 갖는 것이다. 즉, 도 20에 도시하는 EBG층(V(EBG))의 전원용 EBG 배선부(제2 EBG 배선부)(58) 외에, 도 19에 도시하는 그라운드층(G)인 그라운드 배선부(53)에도 그라운드용 EBG 배선부(제1 EBG 배선부)(57)를 형성한 것이다.
이와 같이 그라운드 배선부(53)에도 그라운드용 EBG 배선부(57)를 형성함으로써, EBG층의 전원용 EBG 배선부(58)와 쌍으로 되기 때문에, 노이즈 차단의 효과를 보다 크게 할 수 있다.
(실시예 6)
도 22는 본 발명의 실시예 6의 반도체 장치의 실장 상태에서의 내부 배선의 주회의 일례를 도시하는 구조도이다.
본 실시예 6은, SIP(10)의 프린트 기판(80)에의 실장시의 배선의 접속에 대해서 설명하는 것이다. SIP(10)의 그라운드 배선부(53)는 프린트 기판(80)의 그라운드 배선부(81)에 접속되고, 또한 디지털용 전원 배선부(54D)는 프린트 기판(80) 의 전원 배선부(82)에 접속된다. 단, 아날로그용 전원 배선부(54A)는 직접 땜납 볼(71)에 접속되어 있지 않고, 반드시 EBG 배선부(52)를 통해서 접속되어 있다.
아날로그용 전원 배선부(54A)가, EBG 배선부(52)를 통하지 않고, 땜납 볼(71)에 접속된 구조에서는, 디지털용 전원 배선부(54D)와 그라운드 배선부(53) 사이에 유기된 전원 노이즈가, 프린트 기판(80)의 전원 배선부(82)와 그라운드 배선부(81) 사이에 전반되고, 전원 배선부(82)로부터 아날로그용 전원 배선부(54A)에 전반하게 된다. 즉 SIP(10) 내의 EBG 배선부(52)에 의한 노이즈의 저감의 효과를 손상시키게 된다. 이것을 피하기 위해서, 아날로그용 전원 배선부(54A)는, 반드시 EBG 배선부(52)를 통해서 땜납 볼(71)에 접속되어 있다.
또한, 프린트 기판(80) 위에는 온 보드 디커플링 캐패시턴스(105)가 탑재되어 있기 때문에, 이 온 보드 디커플링 캐패시턴스(105)에 의해 프린트 기판(80)에서의 노이즈 저감이 도모되어 있다.
(실시예 7)
도 23은 본 발명의 실시예 7의 반도체 장치의 사용예의 일례를 도시하는 블록도로, SIP(10)를 디지털 카메라(90)에 내장한 예의 구성을 도시하는 것이다.
디지털 카메라(90)에 내장된 EBG 패턴 내장의 SIP(10)에서, 렌즈(92)를 통과해서 촬상 소자(91)에서 촬영된 이미지 정보를 SIP(10) 내의 디지털 처리부인 디지털 칩(102)에서 처리하고, 또한 표시부(93)에서 표시한다. 한편, 프린터나 퍼스널 컴퓨터, 인터넷의 web 서버에 안테나(94)를 통해서 통신하기 위한 아날로그 처리를 RF부인 아날로그 칩(101)에서 처리한다. 쌍방의 처리가 행해질 때에, 주로 디지털 칩(102)으로부터 발생되는 전원 노이즈를 노이즈 차단 수단(95)에 의해 차단한다. 실시예 1∼7에서 이 노이즈 차단 수단(95)이 패키지 기판(51)에 형성된 EBG 배선부(52)(그라운드용 EBG 배선부(57) 및 전원용 EBG 배선부(58)도 포함함)이다.
(실시예 8)
도 24는 본 발명의 실시예 8의 반도체 장치의 단면도를 도시한다. 본 실시예의 반도체 장치는, 아날로그 칩(101)과 디지털 칩(102)이 적층된 구조를 갖는다. 아날로그 칩(101)은, 그 주면이 패키지 기판(51)의 측으로 향해지고, 패키지 기판에 플립 칩 접속된다. 디지털 칩(102)은 아날로그 칩(101) 위에, 주면을 외측으로 해서 적층된다.
패키지 기판(51)의 내부에는, 땜납 볼(71)이 2차원 어레이 형상으로 배치된 면에 가까운 층부터 순서대로, 전원 배선부(54), EBG 배선부(52), 그라운드 배선부(53)가 있다. 또한 그 위의 층의 중심 영역에는, 아날로그 칩용 전원 배선부(54A)가 형성된다. 아날로그 칩(101)의 그라운드 접속 단자는 그라운드 배선부(53)에 비어홀(65)을 통해서 접속된다. 또한 아날로그 칩(101)의 전원 접속 단자는 아날로그용 전원 배선부(54A)에 비어홀(66)을 통해서 접속된다. 전원 배선부(54)과 외부 접속용의 땜납 볼(71)은 비어홀 접속된다. 그 전원 배선부(54)와 EBG 배선부(52)는 비어홀(61D)에서 접속된다. EBG 배선부(52)와 아날로그 칩용 전원 배선부(54A)는, EBG 배선부(52)의 비어홀(61D)의 위치와는 반대의 단부에 위치하는 비어홀(61A)에서 접속된다. 한편, 패키지 기판(51)의 EBG 배선부(52)와 동일한 깊이의 층의 끝의 영역에는, 디지털 칩용 전원 배선부(54D)가 형성된다. 디지 털 칩용 전원 배선부(54D)는 전원 배선부(54)와 비어홀(64)에서 접속되고, 또한 디지털 칩용 전원 배선부(54D)는 전원 접속용 패드(72P)와 비어홀(67)에서 접속된다. 또한 그라운드층(53)은 그라운드 접속용 패드(73P)와 비어홀(69)에 의해 접속된다. 전원 배선부(54)에 직접 연결되는 비어홀(61D)에도 다른 전원 접속용 패드(72P')가 접속되어 있다. 이들 전원 접속용 패드(72P, 72P') 및 그라운드 접속용 패드(73P)와 디지털 칩(101)이, 각각 본딩 와이어(72, 73)로 접속된다. 또한 도면에서는 생략했지만, 상기의 전원 배선 및 그라운드의 배선 외에 신호의 배선 등이 존재한다. 또한, 이들 아날로그 칩 및 디지털 칩은 밀봉용 수지(도면에서는 생략)로 밀봉되어 패키지 기판(51)과 일체화되어 있다.
본 실시예의 반도체 장치에서는, 아날로그 칩용 전원 배선부(54A)에는, EBG 배선부(52)를 통해서 급전이 이루어진다. 또한, 아날로그 칩용 전원 배선부(54A)와 EBG 배선부(52) 사이에 그라운드 배선부(53)의 층이 존재한다. 이들 2점은, 도 3 등을 참조하여 설명한 실시예 1과 유사하며, 디지털 칩과 아날로그 칩 사이의 노이즈 차단 후에 실시예 1의 반도체 장치와 마찬가지의 효과가 얻어진다.
(실시예 9)
도 25는 본 발명의 실시예 9의 반도체 장치의 단면을 도시한다. 이 반도체 장치에서는, 패키지 기판(51)의 그라운드 배선부(53)의 층으로부터 위의, 디지털 칩(102)에 이르는 부분의 구조는, 실시예 8의 반도체 장치와 전혀 변함이 없다.
도 26의 (a)는 실시예 9의 반도체 장치의 패키지 기판(51)의 아날로그 칩용 전원 배선부(54A)가 존재하는 층의 평면도이다. 도 26의 (b)는 그라운드 배선 부(53)가 존재하는 층의 평면도이다. 도 26의 (d)는 패키지 기판 이면의 평면도이다. 이들의 평면도는, 실시예 8의 반도체 장치에서도 공통으로 된다.
도 26의 (c)는, 실시예 9의 반도체 장치의 패키지 기판(51)의 EBG 배선부(52)가 존재하는 면의 평면도이다. 본 도면, 및 도 25에서 도시되는 바와 같이, EBG 배선부(52)는 패키지 기판(51)의 중간 정도의 영역에만 형성되고, 좌우의 양단 가까이의 영역에는, 각각 동일한 금속층으로 이루어지는 디지털 칩용 전원 배선부(54D1,및 54D2)가 형성된다. 디지털 칩용 전원 배선부(54D1)는 EBG 배선부(52)에 접하고 있다. 다른 말로 설명하면, 양자의 경계 위치(54T)에서는, 동일한 금속막으로부터 EBG 패턴의 금속막으로 패턴이 변화된다. EBG 배선부(52)로부터 분리된 디지털 칩용 전원 배선부(54D2)는, 비어홀(64)에 의해 외부로부터의 전원 공급을 위한 땜납 볼(712)에 접속되고, 또한 비어홀(67)에 의해 디지털 칩(101)에 전원을 연결하기 위한 패드(72P)에도 접속되어 있다. 디지털 칩용 전원 배선부(54D1)는, 디지털 칩(101)에 전원을 연결하기 위한 다른 패드(72P'), 및 외부로부터의 전원 공급을 위한 다른 땜납 볼(711)에 비어홀(61D)에 의해 접속되어 있다. 또한, EBG 배선부(52)는, 디지털 칩용 전원 배선부(54D1)에 접속하고 있는 측과 반대의 단부 가까이에 있는 비어홀(61)에 의해 아날로그 칩용 전원 배선부(54A)에 접속되어 있다. 도 26의 (b)에는 비어홀(67, 61A, 61D)이 각각 그라운드 배선부(53)와 비접촉으로 통과하도록 그라운드 배선부(53)에 형성된 안티 패드(68, 62A, 62D)가 도시된다. 이에 의해, 아날로그 칩(101)에의 전원의 공급 경로가 형성된다.
본 실시예에서도, 아날로그 칩용 전원 배선부는 그라운드층에 의해 격리되어 배치됨과 함께, 디지털 칩에의 전원 공급 경로 사이에 EBG 배선부가 개재하는 구성으로 되어 있다. 따라서, 전원 공급 경로를 통한 디지털 칩과 아날로그 칩 사이의 노이즈 누설의 방지의 점에서 실시예 8의 반도체 장치와 동등한 효과를 얻을 수 있다.
(실시예 10)
도 27은 실시예 10의 반도체 장치의 단면을 도시한다. 본 실시 양태의 반도체 장치는 아날로그 칩(101), 디지털 칩(102)의 적층순이 실시 양태 8 혹은 실시의 양태 9의 반도체 장치와 반대로 되어 있다. 디지털 칩(102)은, 그 주면이 패키지 기판(51)의 측으로 향해지고, 패키지 기판(51)에 플립 칩 접속된다. 아날로그 칩(101)은 그 디지털 칩(102) 위에, 주면을 외측으로 해서 적층된다.
도 28의 (a)는 실시예 10의 패키지 기판(51)의 개별 전원층의 평면도, 도 28의 (b)는 그라운드층의 평면도, 도 28의 (c)는 EBG층의 평면도, 도 28의 (d)는 패키지 기판 이면의 평면도이다.
이들의 도면이 도시하는 바와 같이, 패키지 기판(51)의 개별 전원층에는 아날로그 칩용 전원 배선부(54A1), 디지털 칩용 전원 배선부(54D), 또 하나의 아날로그 칩용 전원 배선부(54A2)가 서로 분리되어 배열된다. 중앙의 디지털 칩용 전원 배선부(54D)는 기판 이면의 땜납 볼(713)과 비어홀(64)에 의해 접속되어 있고, 이에 의해 외부로부터 전원이 공급된다. 디지털 칩(102)의 전원용 범프는 디지털 칩용 전원 배선부(54D)에 연결되는 비어홀(67)에 접속된다. 또한 디지털 칩(102)의 그라운드용 범프는 그라운드층의 그라운드 배선부(53)에 연결되는 비어홀(69)에 접 속된다. 아날로그 칩용 전원 배선부(54A1와 54A2)에는 외부로부터 직접이 아니라, 디지털 칩용 전원 배선부(54D)를 통해서 전원이 공급된다. 즉, EBG 배선부(52)의 중앙 부분이 비어홀(61)에 의해 디지털 칩용 전원 배선부(54D)에 접속되고, EBG 배선부(52)의 양단부는 비어홀(611과 612)에 의해 아날로그 칩용 전원 배선부(54A1, 54A2)에 각각 접속된다. 도 28의 (b)에 도시하는 바와 같이, 기판의 거의 전체면을 차지하는 그라운드 배선부(53)에는 이들의 비어홀(61, 611, 612)이 통과하는 안티 패드(62)가 형성된다. 아날로그 칩용 전원 배선부(54A1, 54A2)에는 전원용 패드(72P)가 각각 접속되고, 또한, 그라운드층과 그라운드용 패드(73P)는 비어홀(66)에 의해 접속된다. 전원용 패드(72P)와 아날로그 칩(101) 사이를 본딩 와이어(72)로 접속하고, 그라운드용 패드(73P)와 아날로그 칩(101) 사이를 본딩 와이어(73)로 접속함으로써 아날로그 칩(101)에의 급전 경로가 완성된다.
본 실시예에서는, 아날로그 칩에 이르는 전원 공급 경로에, 패키지 기판의 길이의 대략 반의 유효 길이를 갖는 EBG 패턴이 개재하고, 또한 EBG 배선부는 그라운드 배선부에 의해 격리된 위치에 배치된다. 이 구조에 의해, 디지털 칩과 아날로그 칩 사이의 노이즈 누설이 유효하게 방지된다.
(실시예 11)
도 29는 실시예 11의 반도체 장치의 단면을 도시한다. 본 실시예의 반도체 장치는 플립 칩 접속에 의해 기반에 적층된 디지털 칩 위에, 또한 아날로그 칩을 플립 칩 접속에 의해 적층한 것이다. 패키지 기판(51)의 내부의 각층의 구조는 실시예 10의 패키지 기판(51)과 변함이 없다. 동일 부분에는 동일 부호를 붙이고 있 기 때문에 도 27, 도 28의 (a)∼도 28의 (d)의 설명도 참조하고자 한다.
디지털 칩(102)의 하면에는 땜납 볼이 배열되어 있고, 패키지 기판의 상면에 배열되는 패드에 압착 접속된다. 그 중 중간 정도에 위치하는 땜납 볼의 몇몇은 디지털 칩(102)의 내부의 회로에 급전하기 위한 접속 범프로서, 패키지 기판(51)의 디지털 칩용 전원 배선부(54D)에 연결되는 비어홀(67)의 선단의 패드, 혹은 그라운드 배선부(53)에 연결되는 비어홀(69)의 선단의 패드에 각각 접속된다.
한편, 디지털 칩(102)의 주변부에는 복수의 관통 비어홀이 형성되고, 아날로그 칩(101)과 패키지 기판(51) 사이의 전기 접속이 이들의 관통 비어홀을 통해서 행해진다. 땜납 볼(311)이 아날로그 칩용 전원 배선부(54A1)로부터 연장한 비어홀(66)의 선단에 접속되므로, 관통 비어홀(301)은 전원 VCC에 연결된다. 마찬가지로 땜납 볼(313)이 아날로그 칩용 전원 배선부(54A2)로부터 연장한 비어홀의 선단에 접속되므로, 관통 비어홀(303)도 전원 VCC에 연결된다. 한편, 땜납 볼(312)은 그라운드 배선부(54)로부터 연장한 비어홀(65)의 선단에 접속되므로, 관통 비어홀(302)은 그라운드 VSS에 연결된다. 땜납 볼(314)은 그라운드 배선부(54)로부터 연장한 다른 비어홀에 접속되기 때문에, 관통 비어홀(304)도 그라운드 VSS에 연결된다. 이들의 관통 비어홀(301∼304)의 각각의 타단의 패드와 아날로그 칩(101)의 패드는 땜납 볼(351∼354)에 의해 각각 접속되고, 이에 의해 아날로그 칩(101)에의 급전 경로가 형성된다. 또한, 도 29에서도 전원 공급을 위한 배선 이외의 배선은 생략하고 있다. 실제의 반도체 장치에는, 신호 전달의 배선이 존재한다. 바람직한 예로서는, 디지털 칩과 패키지 기판 사이의 신호의 전달도, 아날로그 칩에 형성 된 관통 비어홀을 이용한 신호 경로를 이용한다.
본 실시예에서도, 실시예 10과 마찬가지로 디지털 칩과 아날로그 칩 사이의 노이즈 누설이 유효하게 방지된다.
(실시예 12)
도 30은 실시예 12의 반도체 장치의 단면을 도시한다. 본 실시 양태의 반도체 장치는 아날로그 칩을 탑재하는 기판과 디지털 칩을 탑재하는 기판을 갖고, 전체적으로 복합 패키지 구조로 되어 있다.
외부에의 접속용의 땜납 볼 어레이를 구비한 기판(51D)은 그라운드층(53D)과 전원층(54D)을 구비한다. 전원층(54D)은 땜납 볼(713)에 비어홀(64D)에서 접속되어 있고, 그 위에 외부로부터 디지털 칩용의 전원 전압 VCCD가 인가된다. 그라운드층(53D)은 땜납 볼(714)과 접속되고, 그 위에 그라운드 전압 VSSD가 공급된다. 디지털 칩(102)은 기판(51D)에 플립 칩 접속되어 전원층(54D)과 그라운드층(53D)에 연결되고, 그 위에 전원의 공급을 받는다. 또한 공급되는 전원의 안정화를 위한 디커플링 캐패시터(104)가 전원층(54D)과 그라운드층(53D) 사이에 접속된다.
기판(51A)은, 그 하측부터 순서대로 EBG층(52)과, 그라운드층(53A)과, 전원층(54A)을 구비한다. 어느 층도 기판(51)에의 거의 끝에서 끝에 걸쳐 형성되어 있다. 기판(51A)은 금속 핀(321, 322 및 323)에 의해 기판(51D)에 고정되어 있다. 이들 금속 핀은 아날로그 칩(101)에 전원을 공급하는 경로의 일부로 되어 있다. 즉 기판(51A)의 EBG층(52)의 한쪽 단부는 기판(51D)의 전원층(54D)과, 비어홀(64A), 금속 핀(321) 및 비어홀(64D)을 통해서 접속된다. 또한 EBG층(52)의 다 른 쪽 단부와 전원층(54A)은 비어홀(61)을 통해서 접속된다. 또한, 기판(51A) 의 그라운드층(53A)은 비어홀(65A), 금속 핀(322) 및 비어홀(65D)을 통해서 기판(51D)의 그라운드층(53D)과 접속된다. 아날로그 칩(101)은 기판(51A)에 플립 칩 접속되어 전원층(54A)과 그라운드층(53A)에 연결되고, 그 위에 전원의 공급을 받는다. 전원층(54A)과 그라운드층(53A) 사이에, 전원 안정화를 위한 디커플링 캐패시터(103)가 접속된다.
이상에 의한 아날로그 칩(101)에의 전원 공급 경로에는, EBG층(52)이 개재하기 때문에, 다른 실시예와 마찬가지로 아날로그 칩과 디지털 칩 사이의 노이즈 차단이 이루어진다.
(실시예 13)
도 31은 실시예 13의 반도체 장치의 평면도, 도 32는 동일 반도체 장치의 단면도이다. 본 실시예의 반도체 장치에서는, 아날로그 집적 회로와 디지털 집적 회로의 양쪽을 형성한 반도체 칩을 이용한다.
반도체 칩(100)의 일부 영역(100A)에는 아날로그 집적 회로가 형성된다. 이하에서는, 이를 아날로그부라고 부른다. 또한, 이와 인접하는 다른 영역(100D)에는 디지털 집적 회로가 형성된다. 이하에서는 이를 디지털부(100D)라고 부른다. 아날로그부(100A)와 디지털부(100D)는, 각각 다른 전원용 범프 및 그라운드용 범프를 구비하고, 이들에 의해 개별로 급전 가능한 구조로 되어 있다.
패키지 기판(51)의 구조는 앞에서 도 3을 이용하여 설명한 실시예 1의 패키지 기판과 기본적으로 변함이 없다. 즉 패키지 기판(54)의 아래부터 순서대로 EBG 배선부(52), 그라운드 배선부(53)를 구비한다. 또한 그 위의 층의 일부 영역이 아날로그용 전원 배선부(54A)이며, 다른 영역이 디지털용 전원 배선부(54D)이다. EBG 배선부(52)의 한쪽 단과 아날로그용 전원 배선부(54A)가 비어홀(612)을 통해서 접속된다. EBG 배선부(52)의 다른 쪽 단과 디지털용 배선부(54D)가 비어홀(61)을 통해서 접속된다. 반도체 칩(100)의 디지털부(100D)의 전원용 범프는 디지털용 전원 배선부(54D)와 비어(67)를 통해서 접속되고, 그라운드용 범프는 그라운드 배선부(53)와 비어홀(65)을 통해서 접속된다. 반도체 칩(100)의 아날로그부(100A)의 전원용 범프는 아날로그용 전원 배선부(54A)와 비어(66)를 통해서 접속된다. 전원 공급용의 땜납 볼(71)과 디지털용 전원 배선부(54D)가 비어(64)를 통해서 접속되어 있고, 그라운드용의 땜납 볼과 그라운드 배선부(53)가 접속되어 있다.
이상에 의해, 아날로그부(100A)에 이르는 전원 공급 경로의 도중에는 EBG 배선부가 개재하고, 그 위에 디지털부(100A)와 아날로그부(100B)는 직류적으로 접속되어도 특정 고주파 영역에서 차단된다. 따라서 아날로그부와 디지털부 사이의 노이즈 차단의 효과가 얻어진다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예 1∼7에서는, 반도체 장치가 BGA 타입의 경우에 대하여 설명했지만, 상기 반도체 장치의 외부 단자는 땜납 볼(71)에 한하지 않고, 랜드 등이어도 된다. 따라서, 상기 반도체 장치는, LGA(Land Grid Array) 등이어도 된 다.
<산업상의 이용 가능성>
본 발명은, 아날로그 반도체 소자와 디지털 반도체 소자를 갖는 전자 장치에 바람직하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
EBG 배선부의 일단에 프린트 기판의 아날로그 소자용 전원 배선부가 접속되고, 또한 타단에 디지털 소자용 전원 배선부가 접속되고, 또한 각각의 소자용 그라운드 접속 단자가 공통의 그라운드 배선부에 접속됨과 함께, 아날로그 소자용 전원배선부와 EBG 배선부 사이에 양자를 세퍼레이트하는 그라운드 배선부가 배치되어 있음으로써, 아날로그 반도체 소자에의 전원 노이즈 간섭을 저감하면서 고밀도 실장의 실현을 도모할 수 있다.

Claims (23)

  1. 전원 접속 단자 및 그라운드 접속 단자가 접속된 디지털 반도체 소자와,
    전원 접속 단자 및 그라운드 접속 단자가 접속된 아날로그 반도체 소자와,
    상기 디지털 반도체 소자와 상기 아날로그 반도체 소자가 탑재된 배선 기판과,
    상기 배선 기판에 접속된 복수의 외부 단자를 갖고,
    상기 배선 기판은, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 상기 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부와, 그라운드 배선부와, 상기 EBG 배선부의 한쪽 단에 접속된 디지털 소자용 전원 배선부와, 상기 EBG 배선부의 다른 쪽 단에 접속된 아날로그 소자용 전원 배선부를 갖고,
    상기 디지털 반도체 소자용의 상기 그라운드 접속 단자와 상기 아날로그 반도체 소자용의 상기 그라운드 접속 단자는, 상기 배선 기판의 상기 그라운드 배선부에 접속되고,
    상기 디지털 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 상기 디지털 소자용 전원 배선부에 접속되고,
    상기 아날로그 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 상기 아날로그 소자용 전원 배선부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선 기판의 상기 그라운드 배선부는, 상기 아날로그 소자용 전원 배선부의 층과 상기 EBG 배선부의 층 사이의 층에 배치되고, 상기 아날로그 반도체 소자는, 상기 아날로그 소자용 전원 배선부에 상기 EBG 배선부보다 근접해서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배선 기판의 상기 아날로그 소자용 전원 배선부는, 상기 EBG 배선부를 통해서 상기 외부 단자 중 하나에 접속되고, 상기 디지털 소자용 전원 배선부는, 상기 EBG 배선부를 통하지 않고 직접 상기 외부 단자 중 하나에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 배선 기판 중에, 상기 아날로그 반도체 소자용의 신호 접속 단자와 아날로그 신호용의 외부 단자를 접속하는 아날로그 소자용 신호 배선부를 더 갖고, 상기 아날로그 소자용 신호 배선부는 상기 아날로그 반도체 소자와 상기 아날로그 소자용 전원 배선부의 층 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 아날로그 소자용 신호 배선부는, 상기 아날로그 소자용 전원 배선부를 따라 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 배선 기판의 상기 아날로그 소자용 전원 배선부와 상기 디지털 소자용 전원 배선부는 동일 배선층에 배치되고, 또한 상기 아날로그 소자용 전원 배선부와 상기 디지털 소자용 전원 배선부 사이에는 1mm 이상의 간격을 갖고, 상기 아날로그 소자용 전원 배선부와 상기 EBG 배선부는, 비어 배선 및 인출 배선을 통해서 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 아날로그 반도체 소자는 상기 배선 기판에, 상기 아날로그 반도체 소자의 전원 접속 단자 및 상기 아날로그 반도체 소자의 그라운드 접속 단자를 이용해서 플립 칩 접속되고, 상기 디지털 반도체 소자는 상기 아날로그 반도체 소자에 적층되고, 상기 디지털 반도체 소자의 전원 접속 단자 및 그라운드 접속 단자는, 각각 본딩 와이어를 통해서 상기 배선 기판의 디지털 소자용 전원 배선부 및 그라운드 배선부에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 전원 접속 단자 및 그라운드 접속 단자가 접속된 디지털 반도체 소자와,
    전원 접속 단자 및 그라운드 접속 단자가 접속된 아날로그 반도체 소자와,
    상기 디지털 반도체 소자와 상기 아날로그 반도체 소자가 탑재된 배선 기판과,
    상기 배선 기판에 접속된 복수의 외부 단자를 갖고,
    상기 배선 기판은, 2개의 서로 다른 면적의 배선 패턴의 조합으로 이루어지는 단위 배선 패턴이 평면 위에 규칙적으로 복수 배치되어 이루어지는 EBG 배선부와, 그라운드 배선부와, 상기 EBG 배선부의 한쪽 단에 접속된 디지털 소자용 전원 배선부와, 상기 EBG 배선부의 다른 쪽 단에 접속된 아날로그 소자용 전원 배선부를 갖고,
    상기 디지털 반도체 소자용의 상기 그라운드 접속 단자와 상기 아날로그 반도체 소자용의 상기 그라운드 접속 단자는, 상기 배선 기판의 상기 그라운드 배선부에 접속되고,
    상기 디지털 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 상기 디지털 소자용 전원 배선부에 접속되고,
    상기 아날로그 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 상기 아날로그 소자용 전원 배선부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 배선 기판의 상기 그라운드 배선부는, 상기 아날로그 소자용 전원 배선부의 층과 상기 EBG 배선부의 층 사이의 층에 배치되고, 상기 아날로그 반도체 소 자는, 상기 아날로그 소자용 전원 배선부에 상기 EBG 배선부보다 근접해서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 배선 기판의 상기 아날로그 소자용 전원 배선부는, 상기 EBG 배선부를 통해서 상기 외부 단자에 접속되고, 상기 디지털 소자용 전원 배선부는, 상기 EBG 배선부를 통하지 않고 직접 상기 외부 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 배선 기판 중에, 상기 아날로그 반도체 소자용의 신호 접속 단자와 아날로그 신호용의 외부 단자를 접속하는 아날로그 소자용 신호 배선부를 더 갖고, 상기 아날로그 소자용 신호 배선부는 상기 아날로그 반도체 소자와 상기 아날로그 소자용 전원 배선부의 층 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 배선 기판의 상기 아날로그 소자용 전원 배선부와 상기 디지털 소자용 전원 배선부는 동일 배선층에 배치되고, 또한 상기 아날로그 소자용 전원 배선부와 상기 디지털 소자용 전원 배선부 사이에는 1mm 이상의 간격을 갖고 있는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 배선 기판의 상기 아날로그 소자용 전원 배선부와 상기 EBG 배선부는, 비어 배선 및 인출 배선을 통해서 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 배선 기판 위에, 상기 배선 기판의 상기 아날로그 소자용 전원 배선부와 상기 그라운드 배선부를 전기적으로 접속하는 콘덴서 소자가 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서,
    상기 배선 기판의 상기 디지털 소자용 전원 배선부의 면적은, 상기 아날로그 소자용 전원 배선부보다 큰 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 배선 기판의 상기 EBG 배선부에서의 2개의 서로 다른 면적의 배선 패턴 중 한쪽의 배선 패턴은 L자형인 것을 특징으로 하는 반도체 장치.
  17. 전원 접속 단자 및 그라운드 접속 단자가 접속된 디지털 반도체 소자와,
    전원 접속 단자 및 그라운드 접속 단자가 접속된 아날로그 반도체 소자와,
    상기 디지털 반도체 소자와 상기 아날로그 반도체 소자가 탑재된 배선 기판과,
    상기 배선 기판에 접속된 복수의 외부 단자를 갖고,
    상기 배선 기판은, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 상기 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부를 그라운드용과 전원용으로 2개 갖고,
    상기 그라운드용의 제1 EBG 배선부는, 한쪽 단이 디지털 소자용 그라운드 배선부에 접속되고, 다른 쪽 단이 아날로그 소자용 그라운드 배선부에 접속되고,
    상기 전원용의 제2 EBG 배선부는, 한쪽 단이 디지털 소자용 전원 배선부에 접속되고, 다른 쪽 단이 아날로그 소자용 전원 배선부에 접속되고,
    상기 디지털 반도체 소자용의 상기 그라운드 접속 단자는, 상기 배선 기판의 디지털 소자용 그라운드 배선부에 접속되고,
    상기 아날로그 반도체 소자용의 상기 그라운드 접속 단자는, 상기 배선 기판의 아날로그 소자용 그라운드 배선부에 접속되고,
    상기 디지털 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 디지털 소자용 전원 배선부에 접속되고,
    상기 아날로그 반도체 소자용의 상기 전원 접속 단자는, 상기 배선 기판의 아날로그 소자용 전원 배선부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  18. 복수의 외부 단자를 포함한 배선 기판과,
    상기 배선 기판에 플립 칩 접속에 의해 탑재되는 디지털 반도체 소자와,
    상기 디지털 반도체 소자에 더 적층되는 아날로그 반도체 소자를 갖고,
    상기 배선 기판에는, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 상기 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부와, 그라운드 배선부와, 상기 EBG 배선부의 중앙에 비어 배선에 의해 접속된 디지털 소자용 전원 배선부와, 상기 EBG의 양단에 각각 비어 배선에 의해 접속된 복수의 아날로그 소자용 전원 배선부를 갖고,
    상기 디지털 반도체 소자의 전원 접속 단자가 상기 디지털 소자용 전원 배선부에, 또한 상기 디지털 반도체 소자의 그라운드 접속 단자가 상기 그라운드 배선부에, 각각 플립 칩 접속에 의해 전기 접속되고,
    상기 아날로그 반도체 소자의 복수의 전원 접속 단자와 상기 복수의 아날로그 소자용 전원 배선부가, 또한 상기 아날로그 반도체 소자의 그라운드 접속 단자와 상기 그라운드 배선부가 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 디지털 소자용 전원 배선부와 상기 복수의 아날로그 소자용 전원 배선부는 상기 배선 기판 중의 동일한 배선층에 형성되고, 또한 상기 동일한 배선층과 상기 EBG 배선부의 층 사이에는 상기 그라운드 배선부의 층이 개재되는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 아날로그 반도체 소자의 복수의 전원 접속 단자와 상기 복수의 아날로그 소자용 전원 배선부의 접속, 및 상기 아날로그 반도체 소자의 그라운드 접속 단자와 상기 그라운드 배선부의 접속은 각각 본딩 와이어를 통해서 행해지는 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서,
    상기 아날로그 반도체 소자의 복수의 전원 접속 단자와 상기 복수의 아날로그 소자용 전원 배선부의 접속, 및 상기 아날로그 반도체 소자의 그라운드 접속 단자와 상기 그라운드 배선부의 접속은, 상기 디지털 반도체 소자에 각각 형성한 칩 관통 비어홀을 통해서 행해지는 것을 특징으로 하는 반도체 장치.
  22. 복수의 외부 단자를 포함한 제1 배선 기판과,
    상기 제1 배선 기판에 탑재된 디지털 반도체 소자와
    상기 제1 배선 기판에 적층된 제2 배선 기판과,
    상기 제2 배선 기판에 탑재된 아날로그 반도체 소자를 갖고,
    상기 제1 배선 기판에는, 상기 외부 단자 중 하나와 상기 디지털 반도체 소자의 전원 단자의 전기 접속을 행하는 제1 전원 배선부와, 상기 외부 단자 중 다른 하나와 상기 디지털 반도체 소자의 그라운드 단자의 전기 접속을 행하는 제1 그라운드 배선부를 갖고,
    상기 제2 배선 기판에는, 일단이 상기 제1 배선 기판의 제1 전원 단자에 접속되고, 2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 상기단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부와, 상기 제1 배선 기판의 제1 그라운드 단자에 접속된 제2 그라운드 배선부와, 상기 EBG 배선부의 타단과 접속된 제2 전원 배선부를 갖고,
    상기 제2 전원 배선부와 상기 아날로그 반도체 소자의 전원 접속 단자가 전기 접속되고, 상기 제2 그라운드 배선부와 상기 아날로그 반도체 소자의 그라운드 접속 단자가 전기 접속되는 것을 특징으로 하는 반도체 장치.
  23. 아날로그 집적 회로가 형성된 아날로그부와, 디지털 집적 회로가 형성된 디지털부를 갖고, 상기 아날로그부용의 전원 접속 단자 및 그라운드 접속 단자, 및 상기 디지털부용의 전원 접속 단자 및 그라운드 접속 단자를 각각 개별로 포함하는 반도체 칩과,
    상기 반도체 칩을 탑재하고, 또한 외부 접속 단자를 포함하는 배선 기판을 갖고,
    상기 배선 기판에는,
    2개의 서로 다른 임피던스를 갖는 배선 패턴을 단위 배선 패턴으로서 상기 단위 배선 패턴이 평면 위에 복수 배치되어 이루어지는 EBG 배선부와,
    그라운드 배선부와,
    상기 EBG 배선부의 한쪽 단에 접속된 디지털부용 전원 배선부와,
    상기 EBG 배선부의 다른 쪽 단에 접속된 아날로그부용 전원 배선부를 갖고,
    상기 디지털부용의 그라운드 접속 단자와 상기 아날로그 반도체 소자용의 상기 그라운드 접속 단자는, 상기 배선 기판의 상기 그라운드 배선부에 접속되고,
    상기 디지털부용의 전원 접속 단자는, 상기 배선 기판의 상기 디지털부용 전원 배선부에 접속되고,
    상기 아날로그부용의 상기 전원 접속 단자는, 상기 배선 기판의 상기 아날로그부용 전원 배선부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
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