JP4468651B2 - 集積回路パッケージの実装方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路パッケージの実装方法、特に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）パッケージであるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）を実装するのに用いて好適な集積回路パッケージの実装方法に関する。
【０００２】
なお、本明細書において「クワッド・フラット・パッケージ」とは、基板への取り付け高さを抑えたＬｏｗ−ｐｒｏｆｉｌｅ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＬＱＦＰ）や、パッケージの厚みを抑えたＴｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＴＱＦＰ）などの各種クワッド・フラット・パッケージをも含むものとする。
【０００３】
【従来の技術】
従来より、ノイズレベルの低減を目的としたプリント配線基板が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−５７４１８号公報（図１〜図２）
この特開２００２−５７４１８号公報に記載された発明においては、ＱＦＰ−ＩＣ２の各端子と電気的に接続される複数のピン３が、略正方形状に配置されているプリント配線基板１を用いている。そして、こうしたプリント配線基板１において、略正方形状を構成する辺の端部に配置されるピンを接地端子３ａにし、当該接地端子３ａに隣合わせに配置されるピンを電源端子３ｂにしている。さらに、当該接地端子３ａと電気的に接続されている導体領域５Ａが、当該接地端子３ａが配置されている角部から放射状に延設している。
【０００５】
しかしながら、近年、各種電子機器の分野においては、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：電波雑音干渉）のようなノイズ対策は不可欠になっており、上記したような従来の技術により実現される以上にノイズを低減する手法が求められていた。
【０００６】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、ノイズを低減することができるようにした集積回路パッケージの実装方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
ここで、本発明のうち請求項１に記載の発明は、プリント回路基板に実装されるクワッド・フラット・パッケージの角部に最も近接して上記プリント回路基板のグランドパターンに接続されるグランドピンを位置させ、上記プリント回路基板の電源パターンに接続される電源ピンを上記グランドピンのそれぞれに隣接して位置させるとともに、上記クワッド・フラット・パッケージの上記グランドピンと上記電源ピンとのそれぞれと接続するコンデンサを、上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に、上記グランドパターンと上記電源パターンとを介した電流経路が短くなるようにして配設し、上記クワッド・フラット・パッケージを上記プリント回路基板の表面に投影した輪郭線の内周側に形成された第１のベタパターンと、上記輪郭線の外周側に形成され、上記クワッド・フラット・パッケージの上記グランドピンの外周縁部に当たる輪郭線と所定の間隔を有して端辺が位置する第２のベタパターンと、上記第１のベタパターンと上記第２のベタパターンとを連結するとともに上記グランドピンの外周縁部に当たる輪郭線内に位置する接続端部を有し、上記グランドピンの端部において上記グランドパターンを介して上記コンデンサが接続される先端部とは逆側の異なる位置で上記接続端部により上記グランドピンと接続する第３のベタパターンとを有する上記プリント回路基板に、上記クワッド・フラット・パッケージを実装するようにしたものである。
【０００８】
また、本発明のうち請求項２に記載の発明は、表面に所定のグランドパターンならびに電源パターンが形成されたプリント回路基板に実装されるクワッド・フラット・パッケージは、略直方体形状であって、互いに対向する略矩形形状の上面ならびに下面と、上記上面ならびに上記下面と直交する略矩形形状の４つの側面とを備え、内部に電子部品たるＬＳＩチップが配置される本体部と、上記４つの側面のそれぞれにおいて直線状に配設される上記複数の端子と、上記複数の端子のうち上記４つの側面のそれぞれにおける最外位置に配置され上記プリント回路基板の上記グランドパターンに接続されるグランドピンと、上記グランドピンのそれぞれに隣接して配設され上記プリント回路基板の上記電源パターンに接続される電源ピンとを有し、上記クワッド・フラット・パッケージの上記グランドピンと上記電源ピンとのそれぞれと接続するコンデンサを、上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に、上記グランドパターンと上記電源パターンとを介した電流経路が短くなるようにして配設するとともに、上記クワッド・フラット・パッケージの上記本体部の上記下面と所定の間隔を有した状態で対向する略矩形形状の中央領域と、上記中央領域の外周側に位置するとともに、上記グランドピンの端部と所定の間隔を有した状態で端辺が位置し、上記プリント回路基板の上記表面に配設される上記クワッド・フラット・パッケージの外周側に延設可能な延設領域と、上記中央領域と上記延設領域とを連結し、上記グランドピンの端部において上記グランドパターンを介して上記コンデンサが接続される先端部とは逆側の異なる位置で上記グランドピンと接続する連結領域とを有するベタパターンによるベタアースパターンが上記表面に形成されている回路基板に、上記クワッド・フラット・パッケージを実装するようにしたものである。
【０００９】
また、本発明のうち請求項３に記載の発明は、請求項２に記載の発明において、上記クワッド・フラット・パッケージの上記電源ピンならびに上記グランドピンの延長方向と、上記コンデンサの長手方向における全長とが略直交するようにして、上記コンデンサを上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に配設するようにしたものである。
【００１０】
また、本発明のうち請求項４に記載の発明は、請求項２または請求項３のいずれか１項に記載の発明において、上記ベタアースパターンの上記延設領域の頂角は、４５°以上９０°以下であるようにしたものである。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明による集積回路パッケージの実装方法の実施の形態の一例を詳細に説明する。
【００１２】
図１には、本発明による集積回路パッケージの実装方法の実施の形態の一例として、ＬＳＩパッケージであるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）が、プリント回路基板に実装された状態を示す概略構成説明図（斜視図）が示されており、図２には、図１に示すＡ矢視図に対応する概略構成説明図（上面図）が示されており、図３には、図２の一部拡大図が示されている。
【００１３】
ここで、プリント回路基板１００に実装されるＱＦＰ（クワッド・フラット・パッケージ）１０は、略直方体形状であって内部に電子部品たるＬＳＩチップ１１が配置される本体部１２と、本体部１２の外周側の四方に配列された外部入出力用の複数の端子（ピン）１４とを有して構成されている（図４ならびに図５参照）。
【００１４】
より詳細には、本体部１２は、全体が略直方体形状に形成されており、互いに対向する略矩形形状の上面１２ａならびに下面１２ｂと、上面１２ａならびに下面１２ｂと直交する略矩形形状の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆとを備えている。
【００１５】
そして、ＱＦＰ１０の複数の端子１４はいずれもピン状であって、様々な信号の入力端子や出力端子、あるいは入出力端子として用いられ、本体部１２内に配置されているＬＳＩチップ１１に形成されている回路を、プリント回路基板１００上の配線と電気的に接続するものである。これら複数の端子１４は、本体部１２の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆのそれぞれに、互いに所定の間隔を有して等間隔で直線状に配設されている。従って、隣り合う端子１４同士の配列方向における間隔であるピン間Ｐ（図４参照）は、所定の間隔で一致している。
【００１６】
なお、本発明においては、ピン間Ｐの大きさや、端子１４の総数ならびに本体部１２全体の各種寸法は特に限定されるものではなく、適宜に設定されたＱＦＰを用いることができる。
【００１７】
こうしたＱＦＰ１０の複数の端子１４のうちの８本の端子１４が、プリント回路基板１００の電源パターン１０４に接続される電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８となされており、８本の端子１４がプリント回路基板１００のグランド（ＧＮＤ）パターン１０６に接続されるグランド（ＧＮＤ）ピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８となされている。
【００１８】
これら８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８はいずれも、本体部１２の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆのそれぞれにおいて直線状に配設されている複数の端子１４の最外位置に配置されている。一方、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８はそれぞれ、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のそれぞれに隣接して配置されている。
【００１９】
その結果、本体部１２の側面１２ｃと側面１２ｄとによって形成される角部１２ｇにおいては、側面１２ｃに配設されるグランドピン１８−１と側面１２ｄに配設されるグランドピン１８−２とが角部１２ｇに最も近接して位置し、グランドピン１８−１の隣には電源ピン１６−１が位置するとともに、グランドピン１８−２の隣には電源ピン１６−２が位置している。
【００２０】
また、本体部１２の側面１２ｄと側面１２ｅとによって形成される角部１２ｈにおいては、側面１２ｄに配設されるグランドピン１８−３と側面１２ｅに配設されるグランドピン１８−４とが角部１２ｈに最も近接して位置し、グランドピン１８−３の隣には電源ピン１６−３が位置するとともに、グランドピン１８−４の隣には電源ピン１６−４が位置している。
【００２１】
また、本体部１２の側面１２ｅと側面１２ｆとによって形成される角部１２ｉにおいては、側面１２ｅに配設されるグランドピン１８−５と側面１２ｆに配設されるグランドピン１８−６とが角部１２ｉに最も近接して位置し、グランドピン１８−５の隣には電源ピン１６−５が位置するとともに、グランドピン１８−６の隣には電源ピン１６−６が位置している。
【００２２】
また、本体部１２の側面１２ｆと側面１２ｃとによって形成される角部１２ｋにおいては、側面１２ｆに配設されるグランドピン１８−７と側面１２ｃに配設されるグランドピン１８−８とが角部１２ｋに最も近接して位置し、グランドピン１８−７の隣には電源ピン１６−７が位置するとともに、グランドピン１８−８の隣には電源ピン１６−８が位置している。
【００２３】
こうして１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との配列方向における最外側に位置する範囲の長さである幅Ｗ（図４参照）、即ち、電源ピン１６−１とグランドピン１８−１との幅Ｗ１、電源ピン１６−２とグランドピン１８−２との幅Ｗ２、電源ピン１６−３とグランドピン１８−３との幅Ｗ３、電源ピン１６−４とグランドピン１８−４との幅Ｗ４、電源ピン１６−５とグランドピン１８−５との幅Ｗ５、電源ピン１６−６とグランドピン１８−６との幅Ｗ６、電源ピン１６−７とグランドピン１８−７との幅Ｗ７ならびに電源ピン１６−８とグランドピン１８−８との幅Ｗ８は、全て等しく設定されている。
【００２４】
また、電源ピン１６−１とグランドピン１８−１とのピン間、電源ピン１６−２とグランドピン１８−２とのピン間、電源ピン１６−３とグランドピン１８−３とのピン間、電源ピン１６−４とグランドピン１８−４とのピン間、電源ピン１６−５とグランドピン１８−５とのピン間、電源ピン１６−６とグランドピン１８−６とのピン間、電源ピン１６−７とグランドピン１８−７とのピン間ならびに電源ピン１６−８とグランドピン１８−８とのピン間は、全て所定のピン間Ｐに等しく設定されている。
【００２５】
一方、上記したようなＱＦＰ１０が実装されるプリント回路基板１００は、図１に示すように表面１００ａと裏面１００ｂとを有する多層化されていない基板であり、表面１００ａ上にＱＦＰ１０が配設される。
【００２６】
ここで、図６には、プリント回路基板１００の表面１００ａに配設されるＱＦＰ１０を投影した輪郭線２００が破線で示されたプリント回路基板１００の表面１００ａを模式的に示す説明図が示されている。
【００２７】
そして、プリント回路基板１００の表面１００ａには、表面１００ａにＱＦＰ１０が配置される位置に応じて、ベタパターンによるグランド（ＧＮＤ）パターン１０２が形成されている。こうしたベタパターンは、例えば、プリント回路基板１００の表面１００ａに導体をベタ印刷することによって形成することができる。なお、本明細書においては、当該「ベタパターンによるグランドパターン１０２」を、「ベタアースパターン１０２」と適宜称することとする。
【００２８】
ベタアースパターン１０２は、より詳細には、略矩形形状の中央領域１０２ａ（図７（ａ）参照）と、中央領域１０２ａの外周側に位置する延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）と、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれとを連結する連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）とからなるものである。
【００２９】
このベタアースパターン１０２の略矩形形状の中央領域１０２ａ（図７（ａ）参照）の面積は、ＱＦＰ１０の本体部１２の略矩形形状の上面１２ａならびに下面１２ｂの面積に比べて小さくなるように設定されている。
【００３０】
そして、中央領域１０２ａがプリント回路基板１００の表面１００ａに配置される位置は、輪郭線２００の内周側であり、より詳細には、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、本体部１２の上面１２ａならびに下面１２ｂの外周縁部に当たる輪郭線から全周にわたって、所定の間隔Ｌ１（図６参照）だけ離隔した位置である。
【００３１】
一方、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）は互いに延長して、中央領域１０２ａの外周側に位置する単一の外周領域１０２ｋを形成している。
【００３２】
より詳細には、延設領域１０２ｂは、略直角の頂角１０２ｂ−１を構成する２つの端辺１０２ｂ−２，１０２ｂ−３とを有し、延設領域１０２ｃは、略直角の頂角１０２ｃ−１を構成する２つの端辺１０２ｃ−２，１０２ｃ−３とを有し、延設領域１０２ｄは、略直角の頂角１０２ｄ−１を構成する２つの端辺１０２ｄ−２，１０２ｄ−３とを有し、延設領域１０２ｅは、略直角の頂角１０２ｅ−１を構成する２つの端辺１０２ｅ−２，１０２ｅ−３とを有している。
【００３３】
この延設領域１０２ｂの２つの端辺１０２ｂ−２，１０２ｂ−３と、延設領域１０２ｃの２つの端辺１０２ｃ−２，１０２ｃ−３と、延設領域１０２ｄの２つの端辺１０２ｄ−２，１０２ｄ−３と、延設領域１０２ｅの２つの端辺１０２ｅ−２，１０２ｅ−３とをリング状に繋ぐ内周縁部１０２ｋｋを備えた単一の外周領域１０２ｋが形成されている。
【００３４】
そして、外周領域１０２ｋがプリント回路基板１００の表面１００ａに配置される位置は、輪郭線２００の外周側であって、中央領域１０２ａの外周側であり、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅのそれぞれがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の間、即ち、プリント回路基板１００の表面１００ａに配置されるＱＦＰ１０の本体部１２の外周側であって、端子１４が配列されない位置である。
【００３５】
より詳細には、ベタアースパターン１０２の延設領域１０２ｂに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｂの頂角１０２ｂ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｇに当たる位置近傍に配置される。また、延設領域１０２ｂの２つの端辺１０２ｂ−２，１０２ｂ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−１の外周縁部に当たる輪郭線ならびグランドピン１８−２の外周縁部に当たる輪郭線と、所定の間隔Ｌ２（図３参照）を有して配置される。
【００３６】
また、ベタアースパターン１０２の延設領域１０２ｃに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｃの頂角１０２ｃ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｈに当たる位置近傍に配置される。また、延設領域１０２ｃの２つの端辺１０２ｃ−２，１０２ｃ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−３の外周縁部に当たる輪郭線ならびグランドピン１８−４の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３７】
また、ベタアースパターン１０２の延設領域１０２ｄに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｄの頂角１０２ｄ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｉに当たる位置近傍に配置される。また、延設領域１０２ｄの２つの端辺１０２ｄ−２，１０２ｄ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−５の外周縁部に当たる輪郭線ならびグランドピン１８−６の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３８】
また、ベタアースパターン１０２の延設領域１０２ｅに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｄの頂角１０２ｅ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｋに当たる位置近傍に配置される。また、延設領域１０２ｅの２つの端辺１０２ｅ−２，１０２ｅ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−７の外周縁部に当たる輪郭線ならびグランドピン１８−８の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３９】
連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）は、中央領域１０２ａの４つの角部それぞれが、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅの頂角１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１それぞれと、可能な範囲内で太い接続が確保されるように設定されて、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれとを連結するものである。
【００４０】
また、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉは、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれと接続される接続端部１０２ｆ−１，１０２ｆ−２，１０２ｇ−１，１０２ｇ−２，１０２ｈ−１，１０２ｈ−２，１０２ｉ−１，１０２ｉ−２を有している（図７（ｃ）参照）。
【００４１】
そして、ベタアースパターン１０２の連結領域１０２ｆがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｇに当たる位置近傍であり、連結領域１０２ｆにより中央領域１０２ａと延設領域１０２ｂとが連結される。また、連結領域１０２ｆの２つの接続端部１０２ｆ−１，１０２ｆ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−１，１８−２それぞれの外周縁部に当たる輪郭線内に配置される。
【００４２】
また、ベタアースパターン１０２の連結領域１０２ｇがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｈに当たる位置近傍であり、連結領域１０２ｇにより中央領域１０２ａと延設領域１０２ｃとが連結される。また、連結領域１０２ｇの２つの接続端部１０２ｇ−１，１０２ｇ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−３，１８−４それぞれの外周縁部に当たる輪郭線内に配置される。
【００４３】
また、ベタアースパターン１０２の連結領域１０２ｈがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｉに当たる位置近傍であり、連結領域１０２ｈにより中央領域１０２ａと延設領域１０２ｄとが連結される。また、連結領域１０２ｈの２つの接続端部１０２ｈ−１，１０２ｈ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−５，１８−６それぞれの外周縁部に当たる輪郭線内に配置される。
【００４４】
また、ベタアースパターン１０２の連結領域１０２ｉがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｋに当たる位置近傍であり、連結領域１０２ｉにより中央領域１０２ａと延設領域１０２ｅとが連結される。また、連結領域１０２ｉの２つの接続端部１０２ｉ−１，１０２ｉ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−７，グランドピン１８−８それぞれの外周縁部に当たる輪郭線内に配置される。
【００４５】
なお、プリント回路基板１００の表面１００ａには、上記したベタアースパターン１０２の他に、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８がそれぞれ接続される電源パターン１０４と、電源パターン１０４に接続されるパッド１０８と、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８がそれぞれ接続されるグランドパターン１０６と、グランドパターン１０６が接続されるパッド１１０とが形成されている（図６参照）。
【００４６】
より詳細には、電源パターン１０４は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれの外周縁部に当たる輪郭線の当該電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８の延長方向に沿うようにして、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８のピン幅の範囲内でプリント回路基板１００の表面１００ａに形成されている。
【００４７】
そして、この電源パターン１０４は、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれの外周縁部に当たる輪郭線の当該電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８の延長方向に沿うようにして、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８のピン幅の範囲内で、パッド１０８が接続されている。
【００４８】
また、グランドパターン１０６は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の当該グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向に沿うようにして、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のピン幅の範囲内でプリント回路基板１００の表面１００ａに形成されている。
【００４９】
そして、グランドパターン１０６は、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の当該グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向に沿うようにして、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のピン幅の範囲内で、パッド１１０が接続されている。
【００５０】
なお、このグランドパターン１０６は、ベタアースパターン１０２の連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉの接続端部１０２ｆ−１，１０２ｆ−２，１０２ｇ−１，１０２ｇ−２，１０２ｈ−１，１０２ｈ−２，１０２ｉ−１，１０２ｉ−２（図７（ｃ）参照）とは所定の間隔を有して配置されるものである（図６参照）。
【００５１】
また、添付の図面においては図示を省略しているが、プリント回路基板１００の表面１００ａには、上記したベタアースパターン１０２、電源パターン１０４ならびにグランドパターン１０６の他に、ＱＦＰ１０の端子１４と接続される信号パターンなどが形成されているものである。
【００５２】
以上の構成において、上記したＱＦＰ１０のプリント回路基板１００への実装について説明を行うものとする。
【００５３】
ＱＦＰ１０をプリント回路基板１００の表面１００ａに配設する際には、図６に示されたプリント回路基板１００の表面１００ａの輪郭線２００に対応する位置に、ＱＦＰ１０を配置する。
【００５４】
そして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａには、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設する（図１乃至図３参照）。
【００５５】
ここで、８つのコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８はいずれも同一の構成を有するものであり、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。そして、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの長手方向における全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８（図２参照）は、全て等しいものである。
【００５６】
また、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８は、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とのピン間Ｐに比べて長い。
【００５７】
より詳細には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８は、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との幅Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８（図４参照）それぞれと略一致するように設定されている。
【００５８】
そして、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８はそれぞれ、プリント回路基板１００の表面１００ａに配設されたパッド１０８，１１０にリード線が半田付けされて、ＱＦＰ１０の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれと電源パターン１０４を介して接続され、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とグランドパターン１０６を介して接続される（図１乃至図３参照）。
【００５９】
ここで、プリント回路基板１００の表面１００ａには図６に示すようにしてベタアースパターン１０２が形成されているので、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の周囲には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８とともに、ベタアースパターン１０２が存在することになる。
【００６０】
より詳細には、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の本体部１２の下面１２ｂは、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の中央領域１０２ａと、所定の間隔を有した状態で対向する。
【００６１】
そして、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の外周側は、ベタアースパターン１０２の中央領域１０２ａの外周側に位置する単一の外周領域１０２ｋによって取り囲まれる。
【００６２】
ここで、プリント回路基板１００の表面１００ａに端部１８ａ−１，１８ａ−２が位置するＱＦＰ１０のグランドピン１８−１ならびにグランドピン１８−２の近傍には、これらグランドピン１８−１，１８−２の端部１８ａ−１，１８ａ−２と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｂ−２，１０２ｂ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂが位置する（図３参照）。
【００６３】
また、プリント回路基板１００の表面１００ａに端部１８ａ−３，１８ａ−４が位置するＱＦＰ１０のグランドピン１８−３ならびにグランドピン１８−４の近傍には、これらグランドピン１８−３，１８−４の端部１８ａ−３，１８ａ−４と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｃ−２，１０２ｃ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｃが位置する。
【００６４】
また、プリント回路基板１００の表面１００ａに端部１８ａ−５，１８ａ−６が位置するＱＦＰ１０のグランドピン１８−５ならびにグランドピン１８−６の近傍には、これらグランドピン１８−５，１８−６の端部１８ａ−５，１８ａ−６と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｄ−２，１０２ｄ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｄが位置する。
【００６５】
また、プリント回路基板１００の表面１００ａに端部１８ａ−７，１８ａ−８が位置するＱＦＰ１０のグランドピン１８−７ならびにグランドピン１８−８の近傍には、これらグランドピン１８−７，１８−８の端部１８ａ−７，１８ａ−８と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｅ−２，１０２ｅ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｅが位置する。
【００６６】
そして、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の本体部１２の角部１２ｇは、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の連結領域１０２ｆと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｈは、ベタアースパターン１０２の連結領域１０２ｇと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｉは、ベタアースパターン１０２の連結領域１０２ｈと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｋは、ベタアースパターン１０２の連結領域１０２ｉと、所定の間隔を有した状態で対向する。
【００６７】
ここで、プリント回路基板１００の表面１００ａに位置するグランドピン１８−１の端部１８ａ−１は、ベタアースパターン１０２の連結領域１０２ｆの接続端部１０２ｆ−１と接続され、グランドピン１８−２の端部１８ａ−２は、連結領域１０２ｆの接続端部１０２ｆ−２と接続される（図３参照）。
【００６８】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−３の端部１８ａ−３は、ベタアースパターン１０２の連結領域１０２ｇの接続端部１０２ｇ−１と接続され、グランドピン１８−４の端部１８ａ−４は、連結領域１０２ｇの接続端部１０２ｇ−２と接続される。
【００６９】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−５の端部１８ａ−５は、ベタアースパターン１０２の連結領域１０２ｈの接続端部１０２ｈ−１と接続され、グランドピン１８−６の端部１８ａ−６は、連結領域１０２ｈの接続端部１０２ｈ−２と接続される。
【００７０】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−７の端部１８ａ−７は、ベタアースパターン１０２の連結領域１０２ｉの接続端部１０２ｉ−１と接続され、グランドピン１８−８の端部１８ａ−８は、連結領域１０２ｉの接続端部１０２ｉ−２と接続される。
【００７１】
こうして、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８は、端部１８ａ−１,１８ａ−２，１８ａ−３，１８ａ−４，１８ａ−５，１８ａ−６，１８ａ−７，１８ａ−８においてコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８が接続される位置とは逆側の異なる位置で、ベタアースパターン１０２の連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉと接続される。 つまり、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８は、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉを介して、ベタアースパターン１０２の中央領域１０２ａ（図７（ａ）参照）や延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅからなる外周領域１０２ｋ（図７（ｂ）参照）と接続される。
【００７２】
上記したようにして、本発明による集積回路パッケージの実装方法によれば、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ、図１に示すようにして実装することができ、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のそれぞれと接続されるグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の端部１８ａ−１,１８ａ−２，１８ａ−３，１８ａ−４，１８ａ−５，１８ａ−６，１８ａ−７，１８ａ−８は、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれと、所定の間隔Ｌ２（図３参照）を有した状態で位置することになる。
【００７３】
このため、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のノイズ成分が、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅに拡散せず、大幅なノイズの低減ができる。また、ＱＦＰ１０内に備えられたＭＯＳＦＥＴなどのスイッチング時に貫通電流が発生するが、こうした貫通電流に起因するノイズの発生量を低減することもできる。
【００７４】
また、本発明による集積回路パッケージの実装方法によれば、プリント回路基板１００の表面１００ａのＱＦＰ１０近傍には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設するので、ＱＦＰ１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされたＬＳＩチップ１１の集積回路のすぐ近くで、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８によるフィルタリングが実現され、ＥＭＩに関連するノイズの広範囲にわたる分散を防止することができる。
【００７５】
さらに、ＥＭＩ発生源のきわめて近くでノイズを低減することができるようになるので、ノイズを含む信号が他の部品に伝わるのを低減でき、ノイズの寄生効果を低減する点からも良好な状態を維持することができる。
【００７６】
ここで、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のそれぞれと接続される電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とを、ＱＦＰ１０において１本ずつ隣接して配列しているので、比較的短いリード線を介して、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設することができる。
【００７７】
その結果、インピーダンスを低く抑えることができ、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８の寄生直列インダクタンスを最小化することができて、ノイズの低減に寄与する。また、リード線の長さが短くてすむので、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設するためにプリント回路基板１００の表面１００ａを占有する領域が増大するようなこともない。
【００７８】
また、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８をそれぞれ、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉを介して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の中央領域１０２ａ（図７（ａ）参照）や延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅからなる外周領域１０２ｋ（図７（ｂ）参照）と接続させるので、このベタアースパターン１０２を介して、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８間が接続された状態となる。
【００７９】
その結果、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８間のインピーダンスを低く抑えることができるとともに、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８におけるグランドインピーダンスを低下させることもできる。
【００８０】
このため、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の安定化が図れ、ノイズの発生量を低減することができる。また、ＱＦＰ１０のＬＳＩチップ１１の集積回路からの信号帰路電流が流れるときのグランドバウンスの発生を低減することができ、プリント回路基板１００上の他の回路へのノイズの伝搬を防ぐこともできる。また、ベタアースパターン１０２を流れるイメージ電流効果により、ＱＦＰ１０のＬＳＩチップ１１からの直接放射量を低減することもできる。
【００８１】
このように、本発明による集積回路パッケージの実装方法によれば、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ、図１に示すようにして実装するので、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とを有するＱＦＰ１０のように、ＬＳＩパッケージにおけるノイズ対策を実現するとともに、プリント回路基板１００のベタアースパターン１０２やバイパスコンデンサとなるコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のように、基板設計におけるノイズ対策も実現されるので、こうした複数のノイズ対策により大幅にノイズを低減することができる。
【００８２】
さらに、こうした大幅なノイズの低減は、多層化されていないプリント回路基板１００（図１参照）を用いて実現されており、基板を多層化することによってノイズの低減を図るような従来の高コストの解決手法を採用する必要がなく、ノイズの低減が安価に実現できる。
【００８３】
なお、上記した実施の形態は、以下の（１）〜（１１）に示すように変形することができるものである。
【００８４】
（１）上記した実施の形態においては、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅが、互いに延長して単一の外周領域１０２ｋを形成するようにしたが、これに限られるものではないことは勿論であり、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅは、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の外周側に延設可能なものであって、プリント回路基板１００の表面１００ａに形成されるＱＦＰ１０の端子１４と接続される信号パターンなどによっては、単一の外周領域１０２ｋを形成せずにＱＦＰ１０の外周側に形成されるようにしてもよい。
【００８５】
（２）上記した実施の形態においては、ベタアースパターン１０２は、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図６参照）を有するようにしたが、これに限られるものではないことは勿論であり、例えば、図８に示すように、ベタアースパターン１０２が、延設領域１０２ｂならびに延設領域１０２ｅの２つの延設領域を有するようにしてもよい。この際、延設領域１０２ｃ，１０２ｄとともに連結領域１０２ｇ，１０２ｈを形成せず、コンデンサ３０−３，３０−４，３０−５，３０−６を配設しなくてもよい。
【００８６】
さらに、図８と同様に、ベタアースパターン１０２が２つの延設領域を有する場合に、延設領域１０２ｂと延設領域１０２ｄとを有するようにしてもよい（図９参照）。図８ならびに図９のいずれの場合においても、ノイズを低減する効果は同等であって、基板設計の際の制限に応じていずれかを選択的に用いることができるので、基板設計の自由度が高くなる。
【００８７】
さらにまた、図８と図９とからも明らかなように単一の外周領域１０２ｋが形成される範囲は適宜変更できる。
【００８８】
ここで、図１０には、上記した図８のようにして本発明による集積回路パッケージの実装方法により実装された場合と、上記「従来の技術」項で記載した特開２００２−５７４１８号公報に記載されたプリント配線基板による場合とで、ノイズ低減効果を比較した実験結果を示すグラフが示されている。
【００８９】
具体的には、図１１（ａ）（ｂ）に示すような実験設備を用いて輻射測定を行い、電源線の不要輻射を測定した。なお、図１１に示す輻射測定方法としては、国際無線障害特別委員会（ＣＩＳＰＲ）で標準化されている公知の手法を用いたが、図１１中の距離Ｘは、通常３ｍ〜１０ｍとするところ、ノイズを発生させ易くするために２００ｍｍに変更している。
【００９０】
こうした不要輻射の測定の結果、本発明による集積回路パッケージの実装方法（図８参照）は、例えば、上記「従来の技術」項で記載した特開２００２−５７４１８号公報に記載された発明に比べて、ノイズを十分に低減できることが明らかである。
【００９１】
（３）上記した実施の形態においては、プリント回路基板１００の表面１００ａに、中央領域１０２ａ（図７（ａ）参照）と、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）と、４つの連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）とからなるベタアースパターン１０２が形成されるようにしたが、これに限られるものではないことは勿論であり、ベタアースパターンとしていずれの領域を形成するかは適宜変更してもよく、例えば、中央領域１０２ａを形成しなくてもよいし、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅのいずれかを形成するようにしてもよい。
【００９２】
ただし、ベターアースパターンが、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅと連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉとからなる場合（図１２（ａ）参照）がノイズを低減する効果が最も高くなり、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄと連結領域１０２ｆ，１０２ｇ，１０２ｈとからなる場合（図１２（ｂ）参照）、中央領域１０２ａと延設領域１０２ｂ，１０２ｄと連結領域１０２ｆ，１０２ｈとからなる場合（図１２（ｃ）参照）、中央領域１０２ａと延設領域１０２ｂと連結領域１０２ｆとからなる場合（図１２（ｄ）参照）の順に効果は低くなる。
【００９３】
（４）上記した実施の形態において、さらに、プリント回路基板の表面に形成されたベタアースパターン１０２の４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ内に、グランドビア１２０を形成し、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅが、多層化されたプリント回路基板の他の層（例えば、図１３に示す第２層）に形成された接地電位とされるグランドパターンと、電気的に接続されるようにしてもよい。
【００９４】
また、ベタアースパターン１０２の４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ内に、ベタアースパターン１０２とは電気的に接続されないビアを形成して、多層化されたプリント回路基板の層間での電気的接続を形成する信号伝達に用いてもよい。
【００９５】
（５）上記した実施の形態においては、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅの頂角１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１は略直角であるようにしたが、これに限られるものではないことは勿論であり、延設領域が少なくとも４５°の頂角を有するようにしすれば、９０°から４５°の範囲内で頂角を変更してもよい。この際、図１４に示す延設領域１０２ｂ’や図１５に示す延設領域１０２ｂ’’のように、頂角が４５°であっても、プリント回路基板１００の表面１００ａに配置される位置を、８本のグランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の間で変更可能なものである。
【００９６】
つまり、頂角１０２ｂ−１から所定の位置における延設領域１０２ｂの端辺１０２ｂ−２と端辺１０２ｂ−３との間の距離が、グランドピン１８−１とグランドピン１８−２との間の距離Ｗａ（図４ならびに図１４、図１５参照）の少なくとも１／２あればよい。また、頂角１０２ｃ−１から所定の位置における延設領域１０２ｃの端辺１０２ｃ−２と端辺１０２ｃ−３との間の距離が、グランドピン１８−３とグランドピン１８−４との間の距離Ｗｂ（図４参照）の少なくとも１／２あればよく、頂角１０２ｄ−１から所定の位置における延設領域１０２ｄの端辺１０２ｄ−２と端辺１０２ｄ−３との間の距離が、グランドピン１８−５とグランドピン１８−６との間の距離Ｗｃ（図４参照）の少なくとも１／２あればよく、頂角１０２ｅ−１から所定の位置における延設領域１０２ｅの端辺１０２ｅ−２と端辺１０２ｅ−３との間の距離が、グランドピン１８−７とグランドピン１８−８との間の距離Ｗｄ（図４参照）の少なくとも１／２あればよい。
【００９７】
（６）上記した実施の形態においては、電源ピン１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８ならびにグランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向と、それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８とが略直交するようにして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａに、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８が配設されるようにしたが（図３ならびに図１６（ａ）参照）、これに限られるものではないことは勿論である。
【００９８】
例えば、電源ピン１６−１，１６−２ならびにグランドピン１８−１，１８−２の延長方向と、それぞれの全長Ｃ１，Ｃ２とが略平行するようにして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａに、コンデンサ３０−１，３０−２を配設してもよい（図１６（ｂ）参照）。この際、コンデンサ３０−１，３０−２が接続されるパッド１０８，１１０や電源パターン１０４、グランドパターン１０６の位置や範囲を適宜変更するとよい。
【００９９】
こうして図１６（ａ）に示す状態と図１６（ｂ）に示す状態とでは、コンデンサを配設する際の方向性が異なるが、電源パターン１０４とグランドパターン１０６とを介した電流経路（図１６（ａ）ならびに図１６（ｂ）に示す破線参照）が短くなるようにして配設することにより、ノイズの低減に寄与することができる。また、この電流経路上にビアの形成しないようにしてもよい。
【０１００】
従って、上記した実施の形態においては、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８は、図１６（ｂ）に示す状態よりも、図３ならびに図１６（ａ）に示すようにして配設するとよい。
【０１０１】
（７）上記した実施の形態においては、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８は、それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８が、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との幅Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８（図４参照）それぞれと略一致するようなものを用いるようにしたが、これに限られるものではないことは勿論である。
【０１０２】
例えば、図１７（ａ）（ｂ）に示すように、コンデンサ３０−１，３０−２それぞれの全長Ｃ１，Ｃ２が、１本ずつ隣接して配列された電源ピン１６−１，１６−２とグランドピン１８−１，１８−２との幅Ｗ１，Ｗ２ならびにピン間Ｐに比べて長いようなものを用いるようにしてもよい。
【０１０３】
あるいは、図１８（ａ）（ｂ）に示すように、コンデンサ３０−１，３０−２それぞれの全長Ｃ１，Ｃ２が、ピン間Ｐと略一致し、１本ずつ隣接して配列された電源ピン１６−１，１６−２とグランドピン１８−１，１８−２との幅Ｗ１，Ｗ２に比べて短いようなものを用いるようにしてもよい。
【０１０４】
ここで、図１７（ａ）ならびに図１８（ａ）に示す状態は、図１６（ａ）に示す状態と同じようにしてコンデンサが配設されており、図１７（ｂ）ならびに図１８（ｂ）に示す状態は、図１６（ｂ）に示す状態と同じようにしてコンデンサが配設されており、コンデンサを配設する際の方向性が異なっている。
【０１０５】
こうした場合においても、電源パターン１０４とグランドパターン１０６とを介した電流経路（図１７（ａ）（ｂ）ならびに図１８（ａ）（ｂ）に示す破線参照）が短くなるようにして配設することにより、ノイズの低減に寄与することができる。つまり、図１７（ｂ）に示す状態よりも図１７（ａ）に示すようにしてコンデンサを配設した方がよく、図１８（ｂ）に示す状態よりも図１８（ａ）に示すようにしてコンデンサを配設した方がよい。
【０１０６】
（８）上記した実施の形態においては、ＱＦＰ１０の本体部１２の４つの角部１２ｇ，１２ｈ，１２ｉ，１２ｋのそれぞれにおいて、当該角部１２ｇ，１２ｈ，１２ｉ，１２ｋにグランドピンが２本ずつ近接して位置するようにしたが、これに限られるものではないことは勿論であり、角部１２ｇ，１２ｈ，１２ｉ，１２ｋに近接して位置するグランドピンは１本であるようにしてもよい。例えば、ＱＦＰ１０の角部１２ｇにおいて、グランドピン１８−２を配設せずに、グランドピン１８−１のみが位置するようにして、このグランドピン１８−１をベタアースパターン１０２の連結領域１０２ｆと接続すればよい。
【０１０８】
（９）上記した実施の形態においては、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ実装するようにしたが、図示したものは一例であって、これに限られるものではないことは勿論であり、各種のクワッド・フラット・パッケージや、多層化されたプリント回路基板を用いても、本発明によりノイズの低減を実現できるものである。
【０１０９】
さらには、クワッド・フラット・パッケージに限定されず、各種集積回路パッケージを実装する場合にも応用可能である。また、本発明による集積回路パッケージの実装方法を考慮したプリント基板の設計方法、およびその装置ならびにプログラムとしてもよい。さらに、本発明による集積回路パッケージの実装方法とともに、ＥＭＣ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｃｏｍｐａｔｉｂｉｌｉｔｙ：電波的両立性）対策となる手段を設けてもよいことは勿論である。
【０１１０】
（１０）上記した実施の形態ならびに上記した（１）〜（９）に示す変形例は、適宜に組み合わせるようにしてもよい。
次に、参考例について説明する。
上記した実施の形態においては、ＱＦＰ１０の複数の端子１４のうちの８本の端子１４が、グランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８となされているようにしたが、グランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８以外の端子１４をグランドピンとしてもよい。この際、図１９のエリアＡ、エリアＢ、エリアＣに示すように、角部に近接して位置するグランドピン以外のグランドピンを有するＱＦＰに対応させて、プリント回路基板１００の表面１００ａのベタアースパターン１０２を変更し、当該グランドピンをベタアースパターン１０２の中央領域１０２ａと接続させればよい。
【０１１１】
【発明の効果】
本発明は、以上説明したように構成されているので、ノイズを低減することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による集積回路パッケージの実装方法の実施の形態の一例たるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）がプリント回路基板に実装された状態を示す概略構成説明図（斜視図）である。
【図２】図１に示すＡ矢視図に対応する概略構成説明図（上面図）である。
【図３】図２の一部拡大図である。
【図４】図１に示すＱＦＰを示す概略構成説明図（上面図）である。
【図５】図４に示すＢ矢視図に対応する概略構成説明図（側面図）である。
【図６】図１に示すプリント回路基板の表面に配設されるＱＦＰを投影した輪郭線が破線で示されたプリント回路基板の表面を模式的に示す説明図である。
【図７】ベタアースパターンを模式的に示す説明図であり、（ａ）はベタアースパターンの中央領域を示す説明図であり、（ｂ）はベタアースパターンの延設領域を示す説明図であり、（ｃ）はベタアースパターンの連結領域を示す説明図である。
【図８】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図９】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図１０】ノイズ低減効果を比較した実験結果を示すグラフである。
【図１１】（ａ）（ｂ）は電源線の不要輻射の測定に用いた実験設備を示す説明図である。
【図１２】（ａ）は図２と対応する本発明による集積回路パッケージの実装方法の実施の形態の一例を示す概略構成説明図（上面図）であり、（ｂ）（ｃ）（ｄ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図１３】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図である。
【図１４】本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１５】本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１６】（ａ）は図３と対応する説明図であり、（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１７】（ａ）（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１８】（ａ）（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１９】参考例を示す説明図である。
【符号の説明】
１０ ＱＦＰ（クワッド・フラット・パッケージ）
１２ 本体部
１２ａ 上面
１２ｂ 下面
１２ｃ，１２ｄ，１２ｅ，１２ｆ 側面
１２ｇ，１２ｈ，１２ｉ，１２ｋ 角部
１４ 端子（ピン）
１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８ 電源ピン
１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８ グランド（ＧＮＤ）ピン
３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８ コンデンサ
１００ プリント回路基板
１００ａ 表面
１００ｂ 裏面
１０２ ベタアースパターン
１０２ａ 中央領域
１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ 延設領域
１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１ 頂角
１０２ｂ−２，１０２ｃ−２，１０２ｄ−２，１０２ｅ−２，１０２ｂ−３，１０２ｃ−３，１０２ｄ−３，１０２ｅ−３ 端辺
１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ 連結領域
１０２ｋ 外周領域
１０２ｋｋ 内周縁部
１０４ 電源パターン
１０６ グランドパターン
１０８，１１０ パッド
２００ 輪郭線
【発明の属する技術分野】
本発明は、集積回路パッケージの実装方法、特に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）パッケージであるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）を実装するのに用いて好適な集積回路パッケージの実装方法に関する。
【０００２】
なお、本明細書において「クワッド・フラット・パッケージ」とは、基板への取り付け高さを抑えたＬｏｗ−ｐｒｏｆｉｌｅ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＬＱＦＰ）や、パッケージの厚みを抑えたＴｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ（ＴＱＦＰ）などの各種クワッド・フラット・パッケージをも含むものとする。
【０００３】
【従来の技術】
従来より、ノイズレベルの低減を目的としたプリント配線基板が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−５７４１８号公報（図１〜図２）
この特開２００２−５７４１８号公報に記載された発明においては、ＱＦＰ−ＩＣ２の各端子と電気的に接続される複数のピン３が、略正方形状に配置されているプリント配線基板１を用いている。そして、こうしたプリント配線基板１において、略正方形状を構成する辺の端部に配置されるピンを接地端子３ａにし、当該接地端子３ａに隣合わせに配置されるピンを電源端子３ｂにしている。さらに、当該接地端子３ａと電気的に接続されている導体領域５Ａが、当該接地端子３ａが配置されている角部から放射状に延設している。
【０００５】
しかしながら、近年、各種電子機器の分野においては、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：電波雑音干渉）のようなノイズ対策は不可欠になっており、上記したような従来の技術により実現される以上にノイズを低減する手法が求められていた。
【０００６】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、ノイズを低減することができるようにした集積回路パッケージの実装方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
ここで、本発明のうち請求項１に記載の発明は、プリント回路基板に実装されるクワッド・フラット・パッケージの角部に最も近接して上記プリント回路基板のグランドパターンに接続されるグランドピンを位置させ、上記プリント回路基板の電源パターンに接続される電源ピンを上記グランドピンのそれぞれに隣接して位置させるとともに、上記クワッド・フラット・パッケージの上記グランドピンと上記電源ピンとのそれぞれと接続するコンデンサを、上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に、上記グランドパターンと上記電源パターンとを介した電流経路が短くなるようにして配設し、上記クワッド・フラット・パッケージを上記プリント回路基板の表面に投影した輪郭線の内周側に形成された第１のベタパターンと、上記輪郭線の外周側に形成され、上記クワッド・フラット・パッケージの上記グランドピンの外周縁部に当たる輪郭線と所定の間隔を有して端辺が位置する第２のベタパターンと、上記第１のベタパターンと上記第２のベタパターンとを連結するとともに上記グランドピンの外周縁部に当たる輪郭線内に位置する接続端部を有し、上記グランドピンの端部において上記グランドパターンを介して上記コンデンサが接続される先端部とは逆側の異なる位置で上記接続端部により上記グランドピンと接続する第３のベタパターンとを有する上記プリント回路基板に、上記クワッド・フラット・パッケージを実装するようにしたものである。
【０００８】
また、本発明のうち請求項２に記載の発明は、表面に所定のグランドパターンならびに電源パターンが形成されたプリント回路基板に実装されるクワッド・フラット・パッケージは、略直方体形状であって、互いに対向する略矩形形状の上面ならびに下面と、上記上面ならびに上記下面と直交する略矩形形状の４つの側面とを備え、内部に電子部品たるＬＳＩチップが配置される本体部と、上記４つの側面のそれぞれにおいて直線状に配設される上記複数の端子と、上記複数の端子のうち上記４つの側面のそれぞれにおける最外位置に配置され上記プリント回路基板の上記グランドパターンに接続されるグランドピンと、上記グランドピンのそれぞれに隣接して配設され上記プリント回路基板の上記電源パターンに接続される電源ピンとを有し、上記クワッド・フラット・パッケージの上記グランドピンと上記電源ピンとのそれぞれと接続するコンデンサを、上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に、上記グランドパターンと上記電源パターンとを介した電流経路が短くなるようにして配設するとともに、上記クワッド・フラット・パッケージの上記本体部の上記下面と所定の間隔を有した状態で対向する略矩形形状の中央領域と、上記中央領域の外周側に位置するとともに、上記グランドピンの端部と所定の間隔を有した状態で端辺が位置し、上記プリント回路基板の上記表面に配設される上記クワッド・フラット・パッケージの外周側に延設可能な延設領域と、上記中央領域と上記延設領域とを連結し、上記グランドピンの端部において上記グランドパターンを介して上記コンデンサが接続される先端部とは逆側の異なる位置で上記グランドピンと接続する連結領域とを有するベタパターンによるベタアースパターンが上記表面に形成されている回路基板に、上記クワッド・フラット・パッケージを実装するようにしたものである。
【０００９】
また、本発明のうち請求項３に記載の発明は、請求項２に記載の発明において、上記クワッド・フラット・パッケージの上記電源ピンならびに上記グランドピンの延長方向と、上記コンデンサの長手方向における全長とが略直交するようにして、上記コンデンサを上記クワッド・フラット・パッケージ近傍の上記プリント回路基板の上記表面に配設するようにしたものである。
【００１０】
また、本発明のうち請求項４に記載の発明は、請求項２または請求項３のいずれか１項に記載の発明において、上記ベタアースパターンの上記延設領域の頂角は、４５°以上９０°以下であるようにしたものである。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明による集積回路パッケージの実装方法の実施の形態の一例を詳細に説明する。
【００１２】
図１には、本発明による集積回路パッケージの実装方法の実施の形態の一例として、ＬＳＩパッケージであるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）が、プリント回路基板に実装された状態を示す概略構成説明図（斜視図）が示されており、図２には、図１に示すＡ矢視図に対応する概略構成説明図（上面図）が示されており、図３には、図２の一部拡大図が示されている。
【００１３】
ここで、プリント回路基板１００に実装されるＱＦＰ（クワッド・フラット・パッケージ）１０は、略直方体形状であって内部に電子部品たるＬＳＩチップ１１が配置される本体部１２と、本体部１２の外周側の四方に配列された外部入出力用の複数の端子（ピン）１４とを有して構成されている（図４ならびに図５参照）。
【００１４】
より詳細には、本体部１２は、全体が略直方体形状に形成されており、互いに対向する略矩形形状の上面１２ａならびに下面１２ｂと、上面１２ａならびに下面１２ｂと直交する略矩形形状の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆとを備えている。
【００１５】
そして、ＱＦＰ１０の複数の端子１４はいずれもピン状であって、様々な信号の入力端子や出力端子、あるいは入出力端子として用いられ、本体部１２内に配置されているＬＳＩチップ１１に形成されている回路を、プリント回路基板１００上の配線と電気的に接続するものである。これら複数の端子１４は、本体部１２の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆのそれぞれに、互いに所定の間隔を有して等間隔で直線状に配設されている。従って、隣り合う端子１４同士の配列方向における間隔であるピン間Ｐ（図４参照）は、所定の間隔で一致している。
【００１６】
なお、本発明においては、ピン間Ｐの大きさや、端子１４の総数ならびに本体部１２全体の各種寸法は特に限定されるものではなく、適宜に設定されたＱＦＰを用いることができる。
【００１７】
こうしたＱＦＰ１０の複数の端子１４のうちの８本の端子１４が、プリント回路基板１００の電源パターン１０４に接続される電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８となされており、８本の端子１４がプリント回路基板１００のグランド（ＧＮＤ）パターン１０６に接続されるグランド（ＧＮＤ）ピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８となされている。
【００１８】
これら８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８はいずれも、本体部１２の４つの側面１２ｃ，１２ｄ，１２ｅ，１２ｆのそれぞれにおいて直線状に配設されている複数の端子１４の最外位置に配置されている。一方、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８はそれぞれ、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のそれぞれに隣接して配置されている。
【００１９】
その結果、本体部１２の側面１２ｃと側面１２ｄとによって形成される角部１２ｇにおいては、側面１２ｃに配設されるグランドピン１８−１と側面１２ｄに配設されるグランドピン１８−２とが角部１２ｇに最も近接して位置し、グランドピン１８−１の隣には電源ピン１６−１が位置するとともに、グランドピン１８−２の隣には電源ピン１６−２が位置している。
【００２０】
また、本体部１２の側面１２ｄと側面１２ｅとによって形成される角部１２ｈにおいては、側面１２ｄに配設されるグランドピン１８−３と側面１２ｅに配設されるグランドピン１８−４とが角部１２ｈに最も近接して位置し、グランドピン１８−３の隣には電源ピン１６−３が位置するとともに、グランドピン１８−４の隣には電源ピン１６−４が位置している。
【００２１】
また、本体部１２の側面１２ｅと側面１２ｆとによって形成される角部１２ｉにおいては、側面１２ｅに配設されるグランドピン１８−５と側面１２ｆに配設されるグランドピン１８−６とが角部１２ｉに最も近接して位置し、グランドピン１８−５の隣には電源ピン１６−５が位置するとともに、グランドピン１８−６の隣には電源ピン１６−６が位置している。
【００２２】
また、本体部１２の側面１２ｆと側面１２ｃとによって形成される角部１２ｋにおいては、側面１２ｆに配設されるグランドピン１８−７と側面１２ｃに配設されるグランドピン１８−８とが角部１２ｋに最も近接して位置し、グランドピン１８−７の隣には電源ピン１６−７が位置するとともに、グランドピン１８−８の隣には電源ピン１６−８が位置している。
【００２３】
こうして１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との配列方向における最外側に位置する範囲の長さである幅Ｗ（図４参照）、即ち、電源ピン１６−１とグランドピン１８−１との幅Ｗ１、電源ピン１６−２とグランドピン１８−２との幅Ｗ２、電源ピン１６−３とグランドピン１８−３との幅Ｗ３、電源ピン１６−４とグランドピン１８−４との幅Ｗ４、電源ピン１６−５とグランドピン１８−５との幅Ｗ５、電源ピン１６−６とグランドピン１８−６との幅Ｗ６、電源ピン１６−７とグランドピン１８−７との幅Ｗ７ならびに電源ピン１６−８とグランドピン１８−８との幅Ｗ８は、全て等しく設定されている。
【００２４】
また、電源ピン１６−１とグランドピン１８−１とのピン間、電源ピン１６−２とグランドピン１８−２とのピン間、電源ピン１６−３とグランドピン１８−３とのピン間、電源ピン１６−４とグランドピン１８−４とのピン間、電源ピン１６−５とグランドピン１８−５とのピン間、電源ピン１６−６とグランドピン１８−６とのピン間、電源ピン１６−７とグランドピン１８−７とのピン間ならびに電源ピン１６−８とグランドピン１８−８とのピン間は、全て所定のピン間Ｐに等しく設定されている。
【００２５】
一方、上記したようなＱＦＰ１０が実装されるプリント回路基板１００は、図１に示すように表面１００ａと裏面１００ｂとを有する多層化されていない基板であり、表面１００ａ上にＱＦＰ１０が配設される。
【００２６】
ここで、図６には、プリント回路基板１００の表面１００ａに配設されるＱＦＰ１０を投影した輪郭線２００が破線で示されたプリント回路基板１００の表面１００ａを模式的に示す説明図が示されている。
【００２７】
そして、プリント回路基板１００の表面１００ａには、表面１００ａにＱＦＰ１０が配置される位置に応じて、ベタパターンによるグランド（ＧＮＤ）パターン１０２が形成されている。こうしたベタパターンは、例えば、プリント回路基板１００の表面１００ａに導体をベタ印刷することによって形成することができる。なお、本明細書においては、当該「ベタパターンによるグランドパターン１０２」を、「ベタアースパターン１０２」と適宜称することとする。
【００２８】
ベタアースパターン１０２は、より詳細には、略矩形形状の中央領域１０２ａ（図７（ａ）参照）と、中央領域１０２ａの外周側に位置する延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）と、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれとを連結する連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）とからなるものである。
【００２９】
このベタアースパターン１０２の略矩形形状の中央領域１０２ａ（図７（ａ）参照）の面積は、ＱＦＰ１０の本体部１２の略矩形形状の上面１２ａならびに下面１２ｂの面積に比べて小さくなるように設定されている。
【００３０】
そして、中央領域１０２ａがプリント回路基板１００の表面１００ａに配置される位置は、輪郭線２００の内周側であり、より詳細には、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、本体部１２の上面１２ａならびに下面１２ｂの外周縁部に当たる輪郭線から全周にわたって、所定の間隔Ｌ１（図６参照）だけ離隔した位置である。
【００３１】
一方、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）は互いに延長して、中央領域１０２ａの外周側に位置する単一の外周領域１０２ｋを形成している。
【００３２】
より詳細には、延設領域１０２ｂは、略直角の頂角１０２ｂ−１を構成する２つの端辺１０２ｂ−２，１０２ｂ−３とを有し、延設領域１０２ｃは、略直角の頂角１０２ｃ−１を構成する２つの端辺１０２ｃ−２，１０２ｃ−３とを有し、延設領域１０２ｄは、略直角の頂角１０２ｄ−１を構成する２つの端辺１０２ｄ−２，１０２ｄ−３とを有し、延設領域１０２ｅは、略直角の頂角１０２ｅ−１を構成する２つの端辺１０２ｅ−２，１０２ｅ−３とを有している。
【００３３】
この延設領域１０２ｂの２つの端辺１０２ｂ−２，１０２ｂ−３と、延設領域１０２ｃの２つの端辺１０２ｃ−２，１０２ｃ−３と、延設領域１０２ｄの２つの端辺１０２ｄ−２，１０２ｄ−３と、延設領域１０２ｅの２つの端辺１０２ｅ−２，１０２ｅ−３とをリング状に繋ぐ内周縁部１０２ｋｋを備えた単一の外周領域１０２ｋが形成されている。
【００３４】
そして、外周領域１０２ｋがプリント回路基板１００の表面１００ａに配置される位置は、輪郭線２００の外周側であって、中央領域１０２ａの外周側であり、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅのそれぞれがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の間、即ち、プリント回路基板１００の表面１００ａに配置されるＱＦＰ１０の本体部１２の外周側であって、端子１４が配列されない位置である。
【００３５】
より詳細には、ベタアースパターン１０２の延設領域１０２ｂに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｂの頂角１０２ｂ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｇに当たる位置近傍に配置される。また、延設領域１０２ｂの２つの端辺１０２ｂ−２，１０２ｂ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−１の外周縁部に当たる輪郭線ならびグランドピン１８−２の外周縁部に当たる輪郭線と、所定の間隔Ｌ２（図３参照）を有して配置される。
【００３６】
また、ベタアースパターン１０２の延設領域１０２ｃに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｃの頂角１０２ｃ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｈに当たる位置近傍に配置される。また、延設領域１０２ｃの２つの端辺１０２ｃ−２，１０２ｃ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−３の外周縁部に当たる輪郭線ならびグランドピン１８−４の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３７】
また、ベタアースパターン１０２の延設領域１０２ｄに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｄの頂角１０２ｄ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｉに当たる位置近傍に配置される。また、延設領域１０２ｄの２つの端辺１０２ｄ−２，１０２ｄ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−５の外周縁部に当たる輪郭線ならびグランドピン１８−６の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３８】
また、ベタアースパターン１０２の延設領域１０２ｅに関しては、プリント回路基板１００の表面１００ａにおける延設領域１０２ｄの頂角１０２ｅ−１が、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｋに当たる位置近傍に配置される。また、延設領域１０２ｅの２つの端辺１０２ｅ−２，１０２ｅ−３の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−７の外周縁部に当たる輪郭線ならびグランドピン１８−８の外周縁部に当たる輪郭線と、所定の間隔Ｌ２を有して配置される。
【００３９】
連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）は、中央領域１０２ａの４つの角部それぞれが、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅの頂角１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１それぞれと、可能な範囲内で太い接続が確保されるように設定されて、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれとを連結するものである。
【００４０】
また、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉは、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれと接続される接続端部１０２ｆ−１，１０２ｆ−２，１０２ｇ−１，１０２ｇ−２，１０２ｈ−１，１０２ｈ−２，１０２ｉ−１，１０２ｉ−２を有している（図７（ｃ）参照）。
【００４１】
そして、ベタアースパターン１０２の連結領域１０２ｆがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｇに当たる位置近傍であり、連結領域１０２ｆにより中央領域１０２ａと延設領域１０２ｂとが連結される。また、連結領域１０２ｆの２つの接続端部１０２ｆ−１，１０２ｆ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−１，１８−２それぞれの外周縁部に当たる輪郭線内に配置される。
【００４２】
また、ベタアースパターン１０２の連結領域１０２ｇがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｈに当たる位置近傍であり、連結領域１０２ｇにより中央領域１０２ａと延設領域１０２ｃとが連結される。また、連結領域１０２ｇの２つの接続端部１０２ｇ−１，１０２ｇ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−３，１８−４それぞれの外周縁部に当たる輪郭線内に配置される。
【００４３】
また、ベタアースパターン１０２の連結領域１０２ｈがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｉに当たる位置近傍であり、連結領域１０２ｈにより中央領域１０２ａと延設領域１０２ｄとが連結される。また、連結領域１０２ｈの２つの接続端部１０２ｈ−１，１０２ｈ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−５，１８−６それぞれの外周縁部に当たる輪郭線内に配置される。
【００４４】
また、ベタアースパターン１０２の連結領域１０２ｉがプリント回路基板１００の表面１００ａに配置される位置は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうちの本体部１２の角部１２ｋに当たる位置近傍であり、連結領域１０２ｉにより中央領域１０２ａと延設領域１０２ｅとが連結される。また、連結領域１０２ｉの２つの接続端部１０２ｉ−１，１０２ｉ−２の位置がそれぞれ、ＱＦＰ１０の輪郭線２００のグランドピン１８−７，グランドピン１８−８それぞれの外周縁部に当たる輪郭線内に配置される。
【００４５】
なお、プリント回路基板１００の表面１００ａには、上記したベタアースパターン１０２の他に、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８がそれぞれ接続される電源パターン１０４と、電源パターン１０４に接続されるパッド１０８と、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８がそれぞれ接続されるグランドパターン１０６と、グランドパターン１０６が接続されるパッド１１０とが形成されている（図６参照）。
【００４６】
より詳細には、電源パターン１０４は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれの外周縁部に当たる輪郭線の当該電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８の延長方向に沿うようにして、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８のピン幅の範囲内でプリント回路基板１００の表面１００ａに形成されている。
【００４７】
そして、この電源パターン１０４は、８本の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれの外周縁部に当たる輪郭線の当該電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８の延長方向に沿うようにして、電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８のピン幅の範囲内で、パッド１０８が接続されている。
【００４８】
また、グランドパターン１０６は、プリント回路基板１００の表面１００ａに投影されたＱＦＰ１０の輪郭線２００のうち、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の当該グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向に沿うようにして、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のピン幅の範囲内でプリント回路基板１００の表面１００ａに形成されている。
【００４９】
そして、グランドパターン１０６は、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の当該グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向に沿うようにして、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８のピン幅の範囲内で、パッド１１０が接続されている。
【００５０】
なお、このグランドパターン１０６は、ベタアースパターン１０２の連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉの接続端部１０２ｆ−１，１０２ｆ−２，１０２ｇ−１，１０２ｇ−２，１０２ｈ−１，１０２ｈ−２，１０２ｉ−１，１０２ｉ−２（図７（ｃ）参照）とは所定の間隔を有して配置されるものである（図６参照）。
【００５１】
また、添付の図面においては図示を省略しているが、プリント回路基板１００の表面１００ａには、上記したベタアースパターン１０２、電源パターン１０４ならびにグランドパターン１０６の他に、ＱＦＰ１０の端子１４と接続される信号パターンなどが形成されているものである。
【００５２】
以上の構成において、上記したＱＦＰ１０のプリント回路基板１００への実装について説明を行うものとする。
【００５３】
ＱＦＰ１０をプリント回路基板１００の表面１００ａに配設する際には、図６に示されたプリント回路基板１００の表面１００ａの輪郭線２００に対応する位置に、ＱＦＰ１０を配置する。
【００５４】
そして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａには、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設する（図１乃至図３参照）。
【００５５】
ここで、８つのコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８はいずれも同一の構成を有するものであり、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。そして、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの長手方向における全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８（図２参照）は、全て等しいものである。
【００５６】
また、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８は、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とのピン間Ｐに比べて長い。
【００５７】
より詳細には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８は、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との幅Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８（図４参照）それぞれと略一致するように設定されている。
【００５８】
そして、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８はそれぞれ、プリント回路基板１００の表面１００ａに配設されたパッド１０８，１１０にリード線が半田付けされて、ＱＦＰ１０の電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８それぞれと電源パターン１０４を介して接続され、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とグランドパターン１０６を介して接続される（図１乃至図３参照）。
【００５９】
ここで、プリント回路基板１００の表面１００ａには図６に示すようにしてベタアースパターン１０２が形成されているので、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の周囲には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８とともに、ベタアースパターン１０２が存在することになる。
【００６０】
より詳細には、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の本体部１２の下面１２ｂは、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の中央領域１０２ａと、所定の間隔を有した状態で対向する。
【００６１】
そして、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の外周側は、ベタアースパターン１０２の中央領域１０２ａの外周側に位置する単一の外周領域１０２ｋによって取り囲まれる。
【００６２】
ここで、プリント回路基板１００の表面１００ａに端部１８ａ−１，１８ａ−２が位置するＱＦＰ１０のグランドピン１８−１ならびにグランドピン１８−２の近傍には、これらグランドピン１８−１，１８−２の端部１８ａ−１，１８ａ−２と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｂ−２，１０２ｂ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂが位置する（図３参照）。
【００６３】
また、プリント回路基板１００の表面１００ａに端部１８ａ−３，１８ａ−４が位置するＱＦＰ１０のグランドピン１８−３ならびにグランドピン１８−４の近傍には、これらグランドピン１８−３，１８−４の端部１８ａ−３，１８ａ−４と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｃ−２，１０２ｃ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｃが位置する。
【００６４】
また、プリント回路基板１００の表面１００ａに端部１８ａ−５，１８ａ−６が位置するＱＦＰ１０のグランドピン１８−５ならびにグランドピン１８−６の近傍には、これらグランドピン１８−５，１８−６の端部１８ａ−５，１８ａ−６と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｄ−２，１０２ｄ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｄが位置する。
【００６５】
また、プリント回路基板１００の表面１００ａに端部１８ａ−７，１８ａ−８が位置するＱＦＰ１０のグランドピン１８−７ならびにグランドピン１８−８の近傍には、これらグランドピン１８−７，１８−８の端部１８ａ−７，１８ａ−８と所定の間隔Ｌ２を有した状態で、２つの端辺１０２ｅ−２，１０２ｅ−３が位置して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｅが位置する。
【００６６】
そして、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の本体部１２の角部１２ｇは、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の連結領域１０２ｆと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｈは、ベタアースパターン１０２の連結領域１０２ｇと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｉは、ベタアースパターン１０２の連結領域１０２ｈと、所定の間隔を有した状態で対向し、ＱＦＰ１０の本体部１２の角部１２ｋは、ベタアースパターン１０２の連結領域１０２ｉと、所定の間隔を有した状態で対向する。
【００６７】
ここで、プリント回路基板１００の表面１００ａに位置するグランドピン１８−１の端部１８ａ−１は、ベタアースパターン１０２の連結領域１０２ｆの接続端部１０２ｆ−１と接続され、グランドピン１８−２の端部１８ａ−２は、連結領域１０２ｆの接続端部１０２ｆ−２と接続される（図３参照）。
【００６８】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−３の端部１８ａ−３は、ベタアースパターン１０２の連結領域１０２ｇの接続端部１０２ｇ−１と接続され、グランドピン１８−４の端部１８ａ−４は、連結領域１０２ｇの接続端部１０２ｇ−２と接続される。
【００６９】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−５の端部１８ａ−５は、ベタアースパターン１０２の連結領域１０２ｈの接続端部１０２ｈ−１と接続され、グランドピン１８−６の端部１８ａ−６は、連結領域１０２ｈの接続端部１０２ｈ−２と接続される。
【００７０】
また、プリント回路基板１００の表面１００ａに位置するグランドピン１８−７の端部１８ａ−７は、ベタアースパターン１０２の連結領域１０２ｉの接続端部１０２ｉ−１と接続され、グランドピン１８−８の端部１８ａ−８は、連結領域１０２ｉの接続端部１０２ｉ−２と接続される。
【００７１】
こうして、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８は、端部１８ａ−１,１８ａ−２，１８ａ−３，１８ａ−４，１８ａ−５，１８ａ−６，１８ａ−７，１８ａ−８においてコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８が接続される位置とは逆側の異なる位置で、ベタアースパターン１０２の連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉと接続される。 つまり、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８は、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉを介して、ベタアースパターン１０２の中央領域１０２ａ（図７（ａ）参照）や延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅからなる外周領域１０２ｋ（図７（ｂ）参照）と接続される。
【００７２】
上記したようにして、本発明による集積回路パッケージの実装方法によれば、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ、図１に示すようにして実装することができ、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のそれぞれと接続されるグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の端部１８ａ−１,１８ａ−２，１８ａ−３，１８ａ−４，１８ａ−５，１８ａ−６，１８ａ−７，１８ａ−８は、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅそれぞれと、所定の間隔Ｌ２（図３参照）を有した状態で位置することになる。
【００７３】
このため、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のノイズ成分が、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅに拡散せず、大幅なノイズの低減ができる。また、ＱＦＰ１０内に備えられたＭＯＳＦＥＴなどのスイッチング時に貫通電流が発生するが、こうした貫通電流に起因するノイズの発生量を低減することもできる。
【００７４】
また、本発明による集積回路パッケージの実装方法によれば、プリント回路基板１００の表面１００ａのＱＦＰ１０近傍には、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設するので、ＱＦＰ１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされたＬＳＩチップ１１の集積回路のすぐ近くで、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８によるフィルタリングが実現され、ＥＭＩに関連するノイズの広範囲にわたる分散を防止することができる。
【００７５】
さらに、ＥＭＩ発生源のきわめて近くでノイズを低減することができるようになるので、ノイズを含む信号が他の部品に伝わるのを低減でき、ノイズの寄生効果を低減する点からも良好な状態を維持することができる。
【００７６】
ここで、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のそれぞれと接続される電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とを、ＱＦＰ１０において１本ずつ隣接して配列しているので、比較的短いリード線を介して、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設することができる。
【００７７】
その結果、インピーダンスを低く抑えることができ、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８の寄生直列インダクタンスを最小化することができて、ノイズの低減に寄与する。また、リード線の長さが短くてすむので、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８を配設するためにプリント回路基板１００の表面１００ａを占有する領域が増大するようなこともない。
【００７８】
また、ＱＦＰ１０のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８をそれぞれ、連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉを介して、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の中央領域１０２ａ（図７（ａ）参照）や延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅからなる外周領域１０２ｋ（図７（ｂ）参照）と接続させるので、このベタアースパターン１０２を介して、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８間が接続された状態となる。
【００７９】
その結果、８本のグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８間のインピーダンスを低く抑えることができるとともに、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８におけるグランドインピーダンスを低下させることもできる。
【００８０】
このため、グランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の安定化が図れ、ノイズの発生量を低減することができる。また、ＱＦＰ１０のＬＳＩチップ１１の集積回路からの信号帰路電流が流れるときのグランドバウンスの発生を低減することができ、プリント回路基板１００上の他の回路へのノイズの伝搬を防ぐこともできる。また、ベタアースパターン１０２を流れるイメージ電流効果により、ＱＦＰ１０のＬＳＩチップ１１からの直接放射量を低減することもできる。
【００８１】
このように、本発明による集積回路パッケージの実装方法によれば、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ、図１に示すようにして実装するので、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８とを有するＱＦＰ１０のように、ＬＳＩパッケージにおけるノイズ対策を実現するとともに、プリント回路基板１００のベタアースパターン１０２やバイパスコンデンサとなるコンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８のように、基板設計におけるノイズ対策も実現されるので、こうした複数のノイズ対策により大幅にノイズを低減することができる。
【００８２】
さらに、こうした大幅なノイズの低減は、多層化されていないプリント回路基板１００（図１参照）を用いて実現されており、基板を多層化することによってノイズの低減を図るような従来の高コストの解決手法を採用する必要がなく、ノイズの低減が安価に実現できる。
【００８３】
なお、上記した実施の形態は、以下の（１）〜（１１）に示すように変形することができるものである。
【００８４】
（１）上記した実施の形態においては、プリント回路基板１００の表面１００ａに形成されたベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅが、互いに延長して単一の外周領域１０２ｋを形成するようにしたが、これに限られるものではないことは勿論であり、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅは、プリント回路基板１００の表面１００ａに配設されたＱＦＰ１０の外周側に延設可能なものであって、プリント回路基板１００の表面１００ａに形成されるＱＦＰ１０の端子１４と接続される信号パターンなどによっては、単一の外周領域１０２ｋを形成せずにＱＦＰ１０の外周側に形成されるようにしてもよい。
【００８５】
（２）上記した実施の形態においては、ベタアースパターン１０２は、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図６参照）を有するようにしたが、これに限られるものではないことは勿論であり、例えば、図８に示すように、ベタアースパターン１０２が、延設領域１０２ｂならびに延設領域１０２ｅの２つの延設領域を有するようにしてもよい。この際、延設領域１０２ｃ，１０２ｄとともに連結領域１０２ｇ，１０２ｈを形成せず、コンデンサ３０−３，３０−４，３０−５，３０−６を配設しなくてもよい。
【００８６】
さらに、図８と同様に、ベタアースパターン１０２が２つの延設領域を有する場合に、延設領域１０２ｂと延設領域１０２ｄとを有するようにしてもよい（図９参照）。図８ならびに図９のいずれの場合においても、ノイズを低減する効果は同等であって、基板設計の際の制限に応じていずれかを選択的に用いることができるので、基板設計の自由度が高くなる。
【００８７】
さらにまた、図８と図９とからも明らかなように単一の外周領域１０２ｋが形成される範囲は適宜変更できる。
【００８８】
ここで、図１０には、上記した図８のようにして本発明による集積回路パッケージの実装方法により実装された場合と、上記「従来の技術」項で記載した特開２００２−５７４１８号公報に記載されたプリント配線基板による場合とで、ノイズ低減効果を比較した実験結果を示すグラフが示されている。
【００８９】
具体的には、図１１（ａ）（ｂ）に示すような実験設備を用いて輻射測定を行い、電源線の不要輻射を測定した。なお、図１１に示す輻射測定方法としては、国際無線障害特別委員会（ＣＩＳＰＲ）で標準化されている公知の手法を用いたが、図１１中の距離Ｘは、通常３ｍ〜１０ｍとするところ、ノイズを発生させ易くするために２００ｍｍに変更している。
【００９０】
こうした不要輻射の測定の結果、本発明による集積回路パッケージの実装方法（図８参照）は、例えば、上記「従来の技術」項で記載した特開２００２−５７４１８号公報に記載された発明に比べて、ノイズを十分に低減できることが明らかである。
【００９１】
（３）上記した実施の形態においては、プリント回路基板１００の表面１００ａに、中央領域１０２ａ（図７（ａ）参照）と、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ（図７（ｂ）参照）と、４つの連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ（図７（ｃ）参照）とからなるベタアースパターン１０２が形成されるようにしたが、これに限られるものではないことは勿論であり、ベタアースパターンとしていずれの領域を形成するかは適宜変更してもよく、例えば、中央領域１０２ａを形成しなくてもよいし、４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅのいずれかを形成するようにしてもよい。
【００９２】
ただし、ベターアースパターンが、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅと連結領域１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉとからなる場合（図１２（ａ）参照）がノイズを低減する効果が最も高くなり、中央領域１０２ａと延設領域１０２ｂ，１０２ｃ，１０２ｄと連結領域１０２ｆ，１０２ｇ，１０２ｈとからなる場合（図１２（ｂ）参照）、中央領域１０２ａと延設領域１０２ｂ，１０２ｄと連結領域１０２ｆ，１０２ｈとからなる場合（図１２（ｃ）参照）、中央領域１０２ａと延設領域１０２ｂと連結領域１０２ｆとからなる場合（図１２（ｄ）参照）の順に効果は低くなる。
【００９３】
（４）上記した実施の形態において、さらに、プリント回路基板の表面に形成されたベタアースパターン１０２の４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ内に、グランドビア１２０を形成し、延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅが、多層化されたプリント回路基板の他の層（例えば、図１３に示す第２層）に形成された接地電位とされるグランドパターンと、電気的に接続されるようにしてもよい。
【００９４】
また、ベタアースパターン１０２の４つの延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ内に、ベタアースパターン１０２とは電気的に接続されないビアを形成して、多層化されたプリント回路基板の層間での電気的接続を形成する信号伝達に用いてもよい。
【００９５】
（５）上記した実施の形態においては、ベタアースパターン１０２の延設領域１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅの頂角１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１は略直角であるようにしたが、これに限られるものではないことは勿論であり、延設領域が少なくとも４５°の頂角を有するようにしすれば、９０°から４５°の範囲内で頂角を変更してもよい。この際、図１４に示す延設領域１０２ｂ’や図１５に示す延設領域１０２ｂ’’のように、頂角が４５°であっても、プリント回路基板１００の表面１００ａに配置される位置を、８本のグランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８それぞれの外周縁部に当たる輪郭線の間で変更可能なものである。
【００９６】
つまり、頂角１０２ｂ−１から所定の位置における延設領域１０２ｂの端辺１０２ｂ−２と端辺１０２ｂ−３との間の距離が、グランドピン１８−１とグランドピン１８−２との間の距離Ｗａ（図４ならびに図１４、図１５参照）の少なくとも１／２あればよい。また、頂角１０２ｃ−１から所定の位置における延設領域１０２ｃの端辺１０２ｃ−２と端辺１０２ｃ−３との間の距離が、グランドピン１８−３とグランドピン１８−４との間の距離Ｗｂ（図４参照）の少なくとも１／２あればよく、頂角１０２ｄ−１から所定の位置における延設領域１０２ｄの端辺１０２ｄ−２と端辺１０２ｄ−３との間の距離が、グランドピン１８−５とグランドピン１８−６との間の距離Ｗｃ（図４参照）の少なくとも１／２あればよく、頂角１０２ｅ−１から所定の位置における延設領域１０２ｅの端辺１０２ｅ−２と端辺１０２ｅ−３との間の距離が、グランドピン１８−７とグランドピン１８−８との間の距離Ｗｄ（図４参照）の少なくとも１／２あればよい。
【００９７】
（６）上記した実施の形態においては、電源ピン１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８ならびにグランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８の延長方向と、それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８とが略直交するようにして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａに、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８が配設されるようにしたが（図３ならびに図１６（ａ）参照）、これに限られるものではないことは勿論である。
【００９８】
例えば、電源ピン１６−１，１６−２ならびにグランドピン１８−１，１８−２の延長方向と、それぞれの全長Ｃ１，Ｃ２とが略平行するようにして、ＱＦＰ１０近傍のプリント回路基板１００の表面１００ａに、コンデンサ３０−１，３０−２を配設してもよい（図１６（ｂ）参照）。この際、コンデンサ３０−１，３０−２が接続されるパッド１０８，１１０や電源パターン１０４、グランドパターン１０６の位置や範囲を適宜変更するとよい。
【００９９】
こうして図１６（ａ）に示す状態と図１６（ｂ）に示す状態とでは、コンデンサを配設する際の方向性が異なるが、電源パターン１０４とグランドパターン１０６とを介した電流経路（図１６（ａ）ならびに図１６（ｂ）に示す破線参照）が短くなるようにして配設することにより、ノイズの低減に寄与することができる。また、この電流経路上にビアの形成しないようにしてもよい。
【０１００】
従って、上記した実施の形態においては、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８は、図１６（ｂ）に示す状態よりも、図３ならびに図１６（ａ）に示すようにして配設するとよい。
【０１０１】
（７）上記した実施の形態においては、コンデンサ３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８は、それぞれの全長Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８が、１本ずつ隣接して配列された電源ピン１６−１,１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８とグランドピン１８−１,１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８との幅Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８（図４参照）それぞれと略一致するようなものを用いるようにしたが、これに限られるものではないことは勿論である。
【０１０２】
例えば、図１７（ａ）（ｂ）に示すように、コンデンサ３０−１，３０−２それぞれの全長Ｃ１，Ｃ２が、１本ずつ隣接して配列された電源ピン１６−１，１６−２とグランドピン１８−１，１８−２との幅Ｗ１，Ｗ２ならびにピン間Ｐに比べて長いようなものを用いるようにしてもよい。
【０１０３】
あるいは、図１８（ａ）（ｂ）に示すように、コンデンサ３０−１，３０−２それぞれの全長Ｃ１，Ｃ２が、ピン間Ｐと略一致し、１本ずつ隣接して配列された電源ピン１６−１，１６−２とグランドピン１８−１，１８−２との幅Ｗ１，Ｗ２に比べて短いようなものを用いるようにしてもよい。
【０１０４】
ここで、図１７（ａ）ならびに図１８（ａ）に示す状態は、図１６（ａ）に示す状態と同じようにしてコンデンサが配設されており、図１７（ｂ）ならびに図１８（ｂ）に示す状態は、図１６（ｂ）に示す状態と同じようにしてコンデンサが配設されており、コンデンサを配設する際の方向性が異なっている。
【０１０５】
こうした場合においても、電源パターン１０４とグランドパターン１０６とを介した電流経路（図１７（ａ）（ｂ）ならびに図１８（ａ）（ｂ）に示す破線参照）が短くなるようにして配設することにより、ノイズの低減に寄与することができる。つまり、図１７（ｂ）に示す状態よりも図１７（ａ）に示すようにしてコンデンサを配設した方がよく、図１８（ｂ）に示す状態よりも図１８（ａ）に示すようにしてコンデンサを配設した方がよい。
【０１０６】
（８）上記した実施の形態においては、ＱＦＰ１０の本体部１２の４つの角部１２ｇ，１２ｈ，１２ｉ，１２ｋのそれぞれにおいて、当該角部１２ｇ，１２ｈ，１２ｉ，１２ｋにグランドピンが２本ずつ近接して位置するようにしたが、これに限られるものではないことは勿論であり、角部１２ｇ，１２ｈ，１２ｉ，１２ｋに近接して位置するグランドピンは１本であるようにしてもよい。例えば、ＱＦＰ１０の角部１２ｇにおいて、グランドピン１８−２を配設せずに、グランドピン１８−１のみが位置するようにして、このグランドピン１８−１をベタアースパターン１０２の連結領域１０２ｆと接続すればよい。
【０１０８】
（９）上記した実施の形態においては、図４に示すＱＦＰ１０を、図６に示すプリント回路基板１００へ実装するようにしたが、図示したものは一例であって、これに限られるものではないことは勿論であり、各種のクワッド・フラット・パッケージや、多層化されたプリント回路基板を用いても、本発明によりノイズの低減を実現できるものである。
【０１０９】
さらには、クワッド・フラット・パッケージに限定されず、各種集積回路パッケージを実装する場合にも応用可能である。また、本発明による集積回路パッケージの実装方法を考慮したプリント基板の設計方法、およびその装置ならびにプログラムとしてもよい。さらに、本発明による集積回路パッケージの実装方法とともに、ＥＭＣ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｃｏｍｐａｔｉｂｉｌｉｔｙ：電波的両立性）対策となる手段を設けてもよいことは勿論である。
【０１１０】
（１０）上記した実施の形態ならびに上記した（１）〜（９）に示す変形例は、適宜に組み合わせるようにしてもよい。
次に、参考例について説明する。
上記した実施の形態においては、ＱＦＰ１０の複数の端子１４のうちの８本の端子１４が、グランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８となされているようにしたが、グランドピン１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８以外の端子１４をグランドピンとしてもよい。この際、図１９のエリアＡ、エリアＢ、エリアＣに示すように、角部に近接して位置するグランドピン以外のグランドピンを有するＱＦＰに対応させて、プリント回路基板１００の表面１００ａのベタアースパターン１０２を変更し、当該グランドピンをベタアースパターン１０２の中央領域１０２ａと接続させればよい。
【０１１１】
【発明の効果】
本発明は、以上説明したように構成されているので、ノイズを低減することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による集積回路パッケージの実装方法の実施の形態の一例たるクワッド・フラット・パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）がプリント回路基板に実装された状態を示す概略構成説明図（斜視図）である。
【図２】図１に示すＡ矢視図に対応する概略構成説明図（上面図）である。
【図３】図２の一部拡大図である。
【図４】図１に示すＱＦＰを示す概略構成説明図（上面図）である。
【図５】図４に示すＢ矢視図に対応する概略構成説明図（側面図）である。
【図６】図１に示すプリント回路基板の表面に配設されるＱＦＰを投影した輪郭線が破線で示されたプリント回路基板の表面を模式的に示す説明図である。
【図７】ベタアースパターンを模式的に示す説明図であり、（ａ）はベタアースパターンの中央領域を示す説明図であり、（ｂ）はベタアースパターンの延設領域を示す説明図であり、（ｃ）はベタアースパターンの連結領域を示す説明図である。
【図８】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図９】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図１０】ノイズ低減効果を比較した実験結果を示すグラフである。
【図１１】（ａ）（ｂ）は電源線の不要輻射の測定に用いた実験設備を示す説明図である。
【図１２】（ａ）は図２と対応する本発明による集積回路パッケージの実装方法の実施の形態の一例を示す概略構成説明図（上面図）であり、（ｂ）（ｃ）（ｄ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図（上面図）である。
【図１３】本発明による集積回路パッケージの実装方法の実施の形態の他の例を示す概略構成説明図である。
【図１４】本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１５】本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１６】（ａ）は図３と対応する説明図であり、（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１７】（ａ）（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１８】（ａ）（ｂ）は本発明による集積回路パッケージの実装方法の実施の形態の他の例を図３に対応させて示す説明図である。
【図１９】参考例を示す説明図である。
【符号の説明】
１０ ＱＦＰ（クワッド・フラット・パッケージ）
１２ 本体部
１２ａ 上面
１２ｂ 下面
１２ｃ，１２ｄ，１２ｅ，１２ｆ 側面
１２ｇ，１２ｈ，１２ｉ，１２ｋ 角部
１４ 端子（ピン）
１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８ 電源ピン
１８−１，１８−２，１８−３，１８−４，１８−５，１８−６，１８−７，１８−８ グランド（ＧＮＤ）ピン
３０−１，３０−２，３０−３，３０−４，３０−５，３０−６，３０−７，３０−８ コンデンサ
１００ プリント回路基板
１００ａ 表面
１００ｂ 裏面
１０２ ベタアースパターン
１０２ａ 中央領域
１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ 延設領域
１０２ｂ−１，１０２ｃ−１，１０２ｄ−１，１０２ｅ−１ 頂角
１０２ｂ−２，１０２ｃ−２，１０２ｄ−２，１０２ｅ−２，１０２ｂ−３，１０２ｃ−３，１０２ｄ−３，１０２ｅ−３ 端辺
１０２ｆ，１０２ｇ，１０２ｈ，１０２ｉ 連結領域
１０２ｋ 外周領域
１０２ｋｋ 内周縁部
１０４ 電源パターン
１０６ グランドパターン
１０８，１１０ パッド
２００ 輪郭線
Claims (4)
- プリント回路基板に実装されるクワッド・フラット・パッケージの角部に最も近接して前記プリント回路基板のグランドパターンに接続されるグランドピンを位置させ、前記プリント回路基板の電源パターンに接続される電源ピンを前記グランドピンのそれぞれに隣接して位置させるとともに、
前記クワッド・フラット・パッケージの前記グランドピンと前記電源ピンとのそれぞれと接続するコンデンサを、前記クワッド・フラット・パッケージ近傍の前記プリント回路基板の前記表面に、前記グランドパターンと前記電源パターンとを介した電流経路が短くなるようにして配設し、
前記クワッド・フラット・パッケージを前記プリント回路基板の表面に投影した輪郭線の内周側に形成された第１のベタパターンと、前記輪郭線の外周側に形成され、前記クワッド・フラット・パッケージの前記グランドピンの外周縁部に当たる輪郭線と所定の間隔を有して端辺が位置する第２のベタパターンと、前記第１のベタパターンと前記第２のベタパターンとを連結するとともに前記グランドピンの外周縁部に当たる輪郭線内に位置する接続端部を有し、前記グランドピンの端部において前記グランドパターンを介して前記コンデンサが接続される先端部とは逆側の異なる位置で前記接続端部により前記グランドピンと接続する第３のベタパターンとを有する前記プリント回路基板に、前記クワッド・フラット・パッケージを実装する
ことを特徴とする集積回路パッケージの実装方法。 - 表面に所定のグランドパターンならびに電源パターンが形成されたプリント回路基板に実装されるクワッド・フラット・パッケージは、略直方体形状であって、互いに対向する略矩形形状の上面ならびに下面と、前記上面ならびに前記下面と直交する略矩形形状の４つの側面とを備え、内部に電子部品たるＬＳＩチップが配置される本体部と、前記４つの側面のそれぞれにおいて直線状に配設される前記複数の端子と、前記複数の端子のうち前記４つの側面のそれぞれにおける最外位置に配置され前記プリント回路基板の前記グランドパターンに接続されるグランドピンと、前記グランドピンのそれぞれに隣接して配設され前記プリント回路基板の前記電源パターンに接続される電源ピンとを有し、
前記クワッド・フラット・パッケージの前記グランドピンと前記電源ピンとのそれぞれと接続するコンデンサを、前記クワッド・フラット・パッケージ近傍の前記プリント回路基板の前記表面に、前記グランドパターンと前記電源パターンとを介した電流経路が短くなるようにして配設するとともに、
前記クワッド・フラット・パッケージの前記本体部の前記下面と所定の間隔を有した状態で対向する略矩形形状の中央領域と、前記中央領域の外周側に位置するとともに、前記グランドピンの端部と所定の間隔を有した状態で端辺が位置し、前記プリント回路基板の前記表面に配設される前記クワッド・フラット・パッケージの外周側に延設可能な延設領域と、前記中央領域と前記延設領域とを連結し、前記グランドピンの端部において前記グランドパターンを介して前記コンデンサが接続される先端部とは逆側の異なる位置で前記グランドピンと接続する連結領域とを有するベタパターンによるベタアースパターンが前記表面に形成されている回路基板に、前記クワッド・フラット・パッケージを実装する
ことを特徴とする集積回路パッケージの実装方法。 - 請求項２に記載の集積回路パッケージの実装方法において、
前記クワッド・フラット・パッケージの前記電源ピンならびに前記グランドピンの延長方向と、前記コンデンサの長手方向における全長とが略直交するようにして、前記コンデンサを前記クワッド・フラット・パッケージ近傍の前記プリント回路基板の前記表面に配設する
ことを特徴とする集積回路パッケージの実装方法。 - 請求項２または請求項３のいずれか１項に記載の集積回路パッケージの実装方法において、
前記ベタアースパターンの前記延設領域の頂角は、４５°以上９０°以下である
ことを特徴とする集積回路パッケージの実装方法。
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