WO2022190220A1

WO2022190220A1 - 回路基板

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Publication number: WO2022190220A1
Application number: PCT/JP2021/009369
Authority: WO
Inventors: 匡利豊永; 哲石坂
Original assignee: 三菱電機株式会社
Priority date: 2021-03-09
Filing date: 2021-03-09
Publication date: 2022-09-15
Also published as: CN116848783A; US20230403785A1; TWI796133B; KR20230101947A; TW202239314A; JP7003340B1; KR102649163B1; DE112021005601T5; US11889616B2; CN116848783B; JPWO2022190220A1; DE112021005601B4

Abstract

回路基板（７００Ａ）において、第１コンデンサ（４１０）は、配線パターン（１１０）から、配線パターン（１１０）の幅方向の一方の側方に位置する領域に延び出ている。第２コンデンサ（４２０）は、配線パターン（１１０）から、配線パターン（１１０）の幅方向の他方の側方に位置する領域に延び出ている。半導体デバイス（３００）が実装されることで電源端子（３２０）が配線パターン（１１０）に電気的に接続され、半導体デバイス（３００）、配線パターン（１１０）、第１コンデンサ（４１０）、第１層間接続部（５１０）、グラウンドプレーン（２１０）、及び第３層間接続部（５３０）によって第１閉回路が構成される。また、半導体デバイス（３００）、配線パターン（１１０）、第２コンデンサ（４２０）、第２層間接続部（５２０）、グラウンドプレーン（２１０）、及び第３層間接続部（５３０）によって第２閉回路が構成される。

Description

回路基板

　本開示は、回路基板に関する。

　特許文献１に開示されているように、半導体デバイスに電力を供給する配線部と、半導体デバイスに基準電位を与えるグラウンド部と、配線部をグラウンドに短絡するバイパスコンデンサ（bypass capacitor）とを備える回路基板が知られている。

　特許文献１は、半導体デバイスで生じた高周波のノイズ電流を低減させる目的で、バイパスコンデンサとして一対のコンデンサを用いたノイズフィルタの構成を提案している。具体的には、特許文献１は、プリント基板表面に主配線パターンと、この主配線パターンから分岐し主配線パターンを挟んで形成された一対の分岐パターンと、それぞれの分岐パターンの一端と対向する一対の接地用配線とを備えており、分岐パターンの一端と接地用配線の一端とに跨ってコンデンサが配置されるノイズフィルタの構成を提案している。

特開２０１７－０１７４７０号公報

　特許文献１は、主配線パターンを伝わる伝導ノイズとしてのノイズ電流を低減させることについて開示しているが、空間に放射されるノイズとしての電磁波（以下、放射ノイズと記す。）を低減することについては、開示していない。

　しかし、回路基板が閉回路を有する場合には、その閉回路で形成される誘導磁場が放射ノイズの源となる。放射ノイズは、閉回路を貫く向きに空間を伝播し、回路基板の周辺に配置された電子機器の動作に悪影響を及ぼすＥＭＩ（Electromagnetic Interference）の原因となる。そこで、放射ノイズの発生を抑える構成が望まれる。

　本開示の目的は、放射ノイズの発生が抑えられる回路基板を提供することである。

　上記目的を達成するために、本開示に係る回路基板は、
　各々導電性を有する第１導電層と第２導電層とが、絶縁性を有する絶縁層を介して積層された構造を備え、基準電位とされるリファレンス端子と、信号の出力を行う非リファレンス端子とを有する半導体デバイスが実装される回路基板であって、
　前記第１導電層の構成要素である配線部と、
　各々一端が前記配線部に接続された第１コンデンサ及び第２コンデンサと、
　前記第２導電層の構成要素であるリファレンス部と、
　前記リファレンス部と前記第１コンデンサの他端とを電気的に接続する第１層間接続部と、
　前記リファレンス部と前記第２コンデンサの他端とを電気的に接続する第２層間接続部と、
　前記半導体デバイスが実装されることで、前記リファレンス部と前記リファレンス端子とを電気的に接続する第３層間接続部と、
　を備え、
　前記第１コンデンサが、前記配線部から、前記配線部の幅方向の一方の側方に位置する領域に延び出ており、かつ前記第２コンデンサが、前記配線部から、前記配線部の前記幅方向の他方の側方に位置する領域に延び出ており、
　前記半導体デバイスが実装されることで前記非リファレンス端子が前記配線部に電気的に接続され、前記半導体デバイス、前記配線部、前記第１コンデンサ、前記第１層間接続部、前記リファレンス部、及び前記第３層間接続部によって第１閉回路が構成され、かつ、前記半導体デバイス、前記配線部、前記第２コンデンサ、前記第２層間接続部、前記リファレンス部、及び前記第３層間接続部によって第２閉回路が構成される。

　上記構成によれば、半導体デバイスが回路基板に実装されることで第１閉回路及び第２閉回路が構成され、第１閉回路で形成される誘導磁場（以下、第１誘導磁場と記す。）と、第２閉回路で形成される誘導磁場（以下、第２誘導磁場と記す。）とが、第１導電層に対する面方向で互いに対向する向きとなり、第１誘導磁場と第２誘導磁場とが相殺又は減殺し合う。

　また、第１誘導磁場と第２誘導磁場とは、第１コンデンサ及び第２コンデンサが延び出ている方向に沿った第１導電層に対する断面視における回路基板の厚み方向においても、互いに対向する向きとなり、第１誘導磁場と第２誘導磁場とが相殺又は減殺し合う。

　また、配線部の幅方向から見た、第１閉回路及び第２閉回路の各々が囲む面積を、第１コンデンサ及び第２コンデンサが配線部の長さ方向に延在する場合よりも狭小化できる。このため、放射ノイズの、配線部の幅方向の強度を従来よりも低減できる。

　以上のようにして、放射ノイズの発生が抑えられる。

実施形態１に係る回路基板の主要部を示す断面図実施形態１に係る回路基板の主要部を示す平面図実施形態１に係るノイズ電流の経路の一側面を示す概念図実施形態１に係るノイズ電流の経路の他の側面を示す概念図実施形態２に係る回路基板の主要部を示す平面図実施形態３に係る回路基板の主要部を示す平面図実施形態４に係る回路基板の主要部を示す平面図実施形態５に係る回路基板の主要部を示す平面図実施形態６に係る回路基板の主要部を示す平面図実施形態７に係る回路基板の主要部を示す平面図

　以下、図面を参照し、実施形態１－７に係る回路基板について説明する。図中、同一又は対応する部分に同一の符号を付す。なお、以下の実施形態１－７で説明する回路基板は、半導体デバイスが実装された状態で説明している。

　［実施形態１］
　図１に示すように、本実施形態に係る回路基板７００Ａは、各々導電性を有する第１導電層１００と第２導電層２００とが、絶縁性を有する絶縁層６００を介して厚さ方向に積層された構造を備える。第１導電層１００に、半導体デバイス３００、第１コンデンサ４１０、及び第２コンデンサ４２０が取り付けられている。

　図２に示すように、半導体デバイス３００は、基準電位とされるグラウンド端子３１０と、半導体デバイス３００からの信号を出力する電源端子３２０とを有する。グラウンド端子３１０は、本開示に係るリファレンス端子の一例である。電源端子３２０は、本開示に係る非リファレンス端子の一例である。本実施形態では、半導体デバイス３００の本体を挟んで、グラウンド端子３１０と電源端子３２０とが正面に対向している形態を示している。

　第１導電層１００は、半導体デバイス３００の電源端子３２０が電気的に接続された配線パターン１１０と、半導体デバイス３００のグラウンド端子３１０が電気的に接続されたグラウンドパッド１４０とを有する。配線パターン１１０は、本開示に係る配線部の一例である。また、第１導電層１００は、第１コンデンサ４１０の一端が配置される第１パッド１２０と、第２コンデンサ４２０の一端が配置される第２パッド１３０とを有する。

　本実施形態では、以下の説明の容易化のために、回路基板７００Ａの厚さ方向に平行なＺ軸を有し、かつ第１導電層１００に対する平面視において、半導体デバイス３００のグラウンド端子３１０から電源端子３２０に向かう方向をＸ軸のプラス方向とする右手系のＸＹＺ直交座標系を定義する。

　配線パターン１１０は、半導体デバイス３００の電源端子３２０が配置される一端部からＸ軸プラス方向に延在している。つまり、配線パターン１１０は、第１導電層１００に対する平面視において、半導体デバイス３００の本体から電源端子３２０が延出する方向に沿って延在している。

　一端部が電源端子３２０に接続された配線パターン１１０の他端部は、図示せぬ電源回路に接続されている。その電源回路から配線パターン１１０を通じて半導体デバイス３００に電源電圧が供給される。なお、半導体デバイス３００が電源となるデバイスである場合は、電源回路を有さなくともよい。

　なお、図２では、第１導電層１００の構成要素のうち、半導体デバイス３００の、グラウンド端子３１０及び電源端子３２０以外の端子と接続されるものについては、図示を省略している。

　第１コンデンサ４１０と第２コンデンサ４２０の各々は、一端が配線パターン１１０上に配置された状態で配線パターン１１０に電気的に接続されている。

　なお、本明細書において、コンデンサの“一端”とは、コンデンサを構成する一対の電極の一方に接続された端子を指し、コンデンサの“他端”とは、それら一対の電極の他方に接続された端子を指すものとする。

　一端が配線パターン１１０上に配置された第１コンデンサ４１０は、配線パターン１１０から、配線パターン１１０の幅方向の一方の側方に位置する領域に延び出ている。また、一端が配線パターン１１０上に配置された第２コンデンサ４２０は、配線パターン１１０から、配線パターン１１０の幅方向の他方の側方に位置する領域に延び出ている。

　ここで“配線パターン１１０の幅方向”とは、第１コンデンサ４１０の一端及び第２コンデンサ４２０の一端が接続されている位置における配線パターン１１０の幅方向、つまり本実施形態ではＹ軸方向を指す。

　具体的には、第１コンデンサ４１０は、配線パターン１１０から、配線パターン１１０のＹ軸プラス方向の側方に位置する領域に延び出ている。また、第２コンデンサ４２０は、配線パターン１１０から、配線パターン１１０のＹ軸マイナス方向の側方に位置する領域に延び出ている。

　より具体的には、第１コンデンサ４１０と第２コンデンサ４２０は、第１導電層１００に対する平面視（以下、単に平面視と記す。）において、配線パターン１１０と直交してＹ軸方向に延びる第１仮想直線ＶＬ１上で、互いの一端を対向させ、かつ互いに反対向きに配線パターン１１０から延び出ている。

　第１コンデンサ４１０の他端は、第１導電層１００の構成要素である第１パッド１２０上に配置された状態で第１パッド１２０に電気的に接続されている。また、第２コンデンサ４２０の他端は、第１導電層１００の構成要素である第２パッド１３０上に配置された状態で第２パッド１３０に電気的に接続されている。

　配線パターン１１０と第１パッド１２０との間、及び配線パターン１１０と第２パッド１３０との間には、第１導電層１００の構成要素は存在しない。つまり、配線パターン１１０と第１パッド１２０は、第１コンデンサ４１０のみで接続され、配線パターン１１０と第２パッド１３０は、第２コンデンサ４２０のみで接続されている。

　また、図２中、細い破線で示すように、第２導電層２００は、半導体デバイス３００に基準電位を与えるグラウンドプレーン２１０を有する。グラウンドプレーン２１０は、本開示に係るリファレンス部の一例である。

　グラウンドプレーン２１０は面状に分布している。第１コンデンサ４１０、第２コンデンサ４２０、第１パッド１２０、第２パッド１３０、グラウンドパッド１４０、及び半導体デバイス３００を第２導電層２００に垂直投影した投影領域は、グラウンドプレーン２１０上に配置される。

　また、回路基板７００Ａは、各々Ｚ軸方向に延在する第１層間接続部５１０、第２層間接続部５２０、及び第３層間接続部５３０を備える。

　第１層間接続部５１０は、グラウンドプレーン２１０と、第１コンデンサ４１０の他端が接続された第１パッド１２０とを電気的に接続する。つまり、第１層間接続部５１０は、グラウンドプレーン２１０と第１コンデンサ４１０の他端とを電気的に接続する。

　第２層間接続部５２０は、グラウンドプレーン２１０と、第２コンデンサ４２０の他端が接続された第２パッド１３０とを電気的に接続する。つまり、第２層間接続部５２０は、グラウンドプレーン２１０と第２コンデンサ４２０の他端とを電気的に接続する。

　第３層間接続部５３０は、グラウンドプレーン２１０と、グラウンド端子３１０が接続されるグラウンドパッド１４０とを電気的に接続する。つまり、第３層間接続部５３０は、グラウンドプレーン２１０とグラウンド端子３１０とを電気的に接続する。

　図１にも、第１層間接続部５１０、第２層間接続部５２０、及び第３層間接続部５３０が示されている。第１層間接続部５１０、第２層間接続部５２０、及び第３層間接続部５３０の各々は、第１導電層１００と第２導電層２００とをつなぐビア穴（via hole）の内面に金属のメッキを施したもので構成される。

　第１層間接続部５１０、第２層間接続部５２０、及び第３層間接続部５３０の各々のＺ軸マイナス方向の端部は、グラウンドプレーン２１０の領域内に配置されている。

　図２に示すように、第１層間接続部５１０のＺ軸プラス方向の端部は、第１パッド１２０の領域内に配置されている。第２層間接続部５２０のＺ軸プラス方向の端部は、第２パッド１３０の領域内に配置されている。第３層間接続部５３０のＺ軸プラス方向の端部は、グラウンドパッド１４０の領域内に配置されている。

　以上説明した回路基板７００Ａでは、配線パターン１１０を通じて半導体デバイス３００に電源電圧が供給されることで、半導体デバイス３００が作動する。そして、半導体デバイス３００では、半導体デバイス３００の作動に伴い、半導体デバイス３００の内部で、高周波電流としてのノイズ電流８００が発生する。つまり、半導体デバイス３００は、ノイズ電流８００の発生源となる能動素子（active element）である。ノイズ電流８００の周波数は、１００ｋＨｚ以上、より具体的には１ＭＨｚ以上である。

　半導体デバイス３００で生じたノイズ電流８００は、電源端子３２０を通じて配線パターン１１０に流れ込む。配線パターン１１０に流れ込んだノイズ電流８００の一部は、第１コンデンサ４１０を流れる第１ノイズ電流８１０と、第２コンデンサ４２０を流れる第２ノイズ電流８２０とに分岐する。

　第１ノイズ電流８１０は、第１コンデンサ４１０、第１パッド１２０、及び第１層間接続部５１０を経由して、グラウンドプレーン２１０に流れ込む。そして、第１ノイズ電流８１０は、第３層間接続部５３０に向かってグラウンドプレーン２１０を流れる。

　図２では、グラウンドプレーン２１０を流れる第１ノイズ電流８１０を、太い破線で示す。第１ノイズ電流８１０は、グラウンドプレーン２１０の領域内における第１層間接続部５１０から第３層間接続部５３０までの、インピーダンスが最小となるような滑らかな曲線状の経路を流れる。

　その経路は、第１層間接続部５１０のグラウンドプレーン２１０との接続部と、第３層間接続部５３０のグラウンドプレーン２１０との接続部とを結ぶ仮想線分よりも、図２で示した配線パターン１１０の長さ方向に延びる第２仮想直線ＶＬ２をグラウンドプレーン２１０に投影した仮想投影直線に近い位置を通り、かつその仮想投影直線よりも第１層間接続部５１０のグラウンドプレーン２１０との接続部側を通る。

　そして、第１ノイズ電流８１０は、以上のようにしてグラウンドプレーン２１０を流れた後、第３層間接続部５３０、グラウンドパッド１４０、及びグラウンド端子３１０を経由して、半導体デバイス３００に帰還する。半導体デバイス３００に帰還した第１ノイズ電流８１０は、半導体デバイス３００の内部を、グラウンド端子３１０から電源端子３２０に向かって流れる。

　図２では、半導体デバイス３００の内部を流れる第１ノイズ電流８１０を、太い一点鎖線で示す。図２では、第１ノイズ電流８１０が、半導体デバイス３００の内部をＸ軸プラス方向に流れると仮定している。

　以上のようにして、半導体デバイス３００、配線パターン１１０、第１コンデンサ４１０、第１パッド１２０、第１層間接続部５１０、グラウンドプレーン２１０、第３層間接続部５３０、及びグラウンドパッド１４０によって、第１ノイズ電流８１０が流れる第１閉回路が構成される。

　一方、第２ノイズ電流８２０は、第２コンデンサ４２０、第２パッド１３０、及び第２層間接続部５２０を経由して、グラウンドプレーン２１０に流れ込む。そして、第２ノイズ電流８２０は、第３層間接続部５３０に向かってグラウンドプレーン２１０を流れる。

　図２では、グラウンドプレーン２１０を流れる第２ノイズ電流８２０を、太い破線で示す。第２ノイズ電流８２０は、グラウンドプレーン２１０領域内における第２層間接続部５２０から第３層間接続部５３０までの、インピーダンスが最小となるような滑らかな曲線状の経路を流れる。

　その経路は、第２層間接続部５２０のグラウンドプレーン２１０との接続部と、第３層間接続部５３０のグラウンドプレーン２１０との接続部とを結ぶ仮想線分よりも、図２で示した配線パターン１１０の長さ方向に延びる第２仮想直線ＶＬ２をグラウンドプレーン２１０に投影した仮想投影直線に近い位置を通り、かつその仮想投影直線よりも第２層間接続部５２０のグラウンドプレーン２１０との接続部側を通る。

　そして、第２ノイズ電流８２０は、以上のようにしてグラウンドプレーン２１０を流れた後、第３層間接続部５３０、グラウンドパッド１４０、及びグラウンド端子３１０を経由して、半導体デバイス３００に帰還する。半導体デバイス３００に帰還した第２ノイズ電流８２０は、半導体デバイス３００の内部を電源端子３２０に向かって流れる。半導体デバイス３００の内部における第２ノイズ電流８２０の経路は、第１ノイズ電流８１０の経路と同じである。

　以上のようにして、半導体デバイス３００、配線パターン１１０、第２コンデンサ４２０、第２パッド１３０、第２層間接続部５２０、グラウンドプレーン２１０、第３層間接続部５３０、及びグラウンドパッド１４０によって、第２ノイズ電流８２０が流れる第２閉回路が構成される。

　本実施形態に係る回路基板７００Ａによれば、次の効果が得られる。

　既述のように、第１コンデンサ４１０が、配線パターン１１０から、配線パターン１１０のＹ軸プラス方向の側方に位置する第１パッド１２０に向かって延び出ている。また、第２コンデンサ４２０が、配線パターン１１０から、配線パターン１１０のＹ軸マイナス方向の側方に位置する第２パッド１３０に向かって延び出ている。

　このため、平面視において、互いに逆向きに周回する第１ノイズ電流８１０の経路と第２ノイズ電流８２０の経路とが構成される。具体的には、平面視において、第１ノイズ電流８１０が上記第１閉回路を反時計回りに周回するとき、第２ノイズ電流８２０は上記第２閉回路を時計回りに周回する。

　従って、第１ノイズ電流８１０が上記第１閉回路で形成する第１誘導磁場の、第１導電層１００に対する法線方向の成分であるＺ軸成分９１０Ｚと、第２ノイズ電流８２０が上記第２閉回路で形成する第２誘導磁場の、上記法線方向の成分であるＺ軸成分９２０Ｚとが、互いに相殺又は減殺し合う。

　具体的には、本実施形態では、第１誘導磁場のＺ軸成分９１０Ｚの大きさと、第２誘導磁場のＺ軸成分９２０Ｚの大きさとが一致する。従って、第１誘導磁場のＺ軸成分９１０Ｚが、第２誘導磁場のＺ軸成分９２０Ｚによって相殺される。つまり、Ｚ軸方向の放射ノイズの発生を無くすことができる。

　本実施形態では、第１誘導磁場のＺ軸成分９１０Ｚと、第２誘導磁場のＺ軸成分９２０Ｚとの大きさを一致させるために、特に以下の構成（Ａ）－（Ｄ）を採用した。

　（Ａ）ノイズ電流８００に対する上記第１閉回路のインピーダンスと、上記第２閉回路のインピーダンスとが等しく揃えられた構成。特に、第１コンデンサ４１０の静電容量と、第２コンデンサ４２０の静電容量とが等しく揃えられた構成。

　（Ｂ）第１コンデンサ４１０、第１層間接続部５１０、及び第１パッド１２０と、第２コンデンサ４２０、第２層間接続部５２０、及び第２パッド１３０とが、平面視において、配線パターン１１０の長さ方向に延びる第２仮想直線ＶＬ２を対称軸として、線対称に配置された構成。ここで“配線パターン１１０の長さ方向”とは、第１コンデンサ４１０の一端及び第２コンデンサ４２０の一端が接続されている位置における配線パターン１１０の長さ方向、つまり本実施形態ではＸ軸方向を指す。

　（Ｃ）第３層間接続部５３０、グラウンド端子３１０、及び電源端子３２０が、平面視において、第２仮想直線ＶＬ２上に並んだ構成。

　（Ｄ）グラウンドプレーン２１０が、第１層間接続部５１０のグラウンドプレーン２１０との接続部、第２層間接続部５２０のグラウンドプレーン２１０との接続部、及び第３層間接続部５３０のグラウンドプレーン２１０との接続部を頂点する三角形の領域が含まれるサイズの面状に分布している構成。

　上記構成（Ａ）によって、第１ノイズ電流８１０と第２ノイズ電流８２０との大きさを等しく揃えることができる。また、上記構成（Ｂ）－（Ｄ）によって、第１ノイズ電流８１０が周回する経路をＸＹ仮想平面に垂直投影したＺ軸方向第１投影経路８１０Ｚの囲む面積と、第２ノイズ電流８２０が周回する経路をＸＹ仮想平面に垂直投影したＺ軸方向第２投影経路８２０Ｚの囲む面積とを等しく揃えることができる。

　この結果、第１誘導磁場のＺ軸成分９１０Ｚと、第２誘導磁場のＺ軸成分９２０Ｚとの大きさを一致させることができ、両者の相殺によって、Ｚ軸方向の放射ノイズの発生を無くすことができる。

　図３を参照し、次に、第１誘導磁場のＸ軸成分９１０Ｘと、第２誘導磁場のＸ軸成分９２０Ｘとについて説明する。図３は、第１ノイズ電流８１０が周回する経路と、第２ノイズ電流８２０が周回する経路との、Ｘ軸方向に見た側面を示す。なお、図１に示した絶縁層６００は、放射ノイズが通過する誘電体であるため、図３では図示を省略した。

　このため、Ｘ軸方向に見ても、互いに逆向きに周回する第１ノイズ電流８１０の経路と第２ノイズ電流８２０の経路とが構成される。従って、第１誘導磁場のＸ軸成分９１０Ｘと、第２誘導磁場のＸ軸成分９２０Ｘとが、互いに相殺又は減殺し合う。

　具体的には、上述した構成（Ｂ）－（Ｄ）を採ったことにより、第１ノイズ電流８１０が周回する経路をＹＺ仮想平面に垂直投影したＸ軸方向第１投影経路８１０Ｘの囲む面積と、第２ノイズ電流８２０が周回する経路をＹＺ仮想平面に垂直投影したＸ軸方向第２投影経路８２０Ｘの囲む面積とが等しく揃えられる。また、上述した構成（Ａ）によって、第１ノイズ電流８１０と第２ノイズ電流８２０との大きさが等しく揃えられる。

　この結果、第１誘導磁場のＸ軸成分９１０Ｘと、第２誘導磁場のＸ軸成分９２０Ｘとの大きさを一致させることができ、両者の相殺によって、Ｘ軸方向の放射ノイズの発生を無くすことができる。

　図４を参照し、次に、第１誘導磁場のＹ軸成分９１０Ｙと、第２誘導磁場のＹ軸成分９２０Ｙとについて説明する。図４は、第１ノイズ電流８１０が周回する経路と、第２ノイズ電流８２０が周回する経路との、Ｙ軸方向に見た側面を示す。なお、図４では、図１に示した絶縁層６００の図示を省略した。

　既述のように、第１コンデンサ４１０及び第２コンデンサ４２０が、配線パターン１１０と交差する向き、具体的には、配線パターン１１０の幅方向であるＹ軸方向に延在している。

　このため、第１コンデンサ４１０及び第２コンデンサ４２０が、配線パターン１１０の長さ方向であるＸ軸方向に延在する場合に比べると、第１層間接続部５１０及び第２層間接続部５２０を、第３層間接続部５３０に近づけることができる。つまり、上記第１閉回路及び上記第２閉回路のＸ軸方向の経路長を、半導体デバイス３００のＸ軸方向の幅に近づけることができる。

　しかも、Ｚ軸方向に関し、第１導電層１００と第２導電層２００との間に介在するのは、図１に示した絶縁層６００のみである。第１導電層１００と第２導電層２００との間には、他の導電層は介在していない。このことは、上記第１閉回路及び上記第２閉回路のＺ軸方向の経路長を短縮することに寄与している。

　従って、第１ノイズ電流８１０が周回する経路をＸＺ仮想平面に垂直投影したＹ軸方向第１投影経路８１０Ｙの囲む面積と、第２ノイズ電流８２０が周回する経路をＸＺ仮想平面に垂直投影したＹ軸方向第２投影経路８２０Ｙの囲む面積との各々を狭小化できる。このため、放射ノイズのＹ軸方向の強度を従来よりも低減できる。

　以上説明したように、本実施形態によれば、Ｘ軸方向、Ｙ軸方向、及びＺ軸方向の各方向の放射ノイズの発生が抑えられる。

　また、本実施形態によれば、第１コンデンサ４１０及び第２コンデンサ４２０が、図２に示すノイズ電流８００をグラウンドプレーン２１０へと流し込むバイパスコンデンサ（bypass capacitor）の役割を果たす。

　なお、グラウンドプレーン２１０が面状に広く分布しているため、ノイズ電流８００に対する上記第１閉回路及び上記第２閉回路のインピーダンスが小さく抑えられる。また、第１導電層１００と第２導電層２００とが図１に示す絶縁層６００を介して隣り合うため、両者の間に他の導電層が介在する場合に比べると、上記第１閉回路及び上記第２閉回路の経路長が短縮化される。このことも、ノイズ電流８００に対する上記第１閉回路及び上記第２閉回路のインピーダンスを小さく抑えることに寄与する。

　従って、図２に示すノイズ電流８００の大部分をグラウンドプレーン２１０へと流し込むことができ、配線パターン１１０に接続されうる図示せぬ他のデバイス又は電源回路にノイズ電流８００が流出しにくい。

　また、第１コンデンサ４１０及び第２コンデンサ４２０は、半導体デバイス３００に電荷を供給することで、半導体デバイス３００の動作を安定化させる役割も果たす。

　［実施形態２］
　図２には、平面視で四角形に形成された半導体デバイス３００の本体の一辺と平行な方向にグラウンド端子３１０と電源端子３２０とが並ぶ構成を例示した。しかし、グラウンド端子３１０と電源端子３２０とが並ぶ方向は特に限定されない。以下、電源端子３２０の位置が変更された具体例を述べる。

　図５に示すように、本実施形態に係る回路基板７００Ｂでは、平面視において、半導体デバイス３００の本体の一辺と交差する方向に、グラウンド端子３１０と電源端子３２０とが並んでいる。実施形態１では、グラウンド端子３１０と電源端子３２０とが、半導体デバイス３００の本体を挟んで正面に対向する位置に配置されていたが、本実施形態では、グラウンド端子３１０と電源端子３２０とは、半導体デバイス３００の本体を挟んで斜めに対向する位置に配置されている。また、配線パターン１１０は、平面視において、半導体デバイス３００の本体から電源端子３２０が延出する方向と交差する斜め方向に延在している。

　但し、電源端子３２０とグラウンド端子３１０とが並ぶ方向に配線パターン１１０が延在し、かつ配線パターン１１０に直交する第１仮想直線ＶＬ１上に、第１コンデンサ４１０及び第２コンデンサ４２０が並んでいる点は、実施形態１と同じである。

　また、第１コンデンサ４１０、第１層間接続部５１０、及び第１パッド１２０と、第２コンデンサ４２０、第２層間接続部５２０、及び第２パッド１３０とが、平面視において、配線パターン１１０の長さ方向に延びる第２仮想直線ＶＬ２を対称軸として、線対称に配置されている点も実施形態１と同じである。

　図５には、回路基板７００Ｂの厚さ方向に平行なＺ軸を有し、かつ平面視において、配線パターン１１０の長さ方向に平行で電源端子３２０から遠ざかる方向をＸ軸のプラス方向とする右手系のＸＹＺ直交座標系を付記している。平面視で第３層間接続部５３０と電源端子３２０とが並ぶ方向をＸ軸方向とする点は、実施形態１と同じである。

　本実施形態においても、第１コンデンサ４１０及び第２コンデンサ４２０が、配線パターン１１０に直交するＹ軸方向に延在しているため、実施形態１の場合と同様に、Ｚ軸方向及びＸ軸方向の放射ノイズを無くすことができ、かつＹ軸方向の放射ノイズを小さく抑えることができる。他の構成及び効果は、実施形態１と同じである。

　［実施形態３］
　図２及び図５には、平面視において、グラウンド端子３１０と電源端子３２０とが並ぶ方向に配線パターン１１０が延在している構成を例示した。グラウンド端子３１０及び電源端子３２０は、必ずしも配線パターン１１０の長さ方向に並んでいなくてもよい。以下、本実施形態では、その具体例を述べる。

　図６に示すように、本実施形態に係る回路基板７００Ｃでは、平面視において、第３層間接続部５３０、グラウンド端子３１０、及び電源端子３２０を通る第３仮想直線ＶＬ３が、配線パターン１１０の長さ方向に延びる第２仮想直線ＶＬ２と交差する。つまり、本実施形態では、グラウンド端子３１０と電源端子３２０とは、半導体デバイス３００の本体を挟んで斜めに対向する位置に配置されている。そして、配線パターン１１０は、平面視において、半導体デバイス３００の本体から電源端子３２０が延出する方向に沿って延在している。

　図６には、回路基板７００Ｃの厚さ方向に平行なＺ軸を有し、かつ平面視において、配線パターン１１０の長さ方向に平行で電源端子３２０から遠ざかる方向をＸ軸のプラス方向とする右手系のＸＹＺ直交座標系を付記している。

　本実施形態でも、実施形態１の場合と同様、平面視において、互いに逆向きに周回する第１ノイズ電流８１０の経路と第２ノイズ電流８２０の経路とが構成される。

　但し、本実施形態では、Ｚ軸方向第１投影経路８１０Ｚの囲む面積が、Ｚ軸方向第２投影経路８２０Ｚの囲む面積よりも小さい。従って、第１誘導磁場のＺ軸成分９１０Ｚと、第２誘導磁場のＺ軸成分９２０Ｚとが完全には相殺しない。

　しかし、第１誘導磁場のＺ軸成分９１０Ｚと、第２誘導磁場のＺ軸成分９２０Ｚとの向きが逆であるため、第１誘導磁場のＺ軸成分９１０Ｚによって、第２誘導磁場のＺ軸成分９２０Ｚが減殺される。このため、Ｚ軸方向の放射ノイズの発生が抑えられる。

　また、図示はしないが、第３層間接続部５３０と電源端子３２０とが並ぶ第３仮想直線ＶＬ３に沿って見た場合でも、互いに逆向きに周回する第１ノイズ電流８１０と第２ノイズ電流８２０の経路が構成される。

　このため、第３仮想直線ＶＬ３に沿う方向においても、第１誘導磁場を第２誘導磁場によって減殺させることができる。従って、第３仮想直線ＶＬ３に沿う方向の放射ノイズの発生も抑えられる。

　また、第１コンデンサ４１０及び第２コンデンサ４２０が、配線パターン１１０の幅方向であるＹ軸方向に延在しているため、実施形態１の場合と同様に、上記第１閉回路及び上記第２閉回路のＸ軸方向の経路長を、半導体デバイス３００のＸ軸方向の幅に近づけることができる。この結果、放射ノイズのＹ軸方向の強度を従来よりも低減できる。他の構成及び効果は、実施形態１と同じである。

　［実施形態４］
　Ｚ軸方向の放射ノイズを小さく抑えることができれば、放射ノイズを静電遮蔽するための遮蔽部材を回路基板７００ＣのＺ軸方向に配置する必要がなくなる。そこで、Ｚ軸方向の放射ノイズを小さく抑えることが特に望まれる。

　上記実施形態３に係る構成においては、Ｚ軸方向の放射ノイズを一層小さく抑えるために、上記第１閉回路のインピーダンスを、上記第２閉回路のインピーダンスよりも小さく抑えてもよい。以下、本実施形態では、その具体例を述べる。

　図７に示すように、本実施形態に係る回路基板７００Ｄでは、第１コンデンサ４１０の一対の極板のサイズが、第２コンデンサ４２０の一対の極板のサイズよりも小さい。つまり、第１コンデンサ４１０の等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）が、第２コンデンサ４２０のＥＳＬよりも小さく設定されている。なお、他の構成については、上述の実施形態３と同様である。

　そして、上述の構成とすることで、ターゲットとするノイズ電流の周波数帯域に対して、第１コンデンサ４１０のノイズ電流８００に対するインピーダンスが、第２コンデンサ４２０のノイズ電流８００に対するインピーダンスよりも小さくなるように設定している。この結果、上記第１閉回路のノイズ電流８００に対するインピーダンスが、上記第２閉回路のノイズ電流８００に対するインピーダンスよりも小さい。

　このため、第１ノイズ電流８１０大きさ、具体的には実効値が、第２ノイズ電流８２０の実効値よりも大きい。従って、Ｚ軸方向第１投影経路８１０Ｚの囲む面積がＺ軸方向第２投影経路８２０Ｚの囲む面積よりも小さいにも関わらず、第１誘導磁場のＺ軸成分９１０Ｚの大きさが、第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけられる。

　この結果、第２誘導磁場のＺ軸成分９２０Ｚの殆どを第１誘導磁場のＺ軸成分９１０Ｚによって減殺させることができるため、Ｚ軸方向の放射ノイズが一層小さく抑えられる。他の構成及び効果は、実施形態３と同じである。

　なお、上述の具体例では、第１コンデンサ４１０のサイズを、第２コンデンサ４２０のサイズよりも小さく構成することで、第１コンデンサ４１０のインピーダンスを、第２コンデンサ４２０のインピーダンスよりも小さく設定する例を説明した。しかし、ノイズ電流の周波数帯域によっては、第１コンデンサ４１０のサイズを第２コンデンサ４２０のサイズよりも大きくなるように構成してもよい。このような構成により、第１コンデンサ４１０のノイズ電流８００に対するインピーダンスが、第２コンデンサ４２０のノイズ電流８００に対するインピーダンスよりも小さくなるように設定することもできる。また、コンデンサのサイズを異ならせることなく、第１コンデンサ４１０と第２コンデンサ４２０とのインピーダンスを調整してもよい。例えば、コンデンサを構成する極板の間隔を調整したり、極板の間の誘電体を変更したりすることで、インピーダンスを調整してもよい。

　また、上述の具体例では、第２コンデンサ４２０のＥＳＬよりも、第１コンデンサ４１０のＥＳＬを小さく設定して、第１コンデンサ４１０のノイズ電流８００に対するインピーダンスが、第２コンデンサ４２０のノイズ電流８００に対するインピーダンスよりも小さくなるように設定する例を説明した。しかし、本実施形態は、第１閉回路のノイズ電流８００に対するインピーダンスが、上記第２閉回路のノイズ電流８００に対するインピーダンスよりも小さく設定することで、Ｚ軸方向の放射ノイズを小さく抑えることができればよい。つまり、使用する第１コンデンサ４１０及び第２コンデンサ４２０の周波数特性を考慮して、等価直列抵抗（ＥＳＲ）、キャパシタンスを調整することで、各コンデンサのインピーダンスを調整し、第１閉回路及び第２閉回路のインピーダンスを調整することとしてもよい。

　つまり、本実施形態は、インピーダンスの虚部を構成する容量リアクタンスの調整によって、上記第１閉回路のノイズ電流８００に対するインピーダンスが、上記第２閉回路のノイズ電流８００に対するインピーダンスよりも小さくなるように調整し、Ｚ軸方向の放射ノイズを抑制することができるものである。

　［実施形態５］
　上記実施形態４では、インピーダンスの虚部を構成する容量リアクタンスの調整によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えた。インピーダンスの実部を構成する抵抗成分の調整によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えてもよい。以下、本実施形態では、その具体例を述べる。

　図８に示すように、本実施形態に係る回路基板７００Ｅでは、互いに並列に配置される２つの層間接続部５１１及び５１２によって、第１層間接続部５１０が構成されている。このため、第１層間接続部５１０の抵抗値が、第２層間接続部５２０の抵抗値よりも小さい。この結果、上記第１閉回路のノイズ電流８００に対するインピーダンスが、上記第２閉回路のノイズ電流８００に対するインピーダンスよりも小さい。なお、他の構成については、上述の実施形態３及び実施形態４と同様である。

　従って、実施形態４の場合と同じ理由で、第２誘導磁場のＺ軸成分９２０Ｚの殆どを第１誘導磁場のＺ軸成分９１０Ｚによって減殺させることができ、Ｚ軸方向の放射ノイズが一層小さく抑えられる。他の構成及び効果は、実施形態３と同じである。

　なお、本実施形態の上述の具体例では、層間接続部５１１及び５１２によって第１層間接続部５１０を構成することにより、第１層間接続部５１０の抵抗を第２層間接続部５２０の抵抗よりも小さく抑えた。しかし、本実施形態では、インピーダンスの実部を構成する抵抗成分の調整によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えることができるものであればよい。つまり、第１パッド１２０及び第２パッド１３０の形状、長さ、幅等を変更することにより、第１パッド１２０のインピーダンスを、第２パッド１３０のインピーダンスよりも小さく調整してもよい。これによっても、上記第１閉回路のノイズ電流８００に対するインピーダンスが、上記第２閉回路のノイズ電流８００に対するインピーダンスよりも小さい構成を実現できる。

　［実施形態６］
　上記実施形態４及び５では、第１ノイズ電流８１０の実効値と第２ノイズ電流８２０の実効値との比の調整によって、第１誘導磁場のＺ軸成分９１０Ｚの大きさを第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけた。

　Ｚ軸方向第１投影経路８１０Ｚの囲む面積と、Ｚ軸方向第２投影経路８２０Ｚの囲む面積との比の調整によって、第１誘導磁場のＺ軸成分９１０Ｚの大きさを第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけてもよい。以下、本実施形態では、その具体例を述べる。

　図９に示すように、本実施形態に係る回路基板７００Ｆでは、第１コンデンサ４１０及び第１層間接続部５１０と、第２コンデンサ４２０及び第２層間接続部５２０とが、第２仮想直線ＶＬ２に対して非対称に配置されている。

　具体的には、第１パッド１２０のＹ軸方向の長さが、第２パッド１３０のＹ軸方向の長さよりも長い。つまり、第１パッド１２０は、平面視において、第１コンデンサ４１０の延在する方向に沿って第１コンデンサ４１０の接続する一端から延在している。このため、第１コンデンサ４１０の一端から第１層間接続部５１０までのＹ軸方向の距離が、第２コンデンサ４２０の一端から第２層間接続部５２０までのＹ軸方向の距離よりも長い。

　これにより、Ｚ軸方向第１投影経路８１０Ｚの囲む面積が、Ｚ軸方向第２投影経路８２０Ｚの囲む面積に近づけられる。このため、第１誘導磁場のＺ軸成分９１０Ｚの大きさが、第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけられる。

　従って、第２誘導磁場のＺ軸成分９２０Ｚの殆どを第１誘導磁場のＺ軸成分９１０Ｚによって減殺させることができるため、Ｚ軸方向の放射ノイズが一層小さく抑えられる。他の構成及び効果は、実施形態３と同じである。

　なお、本実施形態の上述の具体例では、第１コンデンサ４１０及び第１層間接続部５１０と、第２コンデンサ４２０及び第２層間接続部５２０とが、第２仮想直線ＶＬ２に対して非対称に配置される構成として、第１パッド１２０のＹ軸方向の長さが、第２パッド１３０のＹ軸方向の長さよりも長い形態を説明した。しかし、Ｚ軸方向第１投影経路８１０Ｚの囲む面積と、Ｚ軸方向第２投影経路８２０Ｚの囲む面積との比の調整によって、第１誘導磁場のＺ軸成分９１０Ｚの大きさを第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけることができれば、他の構成を採用してもよい。

　一具体例として、図９における第１コンデンサ４１０を、一端が配線パターン１１０に電気的に接続され、他端が第１パッド１２０に電気的に接続される範囲で、Ｙ軸プラス方向にずらして配置し、第２コンデンサ４２０を、一端が配線パターン１１０に電気的に接続され、他端が第２パッド１３０に電気的に接続される範囲で、Ｙ軸プラス方向にずらして配置してもよい。これにより、第１コンデンサ４１０と第２コンデンサ４２０とを第２仮想直線ＶＬ２に対して非対称に配置できるので、Ｚ軸方向第１投影経路８１０Ｚの囲む面積と、Ｚ軸方向第２投影経路８２０Ｚの囲む面積との比を調整できる。この結果、第１誘導磁場のＺ軸成分９１０Ｚの大きさを第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけることができる。

　また、第１コンデンサ４１０、第２コンデンサ４２０の両方又は一方を第１仮想直線ＶＬ１に対して回転方向に傾けるように配置することで、第１コンデンサ４１０と第２コンデンサ４２０の配置を第２仮想直線ＶＬ２に対して非対称に配置される構成として、Ｚ軸方向第１投影経路８１０Ｚの囲む面積と、Ｚ軸方向第２投影経路８２０Ｚの囲む面積との比の調整し、第１誘導磁場のＺ軸成分９１０Ｚの大きさを第２誘導磁場のＺ軸成分９２０Ｚの大きさに近づけてもよい。

　［実施形態７］
　上記実施形態１－６に係る構成においては、第１コンデンサ４１０に対して並列に１つ又は複数の別のコンデンサを接続してもよいし、第２コンデンサ４２０に対して並列に１つ又は複数のさらに別のコンデンサを接続してもよい。以下、本実施形態では、その具体例を述べる。

　図１０に示すように、本実施形態に係る回路基板７００Ｇは、第１コンデンサ４１０に並列接続されている第３コンデンサ４３０と、第２コンデンサ４２０に並列接続されている第４コンデンサ４４０とをさらに備える。

　第３コンデンサ４３０は、第１コンデンサ４１０と同様、配線パターン１１０からＹ軸プラス方向に延び出ている。一端が配線パターン１１０に接続された第３コンデンサ４３０の他端は、第３パッド１５０に接続されている。第３パッド１５０は、第４層間接続部５４０によって、グラウンドプレーン２１０に接続されている。

　第４コンデンサ４４０は、第２コンデンサ４２０と同様、配線パターン１１０からＹ軸マイナス方向に延び出ている。一端が配線パターン１１０に接続された第４コンデンサ４４０の他端は、第４パッド１６０に接続されている。第４パッド１６０は、第５層間接続部５５０によって、グラウンドプレーン２１０に接続されている。

　第３コンデンサ４３０、第４層間接続部５４０、及び第３パッド１５０と、第４コンデンサ４４０、第５層間接続部５５０、及び第４パッド１６０とは、平面視において第２仮想直線ＶＬ２を対称軸として、線対称に配置されている。

　第１コンデンサ４１０及び第３コンデンサ４３０の全体としての等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）は、各々のＥＳＲ、ＥＳＬよりも小さい。このため、ノイズ電流８００に対する上記第１閉回路のインピーダンスを一層低下させることができる。

　また、第２コンデンサ４２０及び第４コンデンサ４４０の全体としてのＥＳＲ、ＥＳＬは、各々のＥＳＲ、ＥＳＬよりも小さい。このため、ノイズ電流８００に対する上記第２閉回路のインピーダンスを一層低下させることができる。

　以上のように、上記第１閉回路及び上記第２閉回路のインピーダンスを一層低下させることにより、ノイズ電流８００を上記第１閉回路及び上記第２閉回路に閉じ込める効果が高められる。

　なお、第１コンデンサ４１０のインピーダンスが極小となる周波数をｆａ、第３コンデンサ４３０のインピーダンスが極小となる周波数をｆｂとしたとき、ｆａ≠ｆｂが満たされるよう第１コンデンサ４１０及び第３コンデンサ４３０を選定することが好ましい。これにより、上記第１閉回路が低インピーダンスとなる周波数幅を広げることができる。

　同様に、第２コンデンサ４２０のインピーダンスが極小となる周波数をｆｃ、第４コンデンサ４４０のインピーダンスが極小となる周波数をｆｄとしたとき、ｆｃ≠ｆｄが満たされるよう第２コンデンサ４２０及び第４コンデンサ４４０を選定することが好ましい。これにより、上記第２閉回路が低インピーダンスとなる周波数幅を広げることができる。

　以上のようにして、上記第１閉回路及び上記第２閉回路が低インピーダンスとなる周波数幅を広げることにより、様々な周波数成分を含むノイズ電流８００を上記第１閉回路及び上記第２閉回路に閉じ込めることができる。

　以上、実施形態１－７について説明した。以下に述べる変形も可能である。

　図２には、第１コンデンサ４１０、第１層間接続部５１０、第１パッド１２０、第２コンデンサ４２０、第２層間接続部５２０、及び第２パッド１３０が、平面視において第１仮想直線ＶＬ１上に並んだ構成を例示したが、これらは必ずしも一直線上に並んでいなくてもよい。

　図２には、第１コンデンサ４１０及び第２コンデンサ４２０の延在方向を、配線パターン１１０の幅方向と一致させた構成を例示した。第１コンデンサ４１０は、配線パターン１１０から、配線パターン１１０の幅方向の一方の側方に位置する領域に延び出ていればよく、第１コンデンサ４１０の延在方向は、配線パターン１１０の幅方向と一致していなくてもよい。また、第２コンデンサ４２０は、配線パターン１１０から、配線パターン１１０の幅方向の他方の側方に位置する領域に延び出ていればよく、第２コンデンサ４２０の延在方向は、配線パターン１１０の幅方向と一致していなくてもよい。

　図７には、第１コンデンサ４１０と第２コンデンサ４２０との静電容量の比によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えた構成を例示した。また、図８には、第１層間接続部５１０と第２層間接続部５２０との抵抗の比によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えた構成を例示した。上記第１閉回路における第１コンデンサ４１０及び第１層間接続部５１０以外の構成部材のインピーダンスと、上記第２閉回路における第２コンデンサ４２０及び第２層間接続部５２０以外の構成部材のインピーダンスとの比によって、上記第１閉回路のインピーダンスを上記第２閉回路のインピーダンスよりも小さく抑えてもよい。

　図９には、第１パッド１２０のＹ軸方向の長さと、第２パッド１３０のＹ軸方向の長さとの比によって、Ｚ軸方向第１投影経路８１０Ｚの囲む面積を、Ｚ軸方向第２投影経路８２０Ｚの囲む面積に近づけた構成を例示した。上記第１閉回路における第１パッド１２０以外の部材の寸法と、上記第２閉回路における第２パッド１３０以外の部材の寸法との比よって、Ｚ軸方向第１投影経路８１０Ｚの囲む面積を、Ｚ軸方向第２投影経路８２０Ｚの囲む面積に近づけてもよい。

　図２に示した半導体デバイス３００は、基準電位とされるリファレンス端子と、信号の出力を行う非リファレンス端子とを有するものであれば、特に限定されない。半導体デバイス３００として、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、その他のＩＣ（Integrated Circuit）、又はＦＥＴ（Field Effect Transistor）を用いることができる。また、半導体デバイス３００は、発振回路その他の能動回路を内部に含むものであってもよい。また、半導体デバイス３００は、例えば、ＳＯＰ（Small Outline Package）、ＱＦＰ（Quad Flat Package）、ＳＯＴ（Small Outline Transistor）、ＱＦＮ（Quad Flat No-Leads）、ＢＧＡ（Ball Grid Array）といったタイプのパッケージ（Package）を備えたものであってもよい。

　本開示は、本開示の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされる。上述した実施形態は、本開示を説明するためのものであり、本開示の範囲を限定するものではない。本開示の範囲は、実施形態ではなく、請求の範囲によって示される。請求の範囲内及びそれと同等の開示の意義の範囲内で施される様々な変形が、本開示の範囲内とみなされる。

　１００　第１導電層、１１０　配線パターン（配線部）、１２０　第１パッド、１３０　第２パッド、１４０　グラウンドパッド、１５０　第３パッド、１６０　第４パッド、２００　第２導電層、２１０　グラウンドプレーン（リファレンス部）、３００　半導体デバイス、３１０　グラウンド端子（リファレンス端子）、３２０　電源端子（非リファレンス端子）、４１０　第１コンデンサ、４２０　第２コンデンサ、４３０　第３コンデンサ、４４０　第４コンデンサ、５１０　第１層間接続部、５１１，５１２　層間接続部、５２０　第２層間接続部、５３０　第３層間接続部、５４０　第４層間接続部、５５０　第５層間接続部、６００　絶縁層、７００Ａ，７００Ｂ，７００Ｃ，７００Ｄ，７００Ｅ，７００Ｆ，７００Ｇ　回路基板、８００　ノイズ電流（高周波電流）、８１０　第１ノイズ電流、８１０Ｘ　Ｘ軸方向第１投影経路、８１０Ｙ　Ｙ軸方向第１投影経路、８１０Ｚ　Ｚ軸方向第１投影経路（第１投影経路）、８２０　第２ノイズ電流、８２０Ｘ　Ｘ軸方向第２投影経路、８２０Ｙ　Ｙ軸方向第２投影経路、８２０Ｚ　Ｚ軸方向第２投影経路（第２投影経路）、９１０Ｘ　第１誘導磁場のＸ軸成分、９１０Ｙ　第１誘導磁場のＹ軸成分、９１０Ｚ　第１誘導磁場のＺ軸成分、９２０Ｘ　第２誘導磁場のＸ軸成分、９２０Ｙ　第２誘導磁場のＹ軸成分、９２０Ｚ　第２誘導磁場のＺ軸成分、ＶＬ１　第１仮想直線、ＶＬ２　第２仮想直線、ＶＬ３　第３仮想直線。

Claims

　各々導電性を有する第１導電層と第２導電層とが、絶縁性を有する絶縁層を介して積層された構造を備え、基準電位とされるリファレンス端子と、信号の出力を行う非リファレンス端子とを有する半導体デバイスが実装される回路基板であって、
　前記第１導電層の構成要素である配線部と、
　各々一端が前記配線部に接続された第１コンデンサ及び第２コンデンサと、
　前記第２導電層の構成要素であるリファレンス部と、
　前記リファレンス部と前記第１コンデンサの他端とを電気的に接続する第１層間接続部と、
　前記リファレンス部と前記第２コンデンサの他端とを電気的に接続する第２層間接続部と、
　前記半導体デバイスが実装されることで、前記リファレンス部と前記リファレンス端子とを電気的に接続する第３層間接続部と、
　を備え、
　前記第１コンデンサが、前記配線部から、前記配線部の幅方向の一方の側方に位置する領域に延び出ており、かつ前記第２コンデンサが、前記配線部から、前記配線部の前記幅方向の他方の側方に位置する領域に延び出ており、
　前記半導体デバイスが実装されることで前記非リファレンス端子が前記配線部に電気的に接続され、前記半導体デバイス、前記配線部、前記第１コンデンサ、前記第１層間接続部、前記リファレンス部、及び前記第３層間接続部によって第１閉回路が構成され、かつ、前記半導体デバイス、前記配線部、前記第２コンデンサ、前記第２層間接続部、前記リファレンス部、及び前記第３層間接続部によって第２閉回路が構成される、
　回路基板。
　前記第１コンデンサと前記第２コンデンサとが、前記第１導電層に対する平面視において、前記配線部と交差する第１仮想直線上で、互いの前記一端を対向させ、かつ互いに反対向きに前記配線部から延び出ている、
　請求項１に記載の回路基板。
　前記第１コンデンサ及び前記第１層間接続部と、前記第２コンデンサ及び前記第２層間接続部とが、前記平面視において、前記配線部の長さ方向に延びる第２仮想直線を対称軸として、線対称に配置されている、
　請求項２に記載の回路基板。
　前記リファレンス端子と前記非リファレンス端子とが、前記平面視において、前記第２仮想直線上に並んでいる、
　請求項３に記載の回路基板。
　前記半導体デバイスにおいて、周波数１００ｋＨｚ以上の高周波電流が形成され、
　前記第１閉回路における前記高周波電流の経路を前記第１導電層に平行な仮想平面に垂直投影した第１投影経路の囲む面積が、前記第２閉回路における前記高周波電流の経路を前記仮想平面に垂直投影した第２投影経路の囲む面積よりも小さく、
　前記第１閉回路の前記高周波電流に対するインピーダンスが、前記第２閉回路の前記高周波電流に対するインピーダンスよりも小さい、
　請求項１から４のいずれか１項に記載の回路基板。
　前記第１コンデンサの等価直列インダクタンスが、前記第２コンデンサの等価直列インダクタンスよりも小さい、
　請求項５に記載の回路基板。
　前記第１層間接続部の抵抗値が、前記第２層間接続部の抵抗値よりも小さい、
　請求項５に記載の回路基板。
　前記第１コンデンサに並列接続されている第３コンデンサと、
　前記第２コンデンサに並列接続されている第４コンデンサと、
　をさらに備える、請求項１から７のいずれか１項に記載の回路基板。
　前記第１層間接続部の前記リファレンス部との接続部、前記第２層間接続部の前記リファレンス部との接続部、及び前記第３層間接続部の前記リファレンス部との接続部を頂点とする三角形の領域が含まれるサイズの面状に、前記リファレンス部が分布している、
　請求項１から８のいずれか１項に記載の回路基板。