JP2012090098A

JP2012090098A - 発振回路

Info

Publication number: JP2012090098A
Application number: JP2010235450A
Authority: JP
Inventors: Takashi Taya; 隆士太矢
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-10-20
Filing date: 2010-10-20
Publication date: 2012-05-10
Anticipated expiration: 2030-10-20
Also published as: JP5714865B2; CN102457273B; CN102457273A; US8508305B2; US20120098608A1

Abstract

【課題】、数百メガヘルツの発振周波数を有する発振信号を出力する場合において、半導体集積回路内に設けられた他の回路の特性劣化を抑制することができる発振回路を提供する。
【解決手段】半導体集積回路の内部に設けられた内部キャパシタと、半導体集積回路の外部に設けられた外部キャパシタ及び外部インダクタとからなる共振回路と、共振回路に入力端及び出力端が接続された増幅回路と、を有し、共振回路は、内部キャパシタ、外部インダクタ、並びに内部キャパシタ及び外部インダクタを接続する配線からなる第１閉回路と、外部キャパシタ、外部インダクタ、並びに外部キャパシタ及び外部インダクタを接続する配線からなり、第１閉回路の配線抵抗よりも小なる配線抵抗を有する第２閉回路と、を有することを特徴とする発振回路。
【選択図】図２

Description

本発明は、高周波発振を可能にする発振回路に関する。

従来から、無線機においては、インダクタ及びキャパシタから構成された共振回路と、トランジスタとによって構成された発振回路が用いられている。キャパシタとして可変容量ダイオードを用いることにより、電圧制御発振回路（ＶＣＯ：voltage controlled oscillator）を構成し、周波数制御が可能になる。また、当該電圧制御発振回路、位相比較器、ループフィルタ、及び分周器によって位相同期回路（ＰＬＬ：Phase-locked loop）を形成し、PLL周波数シンセサイザに用いることができる。

近年においては、上述したような発振回路は、半導体集積回路の一部として形成されている。半導体集積回路の一部として発振回路を形成する方法として、発振回路を構成する全ての部品を半導体集積回路内に形成する場合や、発振回路を構成する部品の一部を半導体集積回路外に形成（すなわち、外付け部品として形成）する場合がある。例えば、発振周波数が数百メガヘルツ（ＭＨｚ）以下になると、約１０ナノヘンリー（ｎＨ）のインダクタンスを有するインダクタが必要となる。かかる場合に当該インダクタを半導体集積回路内に設けると、半導体集積回路内における当該インダクタの占有面積が過大となり、半導体集積回路自体も大きくなる。このため、数百ＭＨｚ以下の発振周波数を有する発振回路においては、インダクタを半導体集積回路の外部に設けることが一般的に行われている。一方、発振周波数が１ギガヘルツ（ＧＨｚ）以上になると約５ｎＨのインダクタンスを有するインダクタが必要となり、当該インダクタは半導体集積回路内に収容できる。例えば、特許文献１にはインダクタを外付け部品として形成された発振回路が開示されている。更に、特許文献２には、キャパシタを外付け部品とした形成された発振回路が開示されている。特許文献３には、キャパシタを半導体集積回路内に設け、インダクタを外付け部品として設け、更に当該インダクタに外付けのキャパシタを直列接続した構成を有する発振回路が開示されている。

特開２００７−１１０５０４号公報特開平７−１３１２４３号公報特開平６−１３２７２８号公報

しかしながら、無線機においては、受信回路、送信回路、位相同期回路、制御回路等の種々の機能を有する回路を半導体集積回路に収容しており、微弱な信号を取り扱う受信回路においては、発振回路からの信号の干渉が問題となる。

例えば、トランジスタ及びキャパシタが半導体集積回路内に設けられ、インダクタのみが半導体集積回路外に設けられた構造を有する発振回路において、５００ＭＨｚの発振周波数を１５ｎＨのインダクタで実現した場合、キャパシタンスは、以下の関係式（１）から６．７５ピコファラッド（ｐＦ）になる。

なお、上記式において、ｆが共振周波数、Ｌがインダクタンス、Ｃがキャパシタンスである。発振状態における共振回路の電圧振幅の実効値を１Ｖとすると、インダクタのリアクタンスは、２πｆＬ＝４７．１（Ω）となる。これにより、共振回路を流れる高周波電流は、１÷４７．１＝２１．２（ｍＡ）となる。かかる高周波電流は、半導体集積回路自体の電源電流に匹敵する大電流である。

このような高周波電流が共振回路に流れると、共振回路の電流経路を構成する導電性材料から電磁波が放射され、更には半導体素子の基板電位が変動して半導体集積回路内の他の回路の特性が劣化する。例えば、受信感度の低下といった半導体集積回路の特性劣化が生じる。

上述したような問題を解決するために、発振振幅を小さくすることが考えられるが、発振振幅を小さくすると発振信号の純度が劣化するため、かかる方法を用いることは困難である。また、発振回路と他の回路との間隔を広げたり、又は発振回路と他の回路との間にシールドを設けたりすることも考えられるが、半導体集積回路の面積及びコストの増加になるため、かかる方法も用いることは困難である。

本発明は、以上の如き事情に鑑みてなされたものであり、数百メガヘルツの発振周波数を有する発振信号を出力する場合において、半導体集積回路内に設けられた他の回路の特性劣化を抑制することができる発振回路を提供する。

上述した課題を解決するために、本発明の発振回路は、半導体集積回路に含まれる発振回路であって、前記半導体集積回路の内部に設けられた内部キャパシタと、前記半導体集積回路の外部に設けられた外部キャパシタ及び外部インダクタとからなる共振回路と、前記共振回路に入力端及び出力端が接続された増幅回路と、を有し、前記共振回路は、前記内部キャパシタ、前記外部インダクタ、並びに前記内部キャパシタ及び前記外部インダクタを接続する配線からなる第１閉回路と、前記外部キャパシタ、前記外部インダクタ、並びに前記外部キャパシタ及び前記外部インダクタを接続する配線からなり、前記第１閉回路の配線抵抗よりも小なる配線抵抗を有する第２閉回路と、を有することを特徴とする。

本発明の発振回路は、半導体集積回路の内部に設けられた内部キャパシタと、半導体集積回路の外部に設けられた外部インダクタと、内部キャパシタ及び外部インダクタを接続する配線とからなる第１閉回路と、半導体集積回路の外部に設けられた外部キャパシタと、外部インダクタと、外部キャパシタ及び外部インダクタを接続する配線とからなる第２閉回路と、から構成される共振回路を有している。そして、第２閉回路の配線抵抗は第１閉回路の配線抵抗より小さいため、半導体集積回路の外部に高周波電流が流れやすくなり、発振時に流れる高周波電流によって半導体集積回路内の他の回路が受ける影響を低減することができる。

すなわち、本発明の発振回路においては、数百メガヘルツの発振周波数を有する発振信号を出力する場合においても、半導体集積回路内に設けられた他の回路の特性劣化を抑制することができる。

本発明の実施例１に係る発振回路を備える無線機の等価回路図である。本発明の実施例１に係る発振回路を構成する共振回路の概略構成図である。本発明の実施例１に係る発振回路を備える無線機における高周波磁界を説明するための概略構成図である。本発明の実施例２に係る発振回路を備える無線機の等価回路図である。、本発明の実施例２に係る発振回路の概略構成図である。

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

先ず、図１乃至図３を参照しつつ本発明の実施例１に係る発振回路について説明する。図１は、本発明の実施例１に係る発振回路を備える無線機の等価回路図である。図２は、本発明の実施例１に係る発振回路を構成する共振回路の概略構成図である。図３は、本発明の実施例１に係る発振回路を備える無線機における高周波磁界を説明するための概略構成図である。

図１に示されているように、無線機１０は、発振回路２０、受信回路３０、送信回路４０、制御回路５０から構成されている。無線機１０においては、発振回路２０の一部、受信回路３０、送信回路４０及び制御回路５０が半導体集積回路６０の内部に設けられている。受信回路３０は、無線機１０に他の無線機から供給されるデータを受信して所定の処理を行う機能を有する。また、送信回路４０は、無線機１０から他の無線機に送信するためのデータを生成し、当該データを送信する機能を有する。制御回路５０は、発振回路２０、受信回路３０、送信回路４０に対して制御信号を供給し、これらの回路が所定の動作を行うように制御する機能を有する。なお、無線機１０は、これらの回路以外にもデータを蓄積するためのメモリ部等を有してもよく、上述した構成に限定されることはない。

発振回路２０は、増幅回路２１及び増幅回路２１の入力端及び出力端に接続された共振回路２２から構成されている。増幅回路２１は、半導体集積回路６０内に設けられた２つのｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ１、Ｐ２、及び２つのｎチャネル型のＭＯＳトランジスタＮ１、Ｎ２から構成されている。具体的な増幅回路２１の構成は、以下の通りである。ＭＯＳトランジスタＰ１、Ｐ２のソース端は電源電圧Ｖｄｄに接続され、ＭＯＳトランジスタＰ１のドレイン端はＭＯＳトランジスタＮ１のドレイン端に接続され、ＭＯＳトランジスタＰ２のドレイン端はＭＯＳトランジスタＮ２のドレイン端に接続されている。また、ＭＯＳトランジスタＰ１のドレイン端はＭＯＳトランジスタＰ２、Ｎ２のゲート端に接続され、ＭＯＳトランジスタＰ２のドレイン端はＭＯＳトランジスタＰ１、Ｎ１のゲート端に接続されている。更に、ＭＯＳトランジスタＰ１のゲート端はＭＯＳトランジスタＮ１のゲート端及びＭＯＳトランジスタＰ２、Ｎ２のドレイン端に接続され、ＭＯＳトランジスタＰ２のゲート端はＭＯＳトランジスタＮ２のゲート端及びＭＯＳトランジスタＰ１、Ｎ１のドレイン端に接続されている。そして、ＭＯＳトランジスタＮ１、Ｎ２のソース端は接地電位に接続されている。

共振回路２２は、半導体集積回路６０内に設けられた２つの内部キャパシタＣ１、Ｃ２及び可変容量ダイオードＤ１、Ｄ２と、半導体集積回路６０の外部に設けられた外部インダクタＬ１及び外部キャパシタＣ３とから構成されている。具体的な共振回路２２の構成は、以下の通りである。可変容量ダイオードＤ１、Ｄ２のアノード同士が接続され、更に可変容量ダイオードＤ１、Ｄ２のアノードは周波数制御電圧Ｖｃに接続されている。可変容量ダイオードＤ１のカソードは内部キャパシタＣ１及び半導体集積回路６０の外部接続端子Ｔ１に接続され、可変容量ダイオードＤ２のカソードは内部キャパシタＣ２及び半導体集積回路６０の外部接続端子Ｔ２に接続されている。内部キャパシタＣ１、Ｃ２の一端は、接地電位に接続されている。また、内部キャパシタＣ１及び可変容量ダイオードＤ１は、接続回路２１のＭＯＳトランジスタＰ１、Ｎ１のドレイン端に接続され、内部キャパシタＣ２及び可変容量ダイオードＤ２は、接続回路２１のＭＯＳトランジスタＰ２、Ｎ２のドレイン端に接続されている。半導体集積回路６０の外部においては、外部インダクタＬ１と外部キャパシタＣ３とが半導体集積回路６０に対して並列に接続され、外部インダクタＬ１及び外部キャパシタＣ３の一端が接続点Ｔ３を介して半導体集積回路６０の外部接続端子Ｔ１に接続され、外部インダクタＬ１及び外部キャパシタＣ３の他端が接続点Ｔ４を介して半導体集積回路６０の外部接続端子Ｔ２に接続されている。

次に、図２を参照しつつ共振回路２２の構成を詳細に説明する。なお、図２において、外部インダクタＬ１の両端から配線が伸長している方向をＸ方向、外部接続端子Ｔ１、Ｔ２から配線が伸長している方向をＹ方向と定義する。

図２に示されているように、共振回路２２は、可変容量ダイオードＤ１、Ｄ２及び外部インダクタタＬ１が外部接続端子Ｔ１、Ｔ２を介して接続されることによって形成される第１閉回路２３（破線で示す）と、外部インダクタＬ１及び外部キャパシタＣ３が接続されていることによって形成される第２閉回路２４（一点鎖線で示す）との２つの閉回路を有している。第１閉回路２３を構成する配線の配線長は、第２閉回路２４を構成する配線の配線長よりも長い。すなわち、第１閉回路２３によって囲まれた面積は、第２閉回路２４を構成する配線によって囲まれた面積よりも大きい。なお、第１閉回路２３を構成する配線の材料は、第２閉回路２４を構成する配線の材料と同一である。

また、第１閉回路２３を構成する配線の一部の幅Ｗ１は、第２閉回路２４を構成する配線の幅Ｗ２よりも小さい。具体的には、第１閉回路２３を構成する配線のうち、接続点Ｔ３から外部接続端子Ｔ１、可変容量ダイオードＤ１、Ｄ２、及び外部接続端子Ｔ２介して接続点Ｔ４に至る配線の幅Ｗ１は、第２閉回路２４を構成する配線の幅Ｗ２よりも小さい。ここで、第１閉回路２３を構成する配線の厚さは、第２閉回路２４を構成する配線の厚さと等しい。従って、第１閉回路２３を構成する配線の断面積は、第２閉回路２４を構成する配線の断面積よりも小さくなる。

更に、Ｙ方向に伸長する幅Ｗ１の配線、及びＹ方向に伸長する幅Ｗ２の配線は、外縁が一致するように接続点Ｔ３、Ｔ４において接続している。

なお、第２閉回路２４を構成する全ての配線の幅が第１閉回路２３を構成する配線の幅よりも大きくなっている必要はなく、例えば、第２閉回路２４を構成する配線のうち、Ｙ方向に伸長した配線の幅のみを大きくしてもよい。なお、Ｙ方向に伸長する幅Ｗ１の配線、及びＹ方向に伸長する幅Ｗ２の配線は、内縁が一致するように接続点Ｔ３、Ｔ４において接続してもよく、更には各配線の中央部が一致するように接続点Ｔ３、Ｔ４において接続していてもよい。

上述したような構成を有することにより、発振回路２０は、内部キャパシタＣ１、Ｃ２、外部キャパシタＣ３、及び可変容量ダイオードＤ１、Ｄ２のキャパシタの合成容量と、外部インダクタＬ１のインダクタンスとによって決定される周波数で発振する。なお、可変容量ダイオードＤ１、Ｄ２に印加される周波数制御電圧Ｖｃを変化させることにより、発振周波数を変化させることができる。

実施例１においては、外部インダクタＬ１のインダクタンスを１５ナノヘンリー（ｎＨ）、半導体集積回路６０内の内部キャパシタＣ１、Ｃ２、可変容量ダイオードＤ１、Ｄ２のキャパシタの合成容量を１．７５ピコファラッド（ｐＦ）、外部キャパシタＣ３のキャパシタンスを５ｐＦとし、発振周波数を５００ＭＨｚとした。ここで、発振周波数５００ＭＨｚにおける外部インダクタＬ１のリアクタンスは、４７．１オーム（Ω）となり、外部インダクタＬ１に流れる高周波電流は、２１．２ｍＡとなる。また、外部インダクタＬ１に流れる高周波電流は、半導体集積回路６０を経由して流れる（すなわち、第１閉回路２３に流れる）高周波電流と、外部キャパシタＣ３を経由して流れる（すなわち、第２閉回路２４に流れる）高周波電流とを合成した電流である。従って、外部インダクタＬ１に流れる２１．２ｍＡの高周波電流は、第１閉回路２３に流れる５．５ｍＡの高周波電流と、第２閉回路２４に流れる１５．７ｍＡの高周波電流とが合成した電流である。このように、発振周波数を決定するためのキャパシタを半導体集積６０の内外に分けて配置し、且つ、半導体集積回路６０の外側に設けられた外部キャパシタＣ３のキャパシタンスを半導体集積回路６０内に設けられたキャパシタの合成容量よりも大きくすることにより、半導体集積回路６０内に流れる電流量を低減することができる。これにより、発振回路２０に流れる高周波電流によって半導体集積回路６０内の受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。

また、実施例１においては、第１閉回路２３を構成する配線の配線長は第２閉回路２４を構成する配線の配線長よりも長く、更には第１閉回路２３を構成する配線の断面積は第２閉回路２４を構成する配線の断面積よりも小さく、両配線を構成する材料は同一である。すなわち、第１閉回路２３における配線抵抗は第２閉回路２４の配線抵抗よりも小さい。このため、第２閉回路２４に高周波電流が流れ易くなり、上述したような半導体集積回路６０内に流れる電流量の低減を効率よく実現し、半導体集積回路６０内の受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。また、半導体集積回路６０内のキャパシタの合成容量を外部キャパシタＣ３のキャパシタンスと同一又はそれ以上にしなければならい場合において、上述した配線幅の関係を用いることにより、半導体集積回路６０内に流れる電流量の低減を図り、半導体集積回路６０内の受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。

なお、第１閉回路２３における配線抵抗を第２閉回路２４の配線抵抗よりも小さくすることができれば、上述したような構造に限定されない。例えば、第１閉回路２３の配線に第２閉回路の配線の材料よりも低い導電率を有する材料を用いてもよい。また、配線幅だけでなく、配線厚を変更することにより、第１閉回路２３における配線抵抗を第２閉回路２４の配線抵抗よりも小さくしてもよい。

更に、実施例１においては、第１閉回路２３によって囲まれた面積を第２閉回路２４によって囲まれた面積よりも大きくしている。高周波磁界の強さは電流経路によって囲まれた面積と電流値と積によって定まるため、電流量が大きくなる第２閉回路２４によって囲まれた面積を小さくすることによって、第２閉回路２４における高周波磁界の強さを低減することができる。

更に、外部インダクタＬ１に対して＋Ｙ方向に内部キャパシタＣ１、Ｃ２及び可変容量ダイオードＤ１、Ｄ２を配置し、−Ｙ方向に外部キャパシタＣ３を配置し（すなわち、外部キャパシタＣ３を第１閉回路２３によって囲まれた領域外に配置し）、接続点Ｔ３及びＴ４において第１閉回路２３と第２閉回路２４の伸長方向が異なっている（すなわち、伸長方向が＋Ｙ方向又は−Ｙ方向になっている）ため、同一時刻において第１閉回路２３と第２閉回路２４に流れる高周波電流の向きは逆になる。すなわち、第１閉回路２３に生じる高周波電流の位相は、第２閉回路２４に生じる高周波電流に対して反転している。そして、図３に示されているように、所定時刻における第１閉回路２３における高周波磁界の向き（破線の矢印）と、第２閉回路２４における高周波磁界の向き（一点鎖線の矢印）は逆になる。従って、第１閉回路２３に流れる高周波電流によって生じる高周波磁界を第２閉回路２４に流れる高周波電流によって生じる高周波磁界によって打ち消すことが可能になり、第１閉回路２３に生じる高周波磁界によって半導体集積回路６０内の受信回路３０、送信回路４０及び制御回路５０等の他の回路が受ける影響を低減することができる。

上述したように、高周波磁界の強さは電流経路によって囲まれた面積と電流値と積によって定まるため、第１閉回路２３によって囲まれた面積と第１閉回路２３に流れる電流量との積が、第２閉回路２４によって囲まれた面積と第２閉回路２４に流れる電流量との積と等しくなるように、第１閉回路２３及び第２閉回路２３の配線長及び幅、更には内部キャパシタＣ１、Ｃ２、可変容量ダイオードＤ１、Ｄ２及び外部キャパシタＣ３のキャパシタンスを決定することがより好ましい。なお、第１閉回路２３に生じる高周波電流の位相を第２閉回路２４に生じる高周波電流に対して反転させることができれば、外部インダクタＬ１及び外部キャパシタＣ３を上述したように配置する必要ない。例えば、外部キャパシタＣ３を第１閉回路２３によって囲まれた領域内に設けてもよい。

なお、増幅回路２１はｐチャネル型のＭＯＳトランジスタ及びｎチャネル型のＭＯＳトランジスタから構成される場合に限られず、ｐチャネル型又はｎチャネル型のいずれかのＭＯＳトランジスタのみから構成されてもよい。また、外部インダクタＬ１は中点タップを有してもよく、更には２つのインダクタを直列に接続したものを用いてもよい。更に、発振回路２０の構成は上述した構成に限られず、コルピッツ回路、ハートレー回路又はクラップ回路を構成してもよい。但し、いずれの場合においても、半導体集積回路の外部に少なくともインダクタ及びキャパシタを配置する必要がある。また、外部インダクタＬ１に代えて水晶振動子を配置し、水晶発振回路を構成してもよい。

以上のように、本発明の発振回路２０は、半導体集積回路６０の内部に設けられた内部キャパシタＣ１、Ｃ２と、半導体集積回路６０の外部に設けられた外部インダクタＬ１と、内部キャパシタＣ１、Ｃ２及び外部インダクタＬ１を接続する配線とからなる第１閉回路２３と、半導体集積回路６０の外部に設けられた外部キャパシタＣ３と、外部インダクタＬ１と、外部キャパシタＣ３及び外部インダクタＬ１を接続する配線とからなる第２閉回路２４と、を有している。そして、第２閉回路２４の配線抵抗は第１閉回路２３の配線抵抗より小さいため、半導体集積回路６０の外部に高周波電流が流れやすくなり、発振時に流れる高周波電流によって半導体集積回路６０内の他の回路が受ける影響を低減することができる。

実施例１の無線機は半導体集積回路内に発振回路を構成する増幅回路が設けられていたが、増幅回路を半導体集積回路の外部に設けてもよい。かかる場合の無線機の構成を図４及び図５を参照しつつ説明する。図４は、本発明の実施例２に係る発振回路を備える無線機の等価回路図であり、図５は、本発明の実施例２に係る発振回路の概略構成図である。なお、実施例１に係る無線機１０を構成する部材と同一部材及び同一構成については、その説明を省略し、図面において同一符号を付する。

図４に示されているように、無線機１００は、発振回路１２０、受信回路３０、送信回路４０、制御回路５０、ベース電圧バイアス回路１３０、及びエミッタ電圧バイアス回路（電流源）１４０から構成されている。無線機１００においては、発振回路１２０の一部、受信回路３０、送信回路４０、制御回路５０、ベース電圧バイアス回路１３０、及びエミッタ電圧バイアス回路１４０が半導体集積回路１６０の内部に設けられている。

発振回路１２０は、増幅回路１２１及び共振回路１２２から構成されている。増幅回路１２１は、半導体集積回路１６０の外部に設けられたＮＰＮ型のバイポーラトランジスタ１７０から構成されている。バイポーラトランジスタ１７０のべースは、外部接続端子Ｔ５及び抵抗Ｒ１を介して半導体集積回路１６０内に設けられたベース電圧バイアス回路１３０に接続されている。また、バイポーラトランジスタ１７０のエミッタは、外部接続端子Ｔ６を介して半導体集積回路１６０内に設けられたエミッタ電流バイアス回路１４０に接続されている。更に、バイポーラトランジスタ１７０のコレクタは、電源電圧Ｖｄｄに接続されている。

共振回路１２２は、半導体集積回路１６０内に設けられた２つの内部キャパシタＣ１、Ｃ２及び可変容量ダイオードＤ１、Ｄ２と、半導体集積回路１６０の外部に設けられた外部インダクタＬ１及び外部キャパシタＣ３〜Ｃ７とから構成されている。具体的な共振回路１２２の構成は、以下の通りである。半導体集積回路１６０の外部においては、外部インダクタＬ１と外部キャパシタＣ３とが半導体集積回路１６０に対して並列に接続され、外部インダクタＬ１及び外部キャパシタＣ３の一端が接続点Ｔ３を介して半導体集積回路１６０の外部接続端子Ｔ１に接続され、外部インダクタＬ１及び外部キャパシタＣ３の他端が接続点Ｔ４を介して半導体集積回路１６０の外部接続端子Ｔ２に接続されている。また、外部キャパシタＣ３の一端には接続点Ｔ７を介して外部キャパシタＣ５、他端には接続点Ｔ８を介して外部キャパシタＣ４が接続されている。外部キャパシタＣ５には接続点Ｔ９を介して外部キャパシタＣ６が接続され、外部キャパシタＣ６には接続点Ｔ１０を介して外部キャパシタＣ７が接続されている。更に、外部キャパシタＣ３、Ｃ５は接続点Ｔ７、Ｔ１１を介してバイポーラトランジスタ１７０のベースに接続され、外部キャパシタＣ５、Ｃ６は接続点Ｔ９、Ｔ１２を介してバイポーラトランジスタ１７０のエミッタに接続され、外部キャパシタＣ７は接続点Ｔ１３を介してバイポーラトランジスタ１７０のコレクタに接続されている。そして、外部キャパシタＣ４は接続点Ｔ１４を介して接地電位に接続され、外部キャパシタＣ６、Ｃ７は接続点Ｔ１０、Ｔ１４を介して接地電位に接続されている。ここで、外部キャパシタＣ４、Ｃ７は電源電圧Ｖｄｄを有する電源のインピーダンスを下げるために設けられている。なお、半導体集積回路１６０内における構成は実施例１と同一であるため、その説明は省略する。

次に、図５を参照しつつ共振回路１２２の構成を詳細に説明する。なお、図５において、外部インダクタＬ１の両端から配線が伸長している方向をＸ方向、外部接続端子Ｔ１、Ｔ２から配線が伸長している方向をＹ方向と定義する。

図５に示されているように、共振回路１２２は、実施例１と同一の第１閉回路２３及び第２閉回路２４と、外部コンデンサＣ３、Ｃ４、Ｃ５、Ｃ６を接続して形成された第３閉回路１５１（二点鎖線で示す）と、外部コンデンサＣ６、Ｃ７及びバイポーラトランジスタ１７０を接続して形成された第４閉回路１５２（破線で示す）との４つの閉回路を有している。ここで、第１閉回路２３を構成する配線の配線長は、第２閉回路２４、第３閉回路１５１及び第４閉回路１５２を構成する配線の配線長よりも長い。

また、第３閉回路１５１及び第４閉回路１５２を構成する配線の幅Ｗ３、及び第４閉回路１５２を構成する配線の幅Ｗ４は、第２閉回路２４の配線の幅Ｗ２と同一である。また、バイポーラトランジスタ１７０のベースから接続点Ｔ７までの配線の幅Ｗ５は、第１閉回路２３を構成する配線の一部の幅Ｗ１と同一である。ここで、第１閉回路２３、第２閉回路２４、第３閉回路１５２及び第４閉回路１５３の配線の厚さは等しい。従って、第１閉回路２３を構成する配線の断面積は、第３閉回路１５２及び第４閉回路１５３を構成する配線の断面積よりも小さくなる。更に、第１閉回路２３、第２閉回路２４、第３閉回路１５２及び第４閉回路１５３の配線の材料と同一である。

上述したような構成を有することにより、発振回路１２０は、内部キャパシタＣ１、Ｃ２、外部キャパシタＣ３〜Ｃ７、及び可変容量ダイオードＤ１、Ｄ２のキャパシタの合成容量と、外部インダクタＬ１のインダクタンスとによって決定される周波数で発振する。なお、可変容量ダイオードＤ１、Ｄ２に印加される周波数制御電圧Ｖｃを変化させることにより、発振周波数を変化させることができる。

実施例２においては、発振周波数を決定するためのキャパシタを半導体集積１６０の内外に分けて配置し、且つ、半導体集積回路１６０の外側に設けられた外部キャパシタＣ３〜Ｃ７の合成容量を半導体集積回路１６０内に設けられたキャパシタの合成容量よりも大きくするため、半導体集積回路１６０内に流れる電流量を低減することができる。これにより、発振回路１２０に流れる高周波電流によって半導体集積回路１６０内の受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。

また、実施例２においては、第１閉回路２３を構成する配線の配線長は第２閉回路２４、第３閉回路１５１及び第４閉回路１５２を構成する配線の配線長よりも長く、更には第１閉回路２３を構成する配線の断面積は第２閉回路２４、第３閉回路１５１及び第４閉回路１５２を構成する配線の断面積よりも小さく、両配線を構成する材料は同一である。すなわち、第１閉回路２３における配線抵抗は第２閉回路２４、第３閉回路１５１及び第４閉回路１５２の配線抵抗よりも小さい。このため、第２閉回路２４、第３閉回路１５１及び第４閉回路１５２に高周波電流が流れ易くなり、上述したような半導体集積回路１６０内に流れる電流量の低減を効率よく実現し、半導体集積回路１６０内の受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。

更に、実施例２においては、増幅回路１２１を半導体集積回路１６０の外部に設けているため、増幅回路１２１を構成するバイポーラトランジスタ１７０から接地電位に流れる電流が半導体集積回路１６０内に流れることがなくなるため、かかる電流が生じることによって受信回路３０、送信回路４０及び制御回路５０が受ける影響を低減することができる。

なお、実施例２においても実施例１と同様に、同一時刻において第１閉回路２３と第２閉回路２４に流れる高周波電流の向きは逆になる。従って、所定時刻における第１閉回路２３における高周波磁界の向きと、第２閉回路２４における高周波磁界の向きは逆になり、第１閉回路２３に流れる高周波電流によって生じる高周波磁界を第２閉回路２４に流れる高周波電流によって生じる高周波磁界によって打ち消すことができる。また、実施例２においては、第３閉回路１５１及び第４閉回路１５２にも高周波電流が流れるため、第１閉回路２３、第２閉回路２３、第３閉回路１５１及び第４閉回路１５２のそれぞれに流れる高周波電流によって生じるそれぞれの高周波磁界を合成した高周波磁界の強さが小さくなるように、第１閉回路２３、第２閉回路２３、第３閉回路１５１及び第４閉回路１５２の配線長及び幅、更には内部キャパシタＣ１、Ｃ２、可変容量ダイオードＤ１、Ｄ２及び外部キャパシタＣ３〜Ｃ７のキャパシタンスを決定することがより好ましい。

なお、半導体集積回路１６０内に実施例１の増幅回路２１を更に設けてもよい。一般に、半導体集積回路１６０内の増幅回路２１を用いた場合には、消費電流を低減することができるが、発振周波数の変動を小さくすることが困難になる。一方、半導体集積回路１６０の外部の増幅回路１２１を用いた場合には、発振周波数の変動を小さくすることができるが、消費電流を低減することができるが困難になる。従って、増幅回路を半導体集積回路１６０の内外に設けることにより、発振周波数の変動の抑制よりも消費電流の低減を図る必要があるデータの受信時においては、半導体集積回路１６０内の増幅回路２１を用いた発振動作を行い、消費電流の低減よりも発振周波数の変動の抑制を図る必要があるデータの送信時においては、半導体集積回路１６０の外部の増幅回路１２１を用いた発振動作を行うことがより好ましい。

１０無線機
２０発振回路
２１増幅回路
２２共振回路
６０半導体集積回路
Ｃ１、Ｃ２内部キャパシタ
Ｃ３外部キャパシタ
Ｌ１外部インダクタ

Claims

半導体集積回路に含まれる発振回路であって、
前記半導体集積回路の内部に設けられた内部キャパシタと、前記半導体集積回路の外部に設けられた外部キャパシタ及び外部インダクタとからなる共振回路と、
前記共振回路に入力端及び出力端が接続された増幅回路と、を有し、
前記共振回路は、前記内部キャパシタ、前記外部インダクタ、並びに前記内部キャパシタ及び前記外部インダクタを接続する配線からなる第１閉回路と、前記外部キャパシタ、前記外部インダクタ、並びに前記外部キャパシタ及び前記外部インダクタを接続する配線からなり、前記第１閉回路の配線抵抗よりも小なる配線抵抗を有する第２閉回路と、を有することを特徴とする発振回路。
前記第１閉回路の配線長は前記第２閉回路の配線長よりも長いことを特徴とする請求項１に記載の発振回路。
前記第１閉回路の配線の断面積は前記第閉回路の配線の断面積よりも小さいことを特徴とする請求項２に記載の発振回路。
前記外部キャパシタは、前記第１閉回路によって囲まれた領域の外部に設けられていることを特徴とする請求項２又は３に記載の発振回路。
前記外部キャパシタのキャパシタンスは、前記内部キャパシタのキャパシタンスより大きいことを特徴とする請求項２乃至４のいずれか１に記載の発振回路。
前記増幅回路は前記半導体集積回路の外部に設けられていることを特徴とする請求項２乃至５のいずれか１に記載の発振回路。
前記共振回路に入力端及び出力端が接続された副増幅回路を前記半導体集積回路の内部に有することを特徴とする請求項６に記載の発振回路。