JP2005197997A - 電圧制御発振器並びにそれを用いた高周波受信器及び高周波送信器 - Google Patents

Abstract

【課題】 発振周波数の可動範囲が広範であり、回路規模がより小さく且つ位相ノイズ特性がより良好である電圧制御発振器を提供する。
【解決手段】 電圧制御発振器は、制御電圧Ｖ_CTLを入力し、制御電圧Ｖ_CTLをレベルシフトした第２制御電圧Ｖ_CTL2を生成する電圧シフト部５と、制御電圧Ｖ_CTL及び第２制御電圧Ｖ_CTL2を入力し、制御電圧Ｖ_CTLに応じた発振周波数の電圧信号Ｖ_Oを出力する電圧制御発振部４と、を備える。そして、電圧制御発振部４の共振部が、第１の可変容量素子及び第２の可変容量素子を有し、前記第１の可変容量素子の一端と前記第２の可変容量素子の一端が共通接続され、前記第１の可変容量素子の他端に制御電圧Ｖ_CTLが印加され、前記第２の可変容量素子の他端に第２制御電圧Ｖ_CTL2が印加される。
【選択図】 図３

Description

本発明は、制御電圧に応じて発振周波数が可変する電圧制御発振器並びにそれを用いた高周波受信器及び高周波送信器に関するものである。

発振周波数の可動範囲が広範であり、回路規模が小さく且つ位相ノイズ特性が良好な電圧制御発振器に関する特許出願（特願２００２−２１５０９２号）が既に本出願人によってなされている。

特願２００２−２１５０９２号で提案されている電圧制御発振器の構成を図１４に示す。図１４の電圧制御発振器は、共振部１と、共振部１の振動が減衰しないように共振部１に電力を供給する能動部２とを有する。

共振部１は、インダクタＬ１及びＬ２から成る直列回路と、第１の可変容量素子Ｃｖ１及びＣｖ２から成る直列回路と、固定容量素子Ｃ２１、第２の可変容量素子Ｃｖ２１、第２の可変容量素子Ｃｖ２２、及び固定容量素子Ｃ２２から成る直列回路とが並列接続されたものである。

固定容量素子Ｃ２１と第２の可変容量素子Ｃｖ２１との接続ノードに抵抗Ｒ１１の一端が接続され、第２の可変容量素子Ｃｖ２２と固定容量素子Ｃ２２の接続ノードに抵抗Ｒ１２の一端が接続される。抵抗Ｒ１１及びＲ１２のそれぞれの他端は第２基準電圧端子Ｔ４に接続される。

そして、インダクタＬ１と第１の可変容量素子Ｃｖ１の接続ノードに出力端子Ｔ１が接続され、インダクタＬ２と第１の可変容量素子Ｃｖ２の接続ノードに出力端子Ｔ２が接続される。さらに、第１の可変容量素子Ｃｖ１と第１の可変容量素子Ｃｖ２との接続ノード及び第２の可変容量素子Ｃｖ２１と第２の可変容量素子Ｃｖ２２との接続ノードに制御電圧端子Ｔ３が接続される。なお、可変容量素子とは、両端端子間の電位差に応じて両端端子間の容量が変化する素子である。

インダクタＬ１とインダクタＬ２との接続ノードに定電圧Ｖ_CCが印加され、制御電圧端子Ｔ３に制御電圧Ｖ_CTLが印加される。そして、第２基準電圧端子Ｔ４に第２基準電圧Ｖ_ref2が印加される。

したがって、第１の可変容量素子Ｃｖ１及びＣｖ２の容量は、定電圧Ｖ_CCに基づく電圧と制御電圧端子Ｔ３に印加される制御電圧Ｖ_CTLとの電位差で制御され、第２の可変容量素子Ｃｖ２１及びＣｖ２２の容量は、第２基準電圧端子Ｔ４に印加される第２基準電圧Ｖ_ref2と制御電圧端子Ｔ３に印加される制御電圧Ｖ_CTLとの電位差で制御される。

能動部２は、ＮＰＮ型トランジスタＱ１及びＱ２と、バイアス抵抗Ｒ１及びＲ２と、信号レベル調整用の固定容量素子Ｃ１、Ｃ２、Ｃ１１、及びＣ１２と、直流電流源３とを備える。

トランジスタＱ１のコレクタが出力端子Ｔ１に接続され、トランジスタＱ２のコレクタが出力端子Ｔ２に接続される。そして、トランジスタＱ１のベースが、バイアス抵抗Ｒ１の一端及び固定容量素子Ｃ１１の一端に接続される。バイアス抵抗Ｒ１の他端にバイアス電圧Ｖ_biasが印加され、固定容量素子Ｃ１１の他端は接地される。また、トランジスタＱ２のベースが、バイアス抵抗Ｒ２の一端及び固定容量素子Ｃ１２の一端に接続される。バイアス抵抗Ｒ２の他端にバイアス電圧Ｖ_biasが印加され、固定容量素子Ｃ１２の他端は接地される。さらに、トランジスタＱ１のエミッタとトランジスタＱ２のエミッタとが共通接続され、直流電流源３を介して接地される。

このような構成において、共振部１が共振周波数の信号を出力端子Ｔ１、Ｔ２に出力する。能動部２の負性抵抗及び出力端子Ｔ１、Ｔ２間に接続される負荷抵抗とが相殺することによって、出力端子Ｔ１、Ｔ２間に出力される出力電圧Ｖ_Oが定常振動になる。そして、制御電圧Ｖ_CTLに応じた任意の発振周波数の出力電圧Ｖ_Oを得ることが可能となる。

ここで、共振部１から第１の可変容量素子と第２の可変容量素子と固定容量素子とによって構成される可変容量部の一方を抜き出すと図１５に示すようになる。

図１５に示す可変容量部３１の容量は、第１基準電圧Ｖ_ref1と制御電圧Ｖ_CTLとの電位差で制御される第１の可変容量素子Ｃｖ１（又はＣｖ２）と、固定容量素子Ｃ２１（又はＣ２２）及び第２の可変容量素子Ｃｖ２１（又はＣｖ２２）の直列接続体であって第２基準電圧Ｖ_ref2と制御電圧Ｖ_CTLとの電位差で制御される可変容量部Ｃｖ２１’（又はＣｖ２２’）との並列容量となる。

図１６は、制御電圧Ｖ_CTLと図１５に示す可変容量部３１の容量値との関係を示すグラフである。第１の可変容量素子Ｃｖ１（又はＣｖ２）の容量特性曲線３３が線形に変化する範囲Ｖ_RNG33の幅と、可変容量部Ｃｖ２１’（又はＣｖ２２’）の容量特性曲線３４が線形に変化する範囲Ｖ_RNG34の幅とは同一であるが、第１の可変容量素子Ｃｖ１（又はＣｖ２）に印加される第１基準電位Ｖ_ref1と可変容量部Ｃｖ２１’（又はＣｖ２２’）に印加される第２基準電圧Ｖ_ref2とを異なる値にすることで、第１の可変容量素子Ｃｖ１（又はＣｖ２）の容量特性曲線３３が線形に変化する範囲Ｖ_RNG33と、可変容量部Ｃｖ２１’（又はＣｖ２２’）による容量特性曲線３４が線形に変化する範囲Ｖ_RNG34とをずらすことができ、その結果可変容量部３１の容量特性曲線３２が線形に変化する範囲Ｖ_RNG32を広範にすることができた。

これにより、制御電圧Ｖ_CTLに対する発振周波数の変化が緩やかになり電圧制御発振器のＶＣＯ感度を下げることができるため、発振周波数の可動範囲を広範にしても位相ノイズ特性を良好にすることができた。

また、図１４の電圧制御発振器では、発振周波数帯域の異なる電圧制御発振器を複数設けたり、共振回路の可変容量素子を切替えるスイッチを設けたりする必要がないので、回路規模も小さくできた。
特開平７−２２８４１号公報

図１４に示す電圧制御発振器においては、第１の可変容量素子Ｃｖ１及びＣｖ２の一端と、第２の可変容量素子Ｃｖ２１及びＣｖ２２の一端とに印加する制御電圧ＶＣＴＬは共通としながら、第１の可変容量素子Ｃｖ１及びＣｖ２の他端に印加する基準電圧を第１基準電圧Ｖ_ref1とし、第２の可変容量素子Ｃｖ２１及びＣｖ２２の他端に印加する基準電圧を第２基準電圧Ｖ_ref2とすることによって、可変容量部の容量値が線形に変化する領域を広げている。そして、第２の可変容量素子Ｃｖ２１及びＣｖ２２の他端に印加する第２基準電圧Ｖ_ref2を第１の可変容量素子Ｃｖ１及びＣｖ２の他端に印加する第１基準電圧Ｖ_ref1と直流的に分離するために、固定容量素子Ｃ２１及びＣ２２を第２の可変容量素子Ｃｖ２１及びＣｖ２２に直列に挿入している。

第１の可変容量素子Ｃｖ１及びＣｖ２、第２の可変容量素子Ｃｖ２１及びＣｖ２２、並びに固定容量素子Ｃ２１及びＣ２２は、インダクタＬ１及びＬ２と共に、共振回路を構成しており、これらの定数や特性により、電圧制御発振器の発振周波数の可動範囲や位相ノイズ特性が決定される。

一般に、発振出力の位相ノイズ特性への要求が厳しくなるほど、発振周波数における共振回路の損失を小さくする（Ｑを高くする）必要がある。

ここで、Ｑを下げる要因としては、たとえば、配線の直流抵抗や、固定容量素子や可変容量素子の容量を実現するために用いられている材料の誘電損失等、共振回路の素子を構成する材料の発振周波数における損失などがある。したがって、共振回路を構成する素子が多いほど、損失が増え、Ｑは下がることになる。

図１４に示す電圧制御発振器において、共振部１に挿入された固定容量素子Ｃ２１及びＣ２２は、第１基準電圧Ｖ_ref1と第２基準電圧Ｖ_ref2を直流的に分離するためには不可欠ではあるが、共振回路にとってはＱを下げる要因となっている。

続いて、固定容量素子Ｃ２１及びＣ２２の容量について検討する。図１５に示す可変容量部Ｃｖ２１’（又はＣｖ２２’）の容量Ｃ_Cv21’ （又はＣ_Cv22’）は、第２の可変容量素子Ｃｖ２１（又はＣｖ２２）の容量Ｃ_Cv21（又はＣ_Cv22）と固定容量素子Ｃ２１（又はＣ２２）の容量Ｃ_C21（又はＣ_C22）との直列容量となり、以下に示す（１ａ）式、（１ｂ）式で表される。

上記（１ａ）式、（１ｂ）式を変形すると、以下に示す（２ａ）式、（２ｂ）式となる。

固定容量素子Ｃ２１の容量値Ｃ_C21及び固定容量素子Ｃ２２の容量値Ｃ_C22が無限大であれば、（２ａ）式、（２ｂ）式それぞれの右辺の分母の第２項はゼロになるので、容量Ｃ_Cv21’及びＣ_Cv22’はそれぞれ以下に示す（３ａ）式、（３ｂ）式で表される。

しかしながら、実際には固定容量素子Ｃ２１の容量値Ｃ_C21及び固定容量素子Ｃ２２の容量値Ｃ_C22は有限であり、特に半導体集積回路上に図１４に示す電圧制御発振器を構成した場合は、実現可能な容量値に限界がある。例えば、容量Ｃ_Cv21’及びＣ_Cv22’が第２の可変容量素子Ｃｖ２１の容量Ｃ_Cv21及び第２の可変容量素子Ｃｖ２２の容量Ｃ_Cv22の９０％以上となるためには、上記（２ａ）式、（２ｂ）式それぞれの右辺の分母の第２項が以下に示す（４）式の関係を満たす必要があり、固定容量素子の容量は、少なくとも第２の可変容量素子の最大容量の９倍でなければならない。したがって、第２の可変容量素子の最大容量が１ｐＦの場合に必要な固定容量素子の容量は９ｐＦ以上必要であるが、このような容量の固定容量素子を半導体集積回路上で実現すると相当な面積を占めることになる。

続いて、容量Ｃ_Cv21’及びＣ_Cv22’が第２の可変容量素子Ｃｖ２１の容量Ｃ_Cv21及び第２の可変容量素子Ｃｖ２２の容量Ｃ_Cv22の９０％以上となる場合において、可変容量部Ｃｖ２１’及びＣ２２’の容量可変幅を検討する。

例えば、第１の可変容量素子Ｃｖ１及びＣｖ２並びに第２の可変容量素子Ｃｖ２１及びＣｖ２２の可変比（可変容量素子の最大容量÷最小容量）を２とし、第２の可変容量素子Ｃｖ２１の最小容量をＣ_Cv21minとし第２の可変容量素子Ｃｖ２２の最小容量をＣ_Cv22minとすれば、第２の可変容量素子Ｃｖ２１の最大容量Ｃ_Cv21maxは２Ｃ_Cv21minとなり、第２の可変容量素子Ｃｖ２２の最大容量Ｃ_Cv22maxは２Ｃ_Cv22minとなる。したがって、（４）式より、固定容量素子Ｃ２１の容量Ｃ_C21は１８Ｃ_Cv21minとなり、固定容量素子Ｃ２２の容量Ｃ_C22は１８Ｃ_Cv22minとなる。よって、可変容量部Ｃｖ２１’の可変比（＝Ｃ_Cv21max’／Ｃ_Cv21min’）は、以下の（５ａ）式で表される。

同様にして、可変容量部Ｃｖ２２’の可変比（＝Ｃ_Cv22max’／Ｃ_Cv22min’）は、以下の（５ｂ）式で表される。

このように、可変容量部Ｃｖ２１’及び Ｃｖ２２’の可変比は、第１の可変容量素子Ｃｖ１及びＣｖ２並びに第２の可変容量素子Ｃｖ２１及びＣｖ２２の可変比２より１０％狭い１．９となってしまう。その結果、図１６に示すように、可変容量部Ｃｖ２１’（又はＣｖ２２’）の最小容量と、第１の可変容量素子Ｃｖ１（又はＣｖ２）の最小容量とが一致するように調整したとしても、第１の可変容量素子Ｃｖ１（又はＣｖ２）の最大容量と可変容量部Ｃｖ２１’（又はＣｖ２２’）の最大容量との間に容量差ΔＣが生じることになり、図１５に示す可変容量部３１の容量を設定するために必要な計算が複雑になっていた。

本発明は、上記の問題に鑑み、発振周波数の可動範囲が広範であり、回路規模がより小さく且つ位相ノイズ特性がより良好である電圧制御発振器並びにそれを用いた高周波受信器及び高周波送信機を提供することを目的とする。

上記目的を達成するために本発明に係る電圧制御発振器は、共振部と、前記共振部の振動が減衰しないように前記共振部に電力を供給する能動部と、を備え、制御電圧に応じて発振周波数を制御する電圧制御発振器であって、前記制御電圧を入力し、前記制御電圧をレベルシフトした第２制御電圧を生成する電圧シフト部を備える構成とする。そして、前記共振部が、第１の可変容量素子及び第２の可変容量素子を有し、前記第１の可変容量素子の一端と前記第２の可変容量素子の一端が共通接続され、前記第１の可変容量素子の他端に前記制御電圧が印加され、前記第２の可変容量素子の他端に前記第２制御電圧が印加されるようにする。

可変容量素子は両端端子間の電位差によって容量値が決まるため、電圧制御発振器を上記構成にすると、第１の可変容量素子と第２の可変容量素子において、制御電圧の変化に対して容量値が線形的に変化する制御電圧の範囲が互いに異なることになる。したがって、第１の可変容量素子及び第２の可変容量素子の合成容量が制御電圧の変化に対して線形的に変化する制御電圧の範囲を広範にすることができる。これにより、制御電圧に対する発振周波数の変化が緩やかになり電圧制御発振器のＶＣＯ感度を下げることができるため、発振周波数の可動範囲を広範にしても位相ノイズ特性を良好にすることができる。また、共振部において、第１の可変容量素子及び第２の可変容量素子以外の容量素子を必要としないため、共振部の容量を設定するために必要な計算が従来と比較して単純になる。また、共振部において、第１の可変容量素子及び第２の可変容量素子以外の容量素子を必要としないため、共振部の回路構成を従来と比較して単純化できる。これにより、Ｑが向上し、位相ノイズ特性そのものも改善される。また、発振周波数帯域の異なる電圧制御発振器を複数設けたり、共振部内の可変容量素子を切り替えるスイッチを設けたり、共振部において第１の可変容量素子及び第２の可変容量素子以外の容量素子を設けたりする必要がないので、回路規模を小さくすることができる。

また、前記第１の可変容量素子と前記第２の可変容量素子の合成容量値が前記制御電圧の変化に対して略直線的に変化するように、前記電圧シフト部のレベルシフト値を設定するとよい。

電圧シフト部のレベルシフト値が、第１の可変容量素子の容量値が直線的に変化する制御電圧範囲と第２の可変容量素子の容量値が直線的に変化する制御電圧範囲との差であるので、電圧シフト部のレベルシフト値を最適値に設定することで、第１の可変容量素子と第２の可変容量素子の合成容量値変化の直線性を増加させることができる。

また、電圧制御発振部に供給する電源電圧を電圧シフト部に供給してもその電源電圧の変動範囲が電圧シフト部で生成される第２制御電圧の値に影響を与えない場合や第２制御電圧の範囲を大きく変える必要がない場合等には、前記共振部及び前記能動部から成る電圧制御発振部の電源電圧と前記電圧シフト部の電源電圧とが共通の電源端子から供給されるようにすることが望ましい。

また、電圧制御発振部に供給する電源電圧を電圧シフト部に供給するとその電源電圧の変動範囲が電圧制御発振部では特性に影響を与えないが、電圧シフト部で生成される第２制御電圧の値に影響を与える場合や、第２制御電圧の範囲を大きく変えたい場合等には、前記共振部及び前記能動部から成る電圧制御発振部の電源電圧と前記電圧シフト部の電源電圧とがそれぞれ別個の電源端子から供給されるようにすることが望ましい。

上記構成の本発明に係る電圧制御発振器では、ＶＣＯの電圧感度を下げることによって、位相ノイズ特性は良好になるが、電圧の変化に対する周波数の変化が小さくなるので、ロック時間が長くなるという問題が生じる。例えば、本発明に係る電圧制御発振器を複数搭載した半導体集積回路に対して個々の電圧制御発振器の動作をテストする場合、ロック時間が長くなるとテストの時間も長くなり、半導体集積回路のコストアップの要因にもなる。また、高周波受信器或いは高周波送信器に本発明に係る電圧制御発振器を設けた場合、受信周波数或いは送信周波数を変更するときに変更に要する時間が長くなるという問題がある。

このような問題を解決する観点から、前記電圧シフト部のレベルシフト値が可変するようにしてもよい。電圧制御発振器の発振周波数を変更する際に電圧シフト部のレベルシフト値を一時的に小さくして（零であってもよい）、ロックした時点で元のレベルシフト値に戻すことによって、ロック時間を短くすることができる。

また、全ての回路を単一の半導体チップ上に形成するようにしてもよい。

上述したように本発明に係る電圧制御発振器は回路規模を小さくできるので、全ての回路を単一の半導体チップ上に形成することが容易である。全ての回路を単一の半導体チップ上に形成することによって、外付け部品点数を低減することができ、コストの削減を図ることができる。

また、本発明に係る高周波送信器又は高周波受信器においては、上記いずれかの構成の電圧制御発振器を備えるようにする。

このような構成にすることで、局部発振信号の位相ノイズが低くなるとともに小型化を図ることができる。したがって、優れた送信特性を有するとともに小型化を図ることができる高周波送信器又は優れた受信特性を有するとともに小型化を図ることができる高周波受信器を実現することができる。

本発明によると、発振周波数の可動範囲が広範であり、回路規模がより小さく且つ位相ノイズ特性がより良好である電圧制御発振器並びにそれを用いた高周波受信器及び高周波送信器を実現することができる。

本発明の一実施形態について図面を参照して以下に説明する。本発明に係る電圧制御発振器の一構成例を図３に示す。図３に示す電圧制御発振器は、電圧制御発振部４と電圧シフト部５を備えている。定電圧Ｖ_CCが電源電圧として電圧制御発振部４と電圧シフト部５に供給され、制御電圧Ｖ_CTLが電圧制御発振部４と電圧シフト部５に入力される。また、電圧シフト部５は制御電圧Ｖ_CTLを電圧レベルシフトした第２制御電圧Ｖ_CTL2を発生させその第２制御電圧Ｖ_CTL2を電圧制御発振部４に出力する。電圧制御発振部４は制御電圧Ｖ_CTLと第２制御電圧Ｖ_CTL2によって決定される共振周波数の出力電圧Ｖ_Oを出力する。

電圧制御発振部４の一構成例を図１に示し、電圧シフト部５の一構成例を図２に示す。なお、図１において図１４と同一の部分には同一の符号を付し詳細な説明を省略する。

まず、図２に示す電圧シフト部５について説明する。抵抗Ｒ３の一端に定電圧Ｖ_CCが印加され、抵抗Ｒ３の他端に抵抗Ｒ４の一端とＰ型ＭＯＳ電界効果型トランジスタＱ３のゲートが接続される。抵抗Ｒ４の他端は接地されるため、Ｐ型ＭＯＳ電界効果型トランジスタＱ３のゲート電圧は、抵抗Ｒ３と抵抗Ｒ４により、定電圧Ｖ_CCを接地電位（＝０［Ｖ］）との間で分圧した電圧になる。

Ｐ型ＭＯＳ電界効果型トランジスタＱ３のソースは定電圧Ｖ_CCに接続されているので、抵抗Ｒ３と抵抗Ｒ４とによって定電圧Ｖ_CCを分圧した一定の電圧であるゲート−ソース間電圧Ｖ_GSに応じた一定のドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、Ｐ型ＭＯＳ電界効果型トランジスタＱ３と直列に接続したＰ型ＭＯＳ電界効果型トランジスタＱ４のドレイン電流と等しい。ここで、Ｐ型ＭＯＳ電界効果型トランジスタＱ３及びＱ４を同一特性のものを用いることで、Ｐ型ＭＯＳ電界効果型トランジスタＱ４のゲート−ソース間電圧Ｖ_SFTはＰ型ＭＯＳ電界効果型トランジスタＱ３のゲート−ソース間電圧Ｖ_GSと同一の値になる。

ここで、Ｐ型ＭＯＳ電界効果型トランジスタＱ４のゲートには制御電圧Ｖ_CTLが印加されるので、Ｐ型ＭＯＳ電界効果型トランジスタＱ４のソース電圧である第２制御電圧Ｖ_CTL2は、制御電圧Ｖ_CTLよりＰ型ＭＯＳ電界効果型トランジスタＱ４のゲート−ソース間電圧Ｖ_SFTだけ高い電圧になる。

次に、図１に示す電圧制御発振部４について説明する。図１に示す電圧制御発振部４は、共振部１’と能動部２を有しており、図１４に示す電圧制御発振器から、固定容量素子Ｃ２１及びＣ２２、抵抗Ｒ１１及びＲ１２を取り除き、第２基準電圧端子Ｔ４の代わりに第２制御電圧端子Ｔ４’を設けた構成である。

第２の可変容量素子Ｃｖ２１の一端は出力端子Ｔ１に接続され、第２の可変容量素子Ｃｖ２２の一端は出力端子Ｔ２に接続される。また、第２の可変容量素子Ｃｖ２１の他端及び第２の可変容量素子Ｃｖ２２の他端がそれぞれ第２制御電圧端子Ｔ４’に接続される。

第２制御電圧端子Ｔ４’には電圧シフト部５から出力される第２制御電圧Ｖ_CTL2が印加される。したがって、第２の可変容量素子Ｃｖ２１およびＣｖ２２の容量は第２制御電圧端子Ｔ４’に印加される第２制御電圧Ｖ_CTL2によって制御される。

共振部１’は、図１４の電圧制御発振器が具備する共振部１と同様に、第1の可変容量素子Ｃｖ１及びＣｖ２と第２の可変容量素子Ｃｖ２１及びＣｖ２２を備えているが、共振部１のように、共通の電位として制御電圧Ｖ_CTLを第１の可変容量素子Ｃｖ１及びＣｖ２と第２の可変容量素子Ｃｖ２１及びＣｖ２２に印加するのではなく、第１の可変容量素子Ｃｖ１及びＣｖ２並びに第２の可変容量素子Ｃｖ２１及びＣｖ２２の一端に共通の基準電位を印加する。一方、第１の可変容量素子Ｃｖ１及びＣｖ２の他端には、制御電圧Ｖ_CTLをそのまま印加し、第２の可変容量素子Ｃｖ２１及びＣｖ２２の他端には、制御電圧Ｖ_CTLと比べて電圧Ｖ_SFT分だけ高い電圧である第２制御電圧Ｖ_CTL2を印加する。

第１の可変容量素子Ｃｖ１及びＣｖ２の両端子間電位差と第２の可変容量素子Ｃｖ２１及びＣｖ２２の両端子間電位差とが電圧Ｖ_SFT分だけ異なるため、図４に示すように、第１の可変容量素子Ｃｖ１及びＣｖ２の合成容量特性曲線３７が線形に変化する範囲Ｖ_RNG37の幅と、第２の可変容量素子Ｃｖ２１及びＣｖ２２の合成容量特性曲線３８が線形に変化する範囲Ｖ_RNG38の幅とは同一であるが、第１の可変容量素子Ｃｖ１及びＣｖ２の合成容量特性曲線３７が線形に変化する範囲Ｖ_RNG37と、第２の可変容量部Ｃｖ２１及びＣｖ２２の合成容量特性曲線３８が線形に変化する範囲Ｖ_RNG38とをずらすことができる。共振部１’の容量は、第１の可変容量素子Ｃｖ１及びＣｖ２の合成容量と第２の可変容量素子Ｃｖ２１及びＣｖ２２の合成容量との和に等しくなるので、共振部１’の容量を設定するために必要な計算が単純になる。

ここで、Ｐ型ＭＯＳ電界効果型トランジスタＱ４のゲート−ソース間電圧Ｖ_SFTを適切な電圧値に設定すると、共振部１’の容量特性曲線３６が線形に変化する範囲Ｖ_RNG36を広範にすることができ、ＶＣＯ感度を下げることできる。これにより、位相ノイズ特性を良好にすることができる。Ｐ型ＭＯＳ電界効果型トランジスタＱ４のゲート−ソース間電圧Ｖ_SFTの設定は、抵抗Ｒ３及びＲ４の抵抗値を調整することで行うことができる。また、共振部１’が固定容量素子を具備していないので、図１４に示す電圧制御発振器と比較してＱを高くすることができるとともに面積規模を小さくすることができる。

なお、更にＶＣＯ感度を下げたいときには、本発明に係る電圧制御発振器の構成を図５に示すようにすればよい。図５に示す電圧制御発振器は、図６に示す構成の電圧制御発信部４’と図７に示す構成の電圧シフト部５’を備えている。

図６に示す構成の電圧制御発信部４’は、図１に示す電圧制御発振部４に第３の可変容量素子Ｃｖ３１及びＣｖ３２と第３制御電圧端子Ｔ９とを追加した構成である。第３の可変容量素子Ｃｖ３１の一端は出力端子Ｔ１に接続され、第３の可変容量素子Ｃｖ３２の一端は出力端子Ｔ２に接続される。また、第３の可変容量素子Ｃｖ３１の他端及び第３の可変容量素子Ｃｖ３２の他端がそれぞれ第３制御電圧端子Ｔ９に接続される。

また、図７に示す電圧レベルシフト部５’は、図２に示す電圧レベルシフト部５にＰ型ＭＯＳ電界効果型トランジスタＱ５及びＱ６を追加した構成である。Ｐ型ＭＯＳ電界効果型トランジスタＱ５のソースはＰ型ＭＯＳ電界効果型トランジスタＱ３のソースに共通接続され、Ｐ型ＭＯＳ電界効果型トランジスタＱ５のゲートはＰ型ＭＯＳ電界効果型トランジスタＱ３のゲートに共通接続される。また、Ｐ型ＭＯＳ電界効果型トランジスタＱ５のドレインはＰ型ＭＯＳ電界効果型トランジスタＱ６のソースに接続される。Ｐ型ＭＯＳ電界効果型トランジスタＱ６のゲートはＰ型ＭＯＳ電界効果型トランジスタＱ３のドレインとＰ型ＭＯＳ電界効果型トランジスタＱ４のソースとの接続ノードに接続され、Ｐ型ＭＯＳ電界効果型トランジスタＱ６のドレインは接地される。このような構成により、Ｐ型ＭＯＳ電界効果型トランジスタＱ６のソース電圧である第３制御電圧Ｖ_CTL3は、第２制御電圧Ｖ_CTL2よりＰ型ＭＯＳ電界効果型トランジスタＱ６のゲート−ソース間電圧Ｖ_SFT2だけ高い電圧になる。したがって、図７に示す電圧レベルシフト部５’は、制御電圧Ｖ_CTLに適切な電圧レベルシフトを与えて第２制御電圧Ｖ_CTL2と第３制御電圧Ｖ_CTL3を発生させることができる。さらに、Ｐ型ＭＯＳ電界効果型トランジスタＱ５のゲート電圧を抵抗Ｒ３及びＲ４の分圧した電圧でなく、新たに抵抗を２本追加し、異なる分圧の電圧を加えても良い。これにより、さらに精密な合成容量特性の調整が可能となる。

図５に示す電圧制御発振器は、制御電圧Ｖ_CTLに対して共振部の容量値が線形に変化する領域を図３の電圧制御発振器に比べてさらに拡げることができ、制御電圧Ｖ_CTLに対する発振周波数の変化が図３の電圧制御発振器に比べてさらに緩やかになり、ＶＣＯ感度を図３の電圧制御発振器に比べてさらに下げることができる。

また、上述した図３に示す電圧制御発振器は、電圧制御発振部４と電圧シフト部５の電源電圧として定電圧Ｖ_CCを用いており、電圧シフト部５においてこの定電圧Ｖ_CCを電圧レベルシフトの基準電圧として第２制御電圧Ｖ_CTL2を発生させている。

電源電圧として用いられている定電圧Ｖ_CCの変動範囲が電圧制御発振部４では特性に影響を与えないが、電圧シフト部５で生成される第２制御電圧Ｖ_CTL2の電圧値に影響を与える場合や、第２制御電圧Ｖ_CTL2の範囲を大きく変えたい場合等のように電圧制御発振部４と電圧シフト部５の電源電圧要求仕様が異なる場合は、図８に示すように電圧制御発振部４と電圧シフト部５の電源電圧供給ラインを別個に設け、定電圧Ｖ_CCを電圧制御発振部４の電源電圧とし、定電圧Ｖ_CC’を電圧シフト部５の電源電圧とする構成の電圧制御発振器が望ましい。

本発明に係る電圧制御発振器は、発振周波数の可動範囲を広範にし且つ位相ノイズ特性を良好にするために、ＶＣＯ感度を下げている。しかしながら、ＶＣＯ感度を下げた場合、電圧に対する周波数の変化が小さくなるので、例えば本発明に係る電圧制御発振器をＰＬＬ（フェーズロックドループ）に適用した場合、ＰＬＬのループゲインが一定であると電圧制御発振器のロック時間が長くなる。

電圧制御発振器のロック時間を短くするために、電圧制御発振器の発振周波数を変更する際にＰＬＬのループゲインを一時的に上げてロック時間を短くし、電圧制御発振器がロックした後にＰＬＬのループゲインを元の戻す等の手法が一般的に用いられる。このようにＰＬＬのループゲインを調整しなくても、上述した本発明に係る電圧制御発振器に電圧制御発振器の発振周波数を変更する際に電圧シフト部の電圧シフトレベルを一時的に小さくする電圧シフト部制御手段を追加することで、ロック時間を短くすることができる。

ここで、電圧シフト部制御手段を具備する本発明に係る電圧制御発振器の一構成例を図９に示す。なお、図９において図３と同一の部分には同一の符号を付し詳細な説明を省略する。図９の電圧制御発振器は、図３の電圧制御発振器から電圧シフト部５を取り除きその代わりに電圧シフト部５’’を設け、更に電圧シフト部５’’に接続され外部からの電圧シフト制御信号ＳＦＴＣＮＴが印加される端子を新たに設けた構成である。

電源電圧として用いられている定電圧Ｖ_CCの変動範囲が電圧制御発振部４では特性に影響を与えないが、電圧シフト部５’’で生成される第２制御電圧Ｖ_CTL2の電圧値に影響を与える場合や、第２制御電圧Ｖ_CTL2の範囲を大きく変えたい場合等のように電圧制御発振部４と電圧シフト部５’’の電源電圧要求仕様が異なる場合は、図１０に示すように電圧制御発振部４と電圧シフト部５の電源電圧供給ラインを別個に設け、定電圧Ｖ_CCを電圧制御発振部４の電源電圧とし、定電圧Ｖ_CC’を電圧シフト部５’’の電源電圧とする構成の電圧制御発振器が望ましい。

続いて、電圧シフト部５’’について説明する。電圧シフト部５’’の一構成例を図１１に示す。電圧シフト部５’’は図２に示す電圧シフト部５にＮ型ＭＯＳ電界効果型トランジスタＱ７、Ｑ９及びＱ１０と、Ｐ型ＭＯＳ電界効果型トランジスタＱ８と、外部からの電圧シフト制御信号ＳＦＴＣＮＴが印加される端子とを新たに設けた構成である。

Ｎ型ＭＯＳ電界効果型トランジスタＱ７のソースとＮ型ＭＯＳ電界効果型トランジスタＱ１０のソースとはともに第２制御電圧Ｖ_CTL2を出力する端子に接続される。また、Ｎ型ＭＯＳ電界効果型トランジスタＱ７のドレインは、Ｐ型ＭＯＳ電界効果型トランジスタＱ３のドレインとＰ型ＭＯＳ電界効果型トランジスタＱ７のソースとの接続ノードに接続され、Ｎ型ＭＯＳ電界効果型トランジスタＱ１０のドレインは、Ｐ型ＭＯＳ電界効果型トランジスタＱ４のゲートに接続される。

Ｎ型ＭＯＳ電界効果型トランジスタＱ７のゲートは、外部からの電圧シフト制御信号ＳＦＴＣＮＴが印加される端子に直接接続され、Ｎ型ＭＯＳ電界効果型トランジスタＱ１０のゲートは、Ｐ型ＭＯＳ電界効果型トランジスタＱ８及びＮ型ＭＯＳ電界効果型トランジスタＱ９によって構成されるインバータ回路を介して、外部からの電圧シフト制御信号ＳＦＴＣＮＴが印加される端子に接続される。

このような構成により、電圧シフト制御信号ＳＦＴＣＮＴがＨｉｇｈレベルのとき（例えば、電圧シフト制御信号ＳＦＴＣＮＴの電位がＶ_CC電位のとき）は、Ｎ型ＭＯＳ電界効果型トランジスタＱ７がオンになり、Ｎ型ＭＯＳ電界効果型トランジスタＱ１０がオフになるので、第２制御電圧Ｖ_CTL2のレベルは、制御電圧Ｖ_CTLをＶ_SFTだけ電圧レベルシフトしたレベルとなる。これに対して、電圧シフト制御信号ＳＦＴＣＮＴがＬｏｗレベルのとき（例えば、電圧シフト制御信号ＳＦＴＣＮＴの電位が接地電位（０Ｖ）のとき）は、Ｎ型ＭＯＳ電界効果型トランジスタＱ７がオフになり、Ｎ型ＭＯＳ電界効果型トランジスタＱ１０がオンになるので、第２制御電圧Ｖ_CTL2のレベルは、制御電圧Ｖ_CTLと同一になる。すなわち、電圧シフト制御信号ＳＦＴＣＮＴがＬｏｗレベルのとき、電圧シフト部５’’は電圧レベルシフト動作を行わない。

図９の電圧制御発振器が具備する電圧シフト部５’’を図１１に示す構成にした場合、図９の電圧制御発振器に設けられる電圧制御発振部が具備する共振部の容量特性は図１２に示すようになる。電圧シフト制御信号ＳＦＴＣＮＴがＨｉｇｈレベルからＬｏｗレベルに変化すると、第２の可変容量素子Ｃｖ２１及びＣｖ２２の合成容量特性曲線が特性曲線３８から特性曲線３８’に変化し、その変化に伴って共振部１’の容量特性曲線が特性曲線３６から特性曲線３６’に変化する。

したがって、通常は電圧シフト制御信号ＳＦＴＣＮＴをＨｉｇｈレベルにしておき、電圧制御発振器の発振周波数を変更する際に電圧シフト制御信号ＳＦＴＣＮＴを一時的にＬｏｗレベルにしてＶＣＯ感度を上げ、ロックした時点で電圧シフト制御信号ＳＦＴＣＮＴを元のＨｉｇｈレベルに戻すとよい。これにより、ロック時間を短くすることができる。

図１１の電圧シフト部５’ ’を用いた場合、一時的に電圧レベルシフトを零にしてＶＣＯ感度を上げることになるが、本発明はこれに限定されることはなく、一時的に電圧レベルシフトを小さくするが零にはせずにＶＣＯ感度を上げるような形態であっても構わない。

なお、本発明に係る電圧制御発振器は、回路規模が小さいため、全ての回路を単一の半導体チップに形成し、電圧制御発振器の低コスト化を図ることができる。この場合、インダクタＬ１およびＬ２は、半導体の配線層にインダクタを形成する形状のパターンで実現するとよい。

次に、本発明に係る高周波送受信器について説明する。本発明に係る高周波送受信器の一構成例を図１３に示す。なお、電圧制御発振器（ＶＣＯ）２１は上述した図３に示す本発明に係る電圧制御発振器であり、アンテナ１０以外の回路は１チップの半導体集積回路に格納されている。

まず受信側について説明する。アンテナ１０によって受信されたＲＦ信号がスイッチ１１を介してローノイズアンプ１２に入力され、ローノイズアンプ１２で増幅されたのち、ミキサ１３で局部発振信号とミキシングされ、ＩＦ信号にダウンコンバートされる。このＩＦ信号は、バンドパスフィルタ１４によって不要な周波数成分が除去されたのち復調部１５に送られ、受信信号に復調される。

続いて送信側について説明する。送信信号が変調器１６によって変調され、バンドパスフィルタ１７によって不要な周波数成分が除去されたのち、ミキサ１８で局部発振信号とミキシングされ、ＲＦ信号にアップコンバートされる。このＲＦ信号は、パワーアンプ１９で電力増幅されたのち、スイッチ１１を介してアンテナ１０から出力される。

局部発振信号は位相同期発振器２０から出力される。位相同期発振器２０は、分周器（図示せず）、水晶発振器（図示せず）、位相比較器（図示せず）、及び電圧制御発振器２１を備えている。分周器は電圧制御発振器２１の出力を水晶発振器の周波数まで分周する。位相比較器は、この分周した信号と水晶発振器からの信号とを位相比較して得られた誤差信号を電圧制御発振器２１に負帰還して局部発振信号の周波数を安定させる。

電圧制御発振器２１を、位相ノイズ特性が良好で且つ回路規模が小さい図３の電圧制御発振器にしているので、位相同期発振器２０から出力される局部発振信号の位相ノイズが低くなるとともに位相同期発振器２０の小型化を図ることができる。したがって、図１３の高周波送受信器は従来の高周波送受信器と比較して送受信特性が向上するとともに小型化を図ることができる。

は、図３の電圧制御発振器が具備する電圧制御発振部の一構成例を示す図である。 は、図３の電圧制御発振器が具備する電圧シフト部の一構成例を示す図である。 は、本発明に係る電圧制御発振器の一構成例を示す図である。 は、図１の電圧制御発振部が具備する共振部の容量特性を示す図である。 は、本発明に係る電圧制御発振器の他の構成例を示す図である。 は、図５の電圧制御発振器が具備する電圧制御発振部の一構成例を示す図である。 は、図５の電圧制御発振器が具備する電圧シフト部の一構成例を示す図である。 は、本発明に係る電圧制御発振器の更に他の構成例を示す図である。 は、電圧シフト部制御手段を具備する本発明に係る電圧制御発振器の一構成例を示す図である。 は、電圧シフト部制御手段を具備する本発明に係る電圧制御発振器の他の構成例を示す図である。 は、図９の電圧制御発振器が具備する電圧シフト部の一構成例を示す図である。 は、図９の電圧制御発振器に設けられる電圧制御発振部が具備する共振部の容量特性を示す図である。 は、本発明に係る高周波送受信器の一構成例を示す図である。 は、従来の電圧制御発振器の一構成例を示す図である。 は、図１４の電圧制御発振器が具備する共振部の可変容量部の一方を示す図である。 は、図１４の電圧制御発振器が具備する共振部の容量特性を示す図である。

符号の説明

４、４’ 電圧制御発振部
５、５’、５’’ 電圧シフト部
Ｃｖ２１、Ｃｖ２２ 第２の可変容量素子
Ｃｖ３１、Ｃｖ３２ 第３の可変容量素子
Ｔ４’ 第２制御電圧端子
Ｔ９ 第３制御電圧端子
Ｖ_CTL 制御電圧
Ｖ_CTL2 第２制御電圧
Ｖ_CTL3 第３制御電圧

Claims (8)

1. 共振部と、前記共振部の振動が減衰しないように前記共振部に電力を供給する能動部と、を備え、制御電圧に応じて発振周波数を制御する電圧制御発振器において、
   前記制御電圧を入力し、前記制御電圧をレベルシフトした第２制御電圧を生成する電圧シフト部を備え、
   前記共振部が、第１の可変容量素子及び第２の可変容量素子を有し、
   前記第１の可変容量素子の一端と前記第２の可変容量素子の一端が共通接続され、前記第１の可変容量素子の他端に前記制御電圧が印加され、前記第２の可変容量素子の他端に前記第２制御電圧が印加されることを特徴とする電圧制御発振器。
2. 前記第１の可変容量素子と前記第２の可変容量素子の合成容量値が前記制御電圧の変化に対して略直線的に変化するように、前記電圧シフト部のレベルシフト値が設定される請求項１に記載の電圧制御発振器。
3. 前記共振部及び前記能動部から成る電圧制御発振部の電源電圧と前記電圧シフト部の電源電圧とが共通の電源端子から供給される請求項１又は請求項２に記載の電圧制御発振器。
4. 前記共振部及び前記能動部から成る電圧制御発振部の電源電圧と前記電圧シフト部の電源電圧とがそれぞれ別個の電源端子から供給される請求項１又は請求項２に記載の電圧制御発振器。
5. 前記電圧シフト部のレベルシフト値が可変する請求項１〜４のいずれかに記載の電圧制御発振器。
6. 全ての回路を単一の半導体チップ上に形成する請求項１〜５のいずれかに記載の電圧制御発振器。
7. 請求項１〜６のいずれかに記載の電圧制御発振器を備えることを特徴とする高周波受信器。
8. 請求項１〜６のいずれかに記載の電圧制御発振器を備えることを特徴とする高周波送信器。

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