JP2008098868A - Vco回路 - Google Patents
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Abstract
【課題】可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるVCO回路を提供する。
【解決手段】上記課題を解決するために、VCO回路100に、バッファ回路B11、P型MOSトランジスタQ11及びキャパシタC11からなるバイアス回路101と、アンプA11と、インダクタL11、可変キャパシタC12、及びスイッチ付きキャパシタC13、C14、・・・からなる共振回路102と、を備える。
【選択図】 図1
【解決手段】上記課題を解決するために、VCO回路100に、バッファ回路B11、P型MOSトランジスタQ11及びキャパシタC11からなるバイアス回路101と、アンプA11と、インダクタL11、可変キャパシタC12、及びスイッチ付きキャパシタC13、C14、・・・からなる共振回路102と、を備える。
【選択図】 図1
Description
本発明は、PLL(Phase Locked Loop)回路等に使用するVCO(Voltage Controlled Oscillator)回路に関する。
近年、無線通信等の分野では使用する信号の広帯域化が進んでいる。そのため、無線通信装置等で使用する局部発振回路も、周波数の可変範囲の広帯域化が求められている。そこで、PLL回路を構成するVCO回路の容量を可変容量化して発振周波数の可変範囲を拡大するなど、局部発振回路における周波数の可変範囲の広帯域化が図られている。
図13は、従来のVCO回路の構成例を示す図である。
図13に示すようにVCO回路1300は、電流源J131、P型MOSトランジスタQ131及びQ132からなるカレントミラー回路で構成するバイアス回路1301と、アンプA131と、インダクタL131及び可変キャパシタC131で構成する共振回路1302と、を備える。
図13に示すようにVCO回路1300は、電流源J131、P型MOSトランジスタQ131及びQ132からなるカレントミラー回路で構成するバイアス回路1301と、アンプA131と、インダクタL131及び可変キャパシタC131で構成する共振回路1302と、を備える。
バイアス回路1301は、アンプA131に対して一定のバイアス電圧を供給するバイアス回路である。共振回路1302で生成された信号は、アンプA131によって一定振幅の信号に調整されて出力される。また、可変キャパシタC131を変更することによって発振周波数を変更することができる。
特許文献1には、製造時における周波数特性のずれを最適に補正し、安定してセンター周波数で電圧制御発振回路を発振させることのできるクロック発生回路について開示されている。
特開2002−353809号公報
特開2004−266571号公報
特開2006−033803号公報
しかし、上述の図13に示した回路では、特にCMOS回路で構成された場合、バイアス回路1301が電流源で構成されている等の理由から良い位相雑音特性を得ることが難しいという問題があった。一方、近年の無線通信ではデータの多重化が行われるため位相雑音特性についても高い品質が求められている。
特許文献2には、動作を安定に保ちつつ位相雑音を低減させることが可能な電圧制御発振器について開示されている。また、特許文献3には、広い周波数可変範囲を得るために複数のバンドを使用し、全てのバンドにおいて良好な位相雑音特性を有しかつ周波数感度を同程度にすることができる電圧制御発振器について開示されている。
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるVCO回路を提供することである。
上記課題を解決するために、本発明に係るVCO回路は、制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第1のキャパシタと、キャパシタンスを離散的に選択可能な第2のキャパシタと、を有し、発振信号を生成する共振部と、該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、電源電圧から得る電圧をバイアス電圧として前記出力部に供給するバイアス電圧供給部と、を備える。
本発明によると、共振部がキャパシタンスを離散的に選択可能なキャパシタを有するので、共振部全体のキャパシタンスを離散的に変更することができる。したがって、異なる不連続な周波数特性を選択することが可能となる。その結果、VCO回路の可変周波数範囲を広域化することが可能となる。
また、バイアス電圧供給部が電源電圧から得る電圧をバイアス電圧として出力部に供給する。すなわち、電流源を使用することなくバイアス電圧を出力部に供給しているので、電流源から生じる雑音の影響を排除することができる。したがって、位相雑音も低減することが可能となり、位相雑音特性を向上することが可能となる。
以上に説明したように、本発明によると、可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるVCO回路を提供することが可能となる。
以下、本発明の実施の態様について図1〜図12に基づいて説明する。
図1は、本発明の実施例に係るVCO回路100の構成の概要を説明する図である。
図1に示すVCO回路100は、バッファ回路B11、P型MOSトランジスタQ11及びキャパシタC11からなるバイアス回路101と、アンプA11と、インダクタL11、可変キャパシタC12、及びスイッチ付きキャパシタC13、C14、・・・からなる共振回路102と、を備える。
図1は、本発明の実施例に係るVCO回路100の構成の概要を説明する図である。
図1に示すVCO回路100は、バッファ回路B11、P型MOSトランジスタQ11及びキャパシタC11からなるバイアス回路101と、アンプA11と、インダクタL11、可変キャパシタC12、及びスイッチ付きキャパシタC13、C14、・・・からなる共振回路102と、を備える。
バイアス回路101は、P型MOSトランジスタQ11のソース及びキャパシタC11の一端が電圧源と接続され、P型MOSトランジスタQ11のドレイン及びキャパシタC11の他端がアンプA11に接続される。また、P型MOSトランジスタQ11のゲートがバッファ回路B11の出力端子と接続される。そして、バイアス回路101は、電圧源から一定の電圧を取り出して、アンプA11にバイアス電圧を供給する。
なお、電圧源−アンプA11間にP型MOSトランジスタQ11を挿入することにより、電圧源とVCO回路100との電気的絶縁性(アイソレーション)が向上し、電流源をバイアス回路に使用しないために悪化する電源電圧除去比を改善することが可能となる。
共振回路102は、インダクタL11と可変キャパシタC12とスイッチ付きキャパシタC13、C14、・・・からなる共振回路である。図1には、インダクタL11と可変キャパシタC12とスイッチ付きキャパシタC13、C14、・・・、がそれぞれ並列に接続され、一端がVCO回路100の出力端子に接続され他端がグランドに接続されている場合を示している。
なお、図1に示す共振回路102の構成は、一例であって共振可能であれば図示した構成に限定するものではない。
ここで、可変キャパシタC12には、印加電圧に応じてキャパシタンスが連続的に変化することができるキャパシタやダイオード(バラクタダイオード)、MOSトランジスタを使用した可変容量素子(以下、「MOSバラクタ」という)等を使用すればよい。本実施例では、MOSバラクタを使用する。
ここで、可変キャパシタC12には、印加電圧に応じてキャパシタンスが連続的に変化することができるキャパシタやダイオード(バラクタダイオード)、MOSトランジスタを使用した可変容量素子(以下、「MOSバラクタ」という)等を使用すればよい。本実施例では、MOSバラクタを使用する。
また、スイッチ付きキャパシタC13、C14、・・・、は、それぞれスイッチSW01、SW02、・・・、をシリアルに接続したキャパシタである。スイッチSW01、SW02には、例えば、MOSトランジスタ等を使用する。したがって、各スイッチSW01、SW02、・・・、のON/OFFを切換えることによって、離散的なキャパシタンスを選択することができる。その結果、複数の周波数特性から所望の周波数特性に選択的に切り替えることが可能となる。
共振回路102で生成される発振信号は、アンプA11で一定の振幅に増幅されて出力端子から出力される。
一般に、電流源は雑音(フリッカノイズや熱雑音)の発生源となる。一方、本発明の実施例に係るVCO回路100は、電流源を使用することなくバイアス回路101を実現している。すなわち、雑音の発生源を排除することによって図2に示すように雑音特性を向上することが可能となる。
一般に、電流源は雑音(フリッカノイズや熱雑音)の発生源となる。一方、本発明の実施例に係るVCO回路100は、電流源を使用することなくバイアス回路101を実現している。すなわち、雑音の発生源を排除することによって図2に示すように雑音特性を向上することが可能となる。
図2は、VCO回路100を構成するMOSトランジスタの雑音特性を説明する図である。図2に示す雑音特性のグラフは、横軸がMOSトランジスタの動作周波数f[Hz]、縦軸がドレイン出力の雑音のパワー密度[dBm/Hz]を示している。周波数fcはフリッカコーナ周波数を示している。図示した点線や実線のように、周波数fc及び雑音量はMOSトランジスタのサイズやプロセス等により異なる。なお、以下の説明では、図2に示した雑音パワー密度を単に「雑音」といい「位相雑音」と区別する。
ここで、ボルツマン係数をK、絶対温度をT、能動素子の雑音指数をF、共振器のQ(Quality factor)をQ、発振周波数をfosc、キャリアからのオフセット周波数をfm、能動発振素子におけるフリッカコーナ周波数をfc、能動発振素子の発振信号電力をPoscとすると、位相雑音Lは、次式から求められる。
図1に示した雑音を低減すると雑音指数Fも低減する。また、上述の式から、雑音指数Fを低減すると位相雑音L{fm}も低減する。すなわち、雑音の発生源が低減することによって図3に示すように位相雑音特性を向上することが可能となる。
図3は、VCO回路100の位相雑音特性を説明する図である。図3に示す位相雑音特性のグラフは、横軸がキャリアからのオフセット周波数Δf(=fm)[Hz]、横軸が位相雑音[dBc/Hz]を示している。また、点線は従来技術を使用したVCO回路の位相雑音特性を示し、実線は本発明の実施例に係るVCO回路100の位相雑音特性を示している。
図3は、雑音の発生源である電流源をバイアス回路に使用しないことにより位相雑音が低減されていることを示している。
以下、図1に示した本実施例に係るVCO回路100の具体的な構成例について説明する。
以下、図1に示した本実施例に係るVCO回路100の具体的な構成例について説明する。
図4は、本発明の実施例に係るVCO回路100の具体的な構成例を示す図である。
図4に示すVCO回路400は、バイアス回路101を、バッファ回路B41、P型MOSトランジスタQ41及びキャパシタC41で構成し、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
図4に示すVCO回路400は、バイアス回路101を、バッファ回路B41、P型MOSトランジスタQ41及びキャパシタC41で構成し、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
バイアス回路101は、図1と同様に、P型MOSトランジスタQ41のソース及びキャパシタC41の一端が電圧源と接続され、P型MOSトランジスタQ41のドレイン及びキャパシタC41の他端がP型MOSトランジスタQ42及びQ43のソースと接続される。また、P型MOSトランジスタQ41のゲートにバッファ回路B41の出力端子が接続される。
共振回路102は、インダクタL41の両端、直列に接続したMOSバラクタC42及びC43の両端、及びスイッチ付きキャパシタC44及びC45の一端が出力端子と接続され、スイッチ付きキャパシタC44及びC45の他端がグランドに接続される。スイッチ付きキャパシタC44及びC45には、それぞれスイッチとしてN型MOSトランジスタSW41及びSW42が直列に接続されている。
ここで、MOSバラクタC42及びC43の容量は、MOSバラクタC42−C43間に印可する電圧Vtに応じて変化する。したがって、電圧Vtに応じてVCO回路400の発振周波数を連続的に変化させることができる。
また、スイッチSW41及びSW42のON/OFFにより共振回路102のキャパシタンスを切り替えることができる。したがって、VCO回路400の発振周波数特性を選択的かつ離散的に変更することが可能となる。その結果、発振周波数の可変範囲の広帯域化が可能となる。
P型MOSトランジスタQ42及びQ43、N型MOSトランジスタQ44とQ45は、それぞれP型MOSトランジスタQ41のドレイン−出力端子間、出力端子−グランド間でクロス・カップリング接続されてアンプA101を構成する。
以上に説明した、VCO回路400のバイアス回路101は、雑音の発生源となる電流源をその構成要素から除外しているので、雑音を低減することができる。その結果、位相雑音特性を向上することが可能となる。
図5は、図4に示したVCO回路400の第1の変形例を示す図である。
図5に示すVCO回路500は、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC51及びC52で構成する。
図5に示すVCO回路500は、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC51及びC52で構成する。
本変形例に係る共振回路102は、インダクタL41の両端、直列に接続したMOSバラクタC42及びC43の両端、及び直列に接続したスイッチ付きキャパシタC51及びC52の両端が出力端子と接続される。本変形例に係るスイッチ付きキャパシタC51及びC52には、共通のスイッチSW51(例えば、N型MOSトランジスタ)が直列に接続されている。
したがって、図4に示したVCO回路400に比べて共振回路で使用するスイッチを1つ削減することができる。スイッチにMOSトランジスタを使用する場合、トランジスタも雑音の発生源となることからVCO回路400に比べてより雑音を低減する効果を得られる。すなわち、より位相雑音を低減して位相雑音特性を向上することが可能となる。
図6は、図4に示したVCO回路400の第2の変形例を示す図である。
図6に示すVCO回路600は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成する。
図6に示すVCO回路600は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成する。
本変形例に係るバイアス回路101は、P型MOSトランジスタQ61のソースが電圧源に接続され、ドレインがP型MOSトランジスタQ42及びQ43のソースに接続される。また、P型MOSトランジスタQ61のゲートにアンプA61の出力端子が接続される。アンプA61は、P型MOSトランジスタQ61のドレイン電圧とリファレンス電圧Vrefを入力としてその差分をP型MOSトランジスタQ61のゲートに出力する。
バイアス回路101を定電圧化調整回路で構成することにより、電源電圧の変動によるVCO回路600への影響を抑止することができる。したがって、電源電圧の変動等に起因する雑音を排除することができるので、より位相雑音を低減して位相雑音特性を向上することが可能となる。
図7は、図4に示したVCO回路400の第3の変形例を示す図である。
図7に示すVCO回路700は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC51及びC52で構成する。
図7に示すVCO回路700は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL41、MOSバラクタC42、C43、スイッチ付きキャパシタC51及びC52で構成する。
本変形例に係るバイアス回路101は、VCO回路601と同様に、P型MOSトランジスタQ61のソースが電圧源に接続され、ドレインがP型MOSトランジスタQ42及びQ43のソースに接続される。また、P型MOSトランジスタQ61のゲートにアンプA61の出力端子が接続される。
本変形例に係る共振回路102は、VCO回路501と同様に、インダクタL41の両端、直列に接続したMOSバラクタC42及びC43の両端、及び直列に接続したスイッチ付きキャパシタC51及びC52の両端が出力端子と接続される。
バイアス回路101を定電圧化調整回路で構成することにより、電源電圧の変動によるVCO回路700への影響を抑止できるので、位相雑音を低減して位相雑音特性を向上することが可能となる。また、スイッチ付きキャパシタで使用するスイッチを削減することができるので、スイッチにMOSトランジスタを使用する場合には雑音の発生源を削減することができる。その結果、位相雑音を低減して位相雑音特性を向上することが可能となる。
以上の説明において、共振回路102を構成するインダクタL41と、直列に接続したMOSバラクタC42及びC43と、が並列に接続された場合の構成について示したが、他の構成であっても同様の効果を得ることができる。例えば、図8及び図9に示す構成である。
図8は、本発明の実施例に係るVCO回路600に使用する共振回路の第1の変形例を示す図である。
図8に示すVCO回路800は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL81、L82、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
図8に示すVCO回路800は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL81、L82、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
本変形例に係る共振回路102は、直列に接続したMOSバラクタC42及びC43の両端、インダクタL81とL82の一端、及びスイッチ付きキャパシタC44とC45の一端が出力端子と接続され、インダクタL81とL82の他端、スイッチ付きキャパシタC44とC45の他端がグランドに接続される。
図6と同様に、バイアス回路101を定電圧化調整回路で構成することにより、電源電圧の変動によるVCO回路800への影響を抑止して雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
図9は、本発明の実施例に係るVCO回路600に使用する共振回路の第2の変形例を示す図である。
図9に示すVCO回路900は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL91、L92、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
図9に示すVCO回路900は、バイアス回路101を、アンプA61及びP型MOSトランジスタQ61からなる定電圧化調整回路で構成し、共振回路102を、インダクタL91、L92、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
本変形例に係る共振回路102は、直列に接続したMOSバラクタC42及びC43の両端、インダクタL91とL92の一端、及びスイッチ付きキャパシタC44とC45の一端が出力端子と接続される。また、インダクタL91とL92の他端がP型MOSトランジスタQ61のドレインと接続され、スイッチ付きキャパシタC44とC45の他端がグランドに接続される。
図6と同様に、バイアス回路101を定電圧化調整回路で構成することにより、電源電圧の変動によるVCO回路900への影響を抑止して雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
以上の説明において、図6〜図9では電圧源側に定電圧化調整回路を接続するバイアス回路101の例を示したが、定電圧化調整回路をグランド側に接続してバイアス回路101を構成してもよい。図10〜図12にその例を示す。
図10は、図6に示したVCO回路600の定電圧化調整回路をグランド側に接続してバイアス回路101を構成する変形例を示す図である。
本変形例に係るバイアス回路101は、N型MOSトランジスタQ101のドレインがN型MOSトランジスタQ44及びQ45のソースに接続され、Q101のソースがグランドに接続される。また、N型MOSトランジスタQ101のゲートにアンプA101の出力端子が接続される。アンプA101は、N型MOSトランジスタQ101のドレイン電圧とリファレンス電圧Vrefを入力としてその差分をN型MOSトランジスタQ101のゲートに出力する。
本変形例に係るバイアス回路101は、N型MOSトランジスタQ101のドレインがN型MOSトランジスタQ44及びQ45のソースに接続され、Q101のソースがグランドに接続される。また、N型MOSトランジスタQ101のゲートにアンプA101の出力端子が接続される。アンプA101は、N型MOSトランジスタQ101のドレイン電圧とリファレンス電圧Vrefを入力としてその差分をN型MOSトランジスタQ101のゲートに出力する。
バイアス回路101を定電圧化調整回路で構成することにより、グランド電位の変動によるVCO回路1000への影響を抑止することができる。したがって、グランド電位の変更等に起因する雑音を排除することができるので、位相雑音を低減して位相雑音特性を向上することが可能となる。
図11は、図8に示したVCO回路800の定電圧化調整回路をグランド側に接続してバイアス回路101を構成する変形例を示す図である。
図11に示すVCO回路1100は、バイアス回路101を、アンプA101及びP型MOSトランジスタQ101からなる定電圧化調整回路で構成し、共振回路102を、インダクタL81、L82、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
図11に示すVCO回路1100は、バイアス回路101を、アンプA101及びP型MOSトランジスタQ101からなる定電圧化調整回路で構成し、共振回路102を、インダクタL81、L82、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
本変形例に係るバイアス回路101は、N型MOSトランジスタQ101のドレインがインダクタL81及びL82の一端に接続され、Q101のソースがグランドに接続される。また、N型MOSトランジスタQ101のゲートにアンプA101の出力端子が接続される。アンプA101は、N型MOSトランジスタQ101のドレイン電圧とリファレンス電圧Vrefを入力としてその差分をN型MOSトランジスタQ101のゲートに出力する。
本変形例に係る共振回路102は、直列に接続したMOSバラクタC42及びC43の両端、インダクタL81とL82の一端、及びスイッチ付きキャパシタC44とC45の一端が出力端子と接続される。また、インダクタL81とL82の他端がN型MOSトランジスタQ101のドレインと接続され、スイッチ付きキャパシタC44とC45の他端がグランドと接続される。
図10と同様に、バイアス回路101を定電圧化調整回路で構成することにより、グランド電位の変動によるVCO回路1100への影響を抑止してグランド電位の変更等に起因する雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
図12は、図9に示したVCO回路900の定電圧化調整回路をグランド側に接続してバイアス回路101を構成する変形例を示す図である。
図12に示すVCO回路1200は、バイアス回路101を、アンプA101及びN型MOSトランジスタQ101からなる定電圧化調整回路で構成し、共振回路102を、インダクタL91、L92、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
図12に示すVCO回路1200は、バイアス回路101を、アンプA101及びN型MOSトランジスタQ101からなる定電圧化調整回路で構成し、共振回路102を、インダクタL91、L92、MOSバラクタC42、C43、スイッチ付きキャパシタC44及びC45で構成する。
本変形例に係るバイアス回路101は、N型MOSトランジスタQ101のドレインがN型MOSトランジスタQ44及びQ45のソースに接続され、Q101のソースがグランドに接続される。また、N型MOSトランジスタQ101のゲートにアンプA101の出力端子が接続される。アンプA101は、N型MOSトランジスタQ101のドレイン電圧とリファレンス電圧Vrefを入力としてその差分をN型MOSトランジスタQ101のゲートに出力する。
本変形例に係る共振回路102は、直列に接続したMOSバラクタC42及びC43の両端、インダクタL91とL92の一端、及びスイッチ付きキャパシタC44とC45の一端が出力端子と接続される。また、インダクタL91とL92の他端が電源と接続され、スイッチ付きキャパシタC44とC45の他端がグランドと接続される。
図10と同様に、バイアス回路101を定電圧化調整回路で構成することにより、グランド電位の変動による回路1200への影響を抑止してグランド電位の変更等に起因する雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
以上に示した回路の構成例では、スイッチ付きキャパシタが2つの場合についてのみ示しているが、これに限定されないのは当然である。必要に応じて、複数のスイッチ付きキャパシタを使用すれば良い。
100 ・・・ VCO回路
101 ・・・ バイアス回路
102 ・・・ 共振回路
101 ・・・ バイアス回路
102 ・・・ 共振回路
Claims (6)
- 制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、
インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第1のキャパシタと、キャパシタンスを離散的に選択可能な第2のキャパシタと、を有し、発振信号を生成する共振部と、
該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、
電源電圧から得る電圧をバイアス電圧として前記出力部に供給するバイアス電圧供給部と、
を備える電圧制御発振回路。 - 前記バイアス電圧供給部は、電源電圧を一定電圧にして前記出力部に供給する定電圧化調整回路で構成される、
ことを特徴とする請求項1に記載の電圧制御発振回路。 - 前記定電圧化調整回路は、MOSトランジスタとアンプとで構成し、該アンプに入力されるリファレンス電圧と、電源電圧−出力部間に接続される前記MOSトランジスタのドレイン電圧と、が一致するように前記MOSトランジスタのゲート電圧を調整して一定電圧を前記出力部に供給する、
ことを特徴とする請求項1に記載の電圧制御発振回路。 - 前記共振部は、前記インダクタと、前記第1のキャパシタと、1又は2以上の第2のキャパシタと、が互いに並列に接続される、
ことを特徴とする請求項1に記載の電圧制御発振回路。 - 前記第2のキャパシタは、キャパシタとMOSトランジスタとが直列に接続された回路である、
ことを特徴とする請求項1に記載の電圧制御発振回路。 - 制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、
インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第1のキャパシタと、キャパシタンスを離散的に選択可能な1又は2以上の第2のキャパシタと、を互いに並列に接続して発振信号を生成する共振部と、
該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、
MOSトランジスタとアンプとを有し、該アンプに入力されるリファレンス電圧と、電源電圧−出力部間に接続される前記MOSトランジスタのドレイン電圧と、が一致するように前記MOSトランジスタのゲート電圧を調整して電源電圧から一定電圧を取得し、バイアス電圧として前記出力部に供給する定電圧化調整回路で構成されるバイアス電圧供給部と、
を備える電圧制御発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006276939A JP2008098868A (ja) | 2006-10-10 | 2006-10-10 | Vco回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006276939A JP2008098868A (ja) | 2006-10-10 | 2006-10-10 | Vco回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008098868A true JP2008098868A (ja) | 2008-04-24 |
Family
ID=39381272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006276939A Withdrawn JP2008098868A (ja) | 2006-10-10 | 2006-10-10 | Vco回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2008098868A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8373500B2 (en) | 2009-01-13 | 2013-02-12 | Samsung Electronics Co., Ltd. | Voltage biasing circuit and data processing system having the same |
CN113612446A (zh) * | 2021-10-09 | 2021-11-05 | 深圳市英特瑞半导体科技有限公司 | 一种自适应幅度调整振荡电路 |
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2006
- 2006-10-10 JP JP2006276939A patent/JP2008098868A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US8373500B2 (en) | 2009-01-13 | 2013-02-12 | Samsung Electronics Co., Ltd. | Voltage biasing circuit and data processing system having the same |
CN113612446A (zh) * | 2021-10-09 | 2021-11-05 | 深圳市英特瑞半导体科技有限公司 | 一种自适应幅度调整振荡电路 |
CN113612446B (zh) * | 2021-10-09 | 2022-01-04 | 深圳市英特瑞半导体科技有限公司 | 一种自适应幅度调整振荡电路 |
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