TWI796133B

TWI796133B - 電路基板

Info

Publication number: TWI796133B
Application number: TW111104524A
Authority: TW
Inventors: 豊永匡利; 石坂哲
Original assignee: 日商三菱電機股份有限公司
Priority date: 2021-03-09
Filing date: 2022-02-08
Publication date: 2023-03-11
Also published as: KR102649163B1; TW202239314A; DE112021005601T5; JP7003340B1; JPWO2022190220A1; KR20230101947A; DE112021005601B4; US11889616B2; CN116848783A; WO2022190220A1; CN116848783B; US20230403785A1

Abstract

在電路基板(700A)中，第一電容器(410)係從配線圖案(110)朝向位於配線圖案(110)之寬度方向的一方之側方的區域延伸出。第二電容器(420)係從配線圖案(110)朝向位於配線圖案(110)之寬度方向的另一方之側方的區域延伸出。電源端子(320)係藉由半導體裝置(300)的安裝而電性連接於配線圖案(110)，藉由半導體裝置(300)、配線圖案(110)、第一電容器(410)、第一層間連接部(510)、接地平面(210)及第三層間連接部(530)而構成第一閉合電路。又，藉由半導體裝置(300)、配線圖案(110)、第二電容器(420)、第二層間連接部(520)、接地平面(210)及第三層間連接部(530)而構成第二閉合電路。

Description

電路基板

本揭示係關於一種電路基板。

如專利文獻1所揭示，為人週知的電路基板係具備：對半導體裝置供給電力的配線部；對半導體裝置提供基準電位的接地部；以及將配線部短路至接地的旁通電容器(bypass capacitor)。

專利文獻1係為了達成使半導體裝置所產生的高頻之雜訊電流降低的目的，而提出一種雜訊濾波器之構成，該雜訊濾波器係使用了一對電容器來作為旁通電容器。具體而言，專利文獻1係提出一種如下的雜訊濾波器之構成：在印刷基板表面具備主配線圖案、從該主配線圖案分歧並以包夾主配線圖案之方式所形成的一對分歧圖案以及與每個分歧圖案之一端相向的一對接地用配線；且以橫跨於分歧圖案之一端與接地用配線之一端之方式配置有電容器。

[先前技術文獻] [專利文獻]

專利文獻1：日本特開2017-017470號公報

雖然專利文獻1係揭示關於使作為傳導於主配線圖案的傳導雜訊的雜訊電流降低的技術內容，但是並未揭示關於降低作為朝空間輻射的雜訊的電磁波(以下，記為輻射雜訊)的技術內容。

但是，在電路基板具有閉合電路的情況下，在該閉合電路所形成的感應磁場會成為輻射雜訊的來源。輻射雜訊係以朝向穿過閉合電路的方向傳播於空間，且造成帶給配置於電路基板之周邊的電子機器之動作不良影響的EMI(Electromagnetic Interference：電磁干擾)的原因。於是，期望有一種抑制輻射雜訊之產生的構成。

本揭示之目的係在於提供一種能抑制輻射雜訊之產生的電路基板。

為了達成上述目的，本揭示的電路基板，係具備隔著具有絕緣性的絕緣層而積層各自具有導電性的第一導電層與第二導電層的構造，且安裝有半導體裝置，該半導體裝置具有被設為基準電位的參考端子(reference terminal)、以及進行信號之輸出的非參考端子，前述電路基板係具備：配線部，為前述第一導電層的構成要素；第一電容器及第二電容器，係各自一端被連接於前述配線部；參考部，為前述第二導電層的構成要素；第一層間連接部，係電性連接前述參考部與前述第一電容器的另一端；第二層間連接部，係電性連接前述參考部與前述第二電容器的另一端；以及第三層間連接部，係藉由前述半導體裝置的安裝來電性連接前述參考部與前述參考端子；前述第一電容器係從前述配線部朝向位於前述配線部之寬度方向的一方之側方的區域延伸出，且前述第二電容器係從前述配線部朝向位於前述配線部之前述寬度方向的另一方之側方的區域延伸出；前述非參考端子係藉由前述半導體裝置的安裝而電性連接於前述配線部，藉由前述半導體裝置、前述配線部、前述第一電容器、前述第一層間連接部、前述參考部及前述第三層間連接部而構成第一閉合電路，且藉由前述半導體裝置、前述配線部、前述第二電容器、前述第二層間連接部、前述參考部及前述第三層間連接部而構成第二閉合電路。

依據上述構成，能藉由半導體裝置安裝於電路基板而構成第一閉合電路及第二閉合電路，由第一閉合電路所形成的感應磁場(以下，記為第一感應磁場)、與由第二閉合電路所形成的感應磁場(以下，記為第二感應磁場)，在對於第一導電層的俯視方向會形成為互為相向的方向，且第一感應磁場與第二感應磁場會相互抵消或相互削弱。

又，即便在對於沿著第一電容器及第二電容器所延伸出之方向的第一導電層的剖面觀看中的電路基板之厚度方向，第一感應磁場與第二感應磁場仍會成為互為相向的方向，第一感應磁場與第二感應磁場會相互抵消或相互削弱。

又，可使從配線部之寬度方向觀看的第一閉合電路及第二閉合電路之各自所包圍的面積，比第一電容器及第二電容器朝向配線部之長度方向延伸的情況更狹窄化。因此，可比習知更降低輻射雜訊之位於配線部之寬度方向的強度。

如以上，能抑制輻射雜訊的產生。

100:第一導電層

110:配線圖案(配線部)

120:第一銲墊

130:第二銲墊

140:接地銲墊

150:第三銲墊

160:第四銲墊

200:第二導電層

210:接地平面(參考部)

300:半導體裝置

310:接地端子(參考端子)

320:電源端子(非參考端子)

410:第一電容器

420:第二電容器

430:第三電容器

440:第四電容器

510:第一層間連接部

511,512:層間連接部

520:第二層間連接部

530:第三層間連接部

540:第四層間連接部

550:第五層間連接部

600:絕緣層

700A,700B,700C,700D,700E,700F,700G:電路基板

800:雜訊電流(高頻電流)

810:第一雜訊電流

810X:X軸方向第一投影路徑

810Y:Y軸方向第一投影路徑

810Z:Z軸方向第一投影路徑(第一投影路徑)

820:第二雜訊電流

820X:X軸方向第二投影路徑

820Y:Y軸方向第二投影路徑

820Z:Z軸方向第二投影路徑(第二投影路徑)

910X:第一感應磁場的X軸成分

910Y:第一感應磁場的Y軸成分

910Z:第一感應磁場的Z軸成分

920X:第二感應磁場的X軸成分

920Y:第二感應磁場的Y軸成分

920Z:第二感應磁場的Z軸成分

VL1:第一虛擬直線

VL2:第二虛擬直線

VL3:第三虛擬直線

圖1係顯示實施型態1的電路基板之主要部分的剖視圖。

圖2係顯示實施型態1的電路基板之主要部分的俯視圖。

圖3係顯示實施型態1的雜訊電流的路徑之一態樣的概念圖。

圖4係顯示實施型態1的雜訊電流的路徑之另一態樣的概念圖。

圖5係顯示實施型態2的電路基板之主要部分的俯視圖。

圖6係顯示實施型態3的電路基板之主要部分的俯視圖。

圖7係顯示實施型態4的電路基板之主要部分的俯視圖。

圖8係顯示實施型態5的電路基板之主要部分的俯視圖。

圖9係顯示實施型態6的電路基板之主要部分的俯視圖。

圖10係顯示實施型態7的電路基板之主要部分的俯視圖。

以下，參照圖式說明實施型態1至7的電路基板。圖中，對相同或對應的部分標示相同的符號。再者，在以下之實施型態1至7中所說明的電路基板係以安裝有半導體裝置的狀態來加以說明。

[實施型態1]

如圖1所示，本實施型態的電路基板700A係具備以下的構造：各自具有導電性的第一導電層100與第二導電層200隔著具有絕緣性的絕緣層600而沿著厚度方向積層。在第一導電層100安裝有半導體裝置300、第一電容器410及第二電容器420。

如圖2所示，半導體裝置300係具有：被設為基準電位的接地端子310；以及輸出來自半導體裝置300之信號的電源端子320。接地端子310為本揭示的參考(reference)端子之一例。電源端子320為本揭示的非參考端子之一例。在本實施型態中係顯示接地端子310與電源端子320為隔著半導體裝置300之本體而正面相向的型態。

第一導電層100係具有：供半導體裝置300的電源端子320電性連接的配線圖案110；以及供半導體裝置300的接地端子310電性連接的接地銲墊140。配線圖案110為本揭示的配線部之一例。又，第一導電層100係具有：供第一電容器410的一端配置的第一銲墊120；以及供第二電容器420的一端配置的第二銲墊130。

在本實施型態中係為了便於以下之說明而定義右手系之XYZ正交座標系，其係具有與電路基板700A之厚度方向成平行的Z軸，且在對於第一導電層100的俯視觀察中，以從半導體裝置300的接地端子310至電源端子320的方向設為X軸的正方向。

配線圖案110係從供半導體裝置300的電源端子320配置的一端部朝向X軸正方向延伸。換句話說，在對於第一導電層100的俯視觀察中，配線圖案110係從半導體裝置300的本體沿著電源端子320所延伸出的方向而延伸。

一端部要與電源端子320連接的配線圖案110中之另一端部係連接於未圖示的電源電路。從該電源電路通過配線圖案110而對半導體裝置300供給有電源電壓。再者，在半導體裝置300成為電源的裝置的情況下，亦可不具有電源電路。

再者，在圖2中，有關第一導電層100的構成要素之中與半導體裝置300之接地端子310及電源端子320以外的端子連接者係省略圖示。

第一電容器410與第二電容器420各自都以一端被配置於配線圖案110上的狀態來與配線圖案110電性連接。

再者，在本說明書中，所謂電容器的“一端”係指連接於構成電容器的一對電極之一方的端子，所謂電容器的“另一端”係指連接於構成電容器的一對電極之另一方的端子。

一端被配置於配線圖案110上的第一電容器410係從配線圖案110朝向位於配線圖案110之寬度方向的一方之側方的區域延伸出。又，一端被配置於配線圖案110上的第二電容器420係從配線圖案110朝向位於配線圖案110之寬度方向的另一方之側方的區域延伸出。

在此，所謂“配線圖案110之寬度方向”係指在連接有第一電容器410的一端及第二電容器420的一端之位置之處的配線圖案110的寬度方向，換句話說，在本實施型態中係指Y軸方向。

具體而言，第一電容器410係從配線圖案110朝向位於配線圖案110的Y軸正方向之側方的區域延伸出。又，第二電容器420係從配線圖案110朝向位於配線圖案110的Y軸負方向之側方的區域延伸出。

更具體而言，在對於第一導電層100的俯視觀察(以下，單純地記為俯視觀察)中，第一電容器410與第二電容器420係位在與配線圖案110正交並朝向Y軸方向延伸的第一虛擬直線VL1上，且使第一電容器410與第二電容器420彼此的一端相向且相互地朝相反方向從配線圖案110延伸出。

第一電容器410的另一端係在被配置於作為第一導電層100之構成要素的第一銲墊120上之狀態下與第一銲墊120電性連接。又，第二電容器420的另一端係在被配置於作為第一導電層100之構成要素的第二銲墊130上之狀態下與第二銲墊130電性連接。

在配線圖案110與第一銲墊120之間，以及配線圖案110與第二銲墊130之間係不存在有第一導電層100的構成要素。換句話說，配線圖案110與第一銲墊120僅被第一電容器410連接，而配線圖案110與第二銲墊130僅被第二電容器420連接。

又，圖2中如較細的虛線所示，第二導電層200係具有對半導體裝置300賦予基準電位的接地平面(ground plane)210。接地平面210為本揭示的參考部之一例。

接地平面210係分佈成面狀。將第一電容器410、第二電容器420、第一銲墊120、第二銲墊130、接地銲墊140及半導體裝置300垂直投影在第二導電層200而成的投影區域為配置於接地平面210上。

又，電路基板700A係具備各自沿著Z軸方向延伸的第一層間連接部510、第二層間連接部520及第三層間連接部530。

第一層間連接部510係將接地平面210與連接有第一電容器410之另一端的第一銲墊120電性連接。換句話說，第一層間連接部510係將接地平面210與第一電容器410的另一端電性連接。

第二層間連接部520係將接地平面210與連接有第二電容器420之另一端的第二銲墊130電性連接。換句話說，第二層間連接部520係將接地平面210與第二電容器420的另一端電性連接。

第三層間連接部530係將接地平面210與連接有接地端子310的接地銲墊140電性連接。換句話說，第三層間連接部530係將接地平面210與接地端子310電性連接。

圖1亦顯示有第一層間連接部510、第二層間連接部520及第三層間連接部530。第一層間連接部510、第二層間連接部520及第三層間連接部530各自係由對連接第一導電層100與第二導電層200的通孔(via hole)之內面施予金屬鍍覆者所構成。

第一層間連接部510、第二層間連接部520及第三層間連接部530之各自的Z軸負方向的端部，係配置於接地平面210的區域內。

如圖2所示，第一層間連接部510的Z軸正方向的端部係配置於第一銲墊120的區域內。第二層間連接部520的Z軸正方向的端部係配置於第二銲墊130的區域內。第三層間連接部530的Z軸正方向的端部係配置於接地銲墊140的區域內。

在以上說明的電路基板700A中，半導體裝置300係藉由通過配線圖案110對半導體裝置300供給電源電壓而動作。並且，在半導體裝置300中，伴隨半導體裝置300的動作會在半導體裝置300的內部產生作為高頻電流的雜訊電流800。換句話說，半導體裝置300為造成雜訊電流800之產生源的主動元件(active element)。雜訊電流800的頻率為100kHz以上，更具體而言是1MHz以上。

在半導體裝置300所產生的雜訊電流800係通過電源端子320而流入配線圖案110。流入配線圖案110的雜訊電流800之一部分會分歧成流通於第一電容器410的第一雜訊電流810，以及流通於第二電容器420的第二雜訊電流820。

第一雜訊電流810係經由第一電容器410、第一銲墊120及第一層間連接部510而流入接地平面210。並且，第一雜訊電流810也會朝向第三層間連接部530而流通於接地平面210。

圖2中係以較粗的虛線來顯示流通於接地平面210的第一雜訊電流810。第一雜訊電流810係流通於從接地平面210之區域內的第一層間連接部510至第三層間連接部530為止之阻抗(impedance)最小化的平滑之曲線狀的路徑。

該路徑係通過比連結第一層間連接部510的與接地平面210連接的連接部及第三層間連接部530的與接地平面210連接的連接部的虛擬線段，更接近將沿著圖2所示的配線圖案110之長度方向延伸的第二虛擬直線VL2予以投影在接地平面210後的虛擬投影直線的位置，並且通過比該虛擬投影直線更靠第一層間連接部510的與接地平面210連接的連接部側。

並且，第一雜訊電流810係在如以上方式流通於接地平面210之後，經由第三層間連接部530、接地銲墊140及接地端子310而返回至半導體裝置300。返回至半導體裝置300的第一雜訊電流810會在半導體裝置300的內部從接地端子310朝向電源端子320流通。

圖2中係以較粗的一點鏈線來顯示流通於半導體裝置300之內部的第一雜訊電流810。圖2係假設第一雜訊電流810係朝向X軸正方向流通於半導體裝置300之內部。

如以上，藉由半導體裝置300、配線圖案110、第一電容器410、第一銲墊120、第一層間連接部510、接地平面210、第三層間連接部530及接地銲墊 140，而構成流通第一雜訊電流810的第一閉合電路。

另一方面，第二雜訊電流820係經由第二電容器420、第二銲墊130及第二層間連接部520而流入接地平面210。並且，第二雜訊電流820係朝向第三層間連接部530而流動於接地平面210。

在圖2中係以較粗的虛線來顯示流通於接地平面210的第二雜訊電流820。第二雜訊電流820係流通於從接地平面210區域內的第二層間連接部520至第三層間連接部530為止之阻抗最小化的平滑之曲線狀的路徑。

該路徑係通過比連結第二層間連接部520的與接地平面210連接的連接部及第三層間連接部530的與接地平面210連接的連接部的虛擬線段，更接近將沿著圖2所示的配線圖案110之長度方向延伸的第二虛擬直線VL2予以投影在接地平面210後的虛擬投影直線近的位置，並且通過比該虛擬投影直線更靠第二層間連接部520的與接地平面210連接的連接部側。

並且，第二雜訊電流820係在如以上方式流通於接地平面210之後，經由第三層間連接部530、接地銲墊140及接地端子310而返回至半導體裝置300。返回至半導體裝置300的第二雜訊電流820又會在半導體裝置300的內部朝向電源端子320流通。半導體裝置300之內部的第二雜訊電流820的路徑係與第一雜訊電流810的路徑相同。

如以上，藉由半導體裝置300、配線圖案110、第二電容器420、第二銲墊130、第二層間連接部520、接地平面210、第三層間連接部530及接地銲墊140，而構成流通第二雜訊電流820的第二閉合電路。

依據本實施型態的電路基板700A能獲得以下的功效。

如以上所述，第一電容器410係從配線圖案110朝向位於配線圖案 110的Y軸正方向之側方的第一銲墊120延伸出。又，第二電容器420係從配線圖案110朝向位於配線圖案110的Y軸負方向之側方的第二銲墊130延伸出。

因此，在俯視觀察中，構成相互地朝相反方向環繞的第一雜訊電流810的路徑及第二雜訊電流820的路徑。具體而言，在俯視觀察中，第一雜訊電流810朝逆時針方向環繞於上述第一閉合電路時，第二雜訊電流820係朝順時針方向環繞於上述第二閉合電路。

從而，會使第一雜訊電流810在上述第一閉合電路形成的第一感應磁場的屬於相對於第一導電層100的法線方向之成分的Z軸成分910Z，與第二雜訊電流820在上述第二閉合電路形成的第二感應磁場的屬於相對於第一導電層100的法線方向之成分的Z軸成分920Z會相互抵消或相互削弱。

具體而言，在本實施型態中，第一感應磁場的Z軸成分910Z之大小、與第二感應磁場的Z軸成分920Z之大小一致。從而，第一感應磁場的Z軸成分910Z係藉由第二感應磁場的Z軸成分920Z所抵消。換句話說，可消除Z軸方向的輻射雜訊之產生。

在本實施型態中，為了使第一感應磁場的Z軸成分910Z、與第二感應磁場的Z軸成分920Z之大小一致，特別採用了以下的構成(A)至(D)。

(A)使對於雜訊電流800的上述第一閉合電路的阻抗及上述第二閉合電路的阻抗成為一致的構成。特別是使第一電容器410的靜電電容與第二電容器420的靜電電容成為一致的構成。

(B)在俯視觀察中，第一電容器410、第一層間連接部510及第一銲墊120、與第二電容器420、第二層間連接部520及第二銲墊130係以沿著配線圖案110之長度方向延伸的第二虛擬直線VL2為對稱軸而配置成線對稱的構成。在此所謂“配線圖案110之長度方向”，係指連接有第一電容器410之一端及第二電容器420之一端的位置處的配線圖案110之長度方向，換句話說在本實施型態中係指X軸方向。

(C)在俯視觀察中，第三層間連接部530、接地端子310及電源端子320係排列於第二虛擬直線VL2上的構成。

(D)接地平面210分佈成包含有三角形區域的大小之面狀的構成，該三角形區域的頂點為第一層間連接部510的與接地平面210連接的連接部，第二層間連接部520的與接地平面210連接的連接部，以及第三層間連接部530的與接地平面210連接的連接部。

藉由上述構成(A)可使第一雜訊電流810與第二雜訊電流820之大小成為一致。又，藉由上述構成(B)至(D)可使Z軸方向第一投影路徑810Z所包圍的面積與Z軸方向第二投影路徑820Z所包圍的面積成為一致，該Z軸方向第一投影路徑810Z係將第一雜訊電流810環繞的路徑垂直投影在XY虛擬平面而成者，該Z軸方向第二投影路徑820Z係將第二雜訊電流820環繞的路徑垂直投影在XY虛擬平面而成者。

結果，可使第一感應磁場的Z軸成分910Z與第二感應磁場的Z軸成分920Z之大小一致，而可藉由兩者的抵消來消除Z軸方向的輻射雜訊之產生。

參照圖3，接著針對第一感應磁場的X軸成分910X與第二感應磁場的X軸成分920X加以說明。圖3係顯示在X軸方向觀看時的第一雜訊電流810環繞的路徑與第二雜訊電流820環繞的路徑的側面。再者，因圖1所示的絕緣層600為輻射雜訊所通過的介電質，因此在圖3中省略了圖示。

因此，即便在X軸方向觀看，仍構成有相互地朝相反方向環繞的第一雜訊電流810的路徑與第二雜訊電流820的路徑。從而，第一感應磁場的X軸成分910X與第二感應磁場的X軸成分920X會相互抵消或相互削弱。

具體而言，採用了上述的構成(B)至(D)，藉此就能使X軸方向第一投影路徑810X所包圍的面積與X軸方向第二投影路徑820X所包圍的面積成為一致，該X軸方向第一投影路徑810X係將第一雜訊電流810環繞的路徑垂直投影在YZ虛擬平面而成者，該X軸方向第二投影路徑820X係將第二雜訊電流820環繞的路徑垂直投影在YZ虛擬平面而成者。又，藉由上述的構成(A)就能使第一雜訊電流810與第二雜訊電流820之大小成為一致。

結果，可使第一感應磁場的X軸成分910X、與第二感應磁場的X軸成分920X之大小一致，且可藉由兩者的抵消來消除X軸方向的輻射雜訊之產生。

參照圖4，接著針對第一感應磁場的Y軸成分910Y與第二感應磁場的Y軸成分920Y加以說明。圖4係顯示在Y軸方向觀看時的第一雜訊電流810環繞的路徑與第二雜訊電流820環繞的路徑之側面。再者，在圖4中係省略了圖1所示的絕緣層600之圖示。

如以上所述，第一電容器410及第二電容器420係沿著與配線圖案110交叉的方向，具體而言沿著屬於配線圖案110之寬度方向的Y軸方向延伸。

因此，相較於使第一電容器410及第二電容器420沿著屬於配線圖案110之長度方向的X軸方向延伸的情況時，就可使第一層間連接部510及第二層間連接部520接近第三層間連接部530。換句話說，可使上述第一閉合電路及上述第二閉合電路的X軸方向的路徑長度接近半導體裝置300的X軸方向之寬度。

而且，有關Z軸方向，夾設於第一導電層100與第二導電層200之間的僅是圖1所示的絕緣層600。在第一導電層100與第二導電層200之間係不夾設其他的導電層。此有助於縮短上述第一閉合電路及上述第二閉合電路的Z軸方向的路徑長度。

從而，可使Y軸方向第一投影路徑810Y所包圍的面積與Y軸方向第二投影路徑820Y所包圍的面積各自狹窄化，該Y軸方向第一投影路徑810Y係將第一雜訊電流810環繞的路徑垂直投影在XZ虛擬平面而成者，該Y軸方向第二投影路徑820Y係將第二雜訊電流820環繞的路徑垂直投影在XZ虛擬平面而成者。因此，可比習知更降低輻射雜訊之Y軸方向的強度。

如以上說明，依據本實施型態能抑制X軸方向、Y軸方向及Z軸方向之各個方向的輻射雜訊之產生。

又，依據本實施型態，第一電容器410及第二電容器420會發揮使圖2所示的雜訊電流800往接地平面210流入的旁通電容器之作用。

再者，因接地平面210係寬廣地分佈成面狀，因此可使上述第一閉合電路及上述第二閉合電路對於雜訊電流800之阻抗抑制得較小。又，因第一導電層100與第二導電層200係隔著圖1所示的絕緣層600而相鄰，因此相較於在兩者之間夾設有其他的導電層的情況時，上述第一閉合電路及上述第二閉合電路的路徑長度就能縮短化。此亦有助於使上述第一閉合電路及上述第二閉合電路對於雜訊電流800之阻抗抑制得較小。

從而，可將圖2所示的雜訊電流800之大部分往接地平面210流入，且雜訊電流800不易流出至能連接於配線圖案110之未圖示的其他裝置或電源電路。

又，第一電容器410及第二電容器420亦發揮藉由對半導體裝置300供給電荷而使半導體裝置300之動作穩定化的作用。

[實施型態2]

圖2係例示在俯視觀察中接地端子310與電源端子320係沿著與被形成為方形的半導體裝置300的本體之一邊平行的方向排列的構成。但是，接地端子310與電源端子320所排列的方向係未被特別限定。以下，敘述電源端子320之位置被變更後的具體例。

如圖5所示，在本實施型態的電路基板700B中，在俯視觀察中，接地端子310與電源端子320係沿著與半導體裝置300的本體之一邊交叉的方向排列。在實施型態1中，雖然接地端子310與電源端子320係配置在隔著半導體裝置300的本體而正面相向的位置，但是在本實施型態中，接地端子310與電源端子320係配置在隔著半導體裝置300的本體而傾斜相向的位置。又，配線圖案110係在俯視觀察中沿著與電源端子320從半導體裝置300的本體所延伸出之方向交叉的傾斜方向延伸。

但是，與實施型態1相同點在於：配線圖案110係沿著電源端子320與接地端子310排列的方向延伸，且第一電容器410及第二電容器420係排列於與配線圖案110正交的第一虛擬直線VL1上。

又，與實施型態1相同點亦在於：在俯視觀察中，第一電容器410、第一層間連接部510及第一銲墊120、與第二電容器420、第二層間連接部520及第二銲墊130係以沿著配線圖案110之長度方向延伸的第二虛擬直線VL2為對稱軸而配置成線對稱。

圖5中標示右手系之XYZ正交座標系其係具有與電路基板700B之厚度方向成平行的Z軸，且在俯視觀察中以與配線圖案110之長度方向平行並遠離電源端子320的方向為X軸的正方向。並且，與實施型態1相同點在於：在俯視觀察中以第三層間連接部530與電源端子320所排列的方向為X軸方向。

即便在本實施型態中，因第一電容器410及第二電容器420係沿著與配線圖案110正交的Y軸方向延伸，因此與實施型態1的情況同樣，可消除Z軸方向及X軸方向的輻射雜訊，且可將Y軸方向的輻射雜訊抑制得較小。其他的構成及功效係與實施型態1相同。

[實施型態3]

圖2及圖5係例示在俯視觀察中，配線圖案110係沿著接地端子310與電源端子320所排列的方向延伸的構成。接地端子310及電源端子320亦可不一定要沿著配線圖案110的長度方向排列。以下，在本實施型態中係敘述其具體例。

如圖6所示，在本實施型態的電路基板700C中，在俯視觀察中，通過第三層間連接部530、接地端子310及電源端子320的第三虛擬直線VL3係與沿著配線圖案110之長度方向所延伸的第二虛擬直線VL2交叉。換句話說，在本實施型態中，接地端子310與電源端子320係配置在隔著半導體裝置300的本體而傾斜地相向的位置。並且，配線圖案110係在俯視觀察中，沿著電源端子320從半導體裝置300的本體延伸出的方向延伸。

圖6中標示右手系之XYZ正交座標系，其係具有與電路基板700C之厚度方向成平行的Z軸，且在俯視觀察中以與配線圖案110之長度方向平行且遠離電源端子320的方向為X軸的正方向。

即便在本實施型態中，仍與實施型態1的情況同樣地在俯視觀察中，構成有相互地朝相反方向環繞的第一雜訊電流810的路徑與第二雜訊電流820的路徑。

但是，在本實施型態中，由Z軸方向第一投影路徑810Z所包圍的面積係比由Z軸方向第二投影路徑820Z所包圍的面積還小。因此，第一感應磁場的Z軸成分910Z、與第二感應磁場的Z軸成分920Z不會完全地抵消。

但是，第一感應磁場的Z軸成分910Z與第二感應磁場的Z軸成分920Z之方向為相反，因此第二感應磁場的Z軸成分920Z會藉由第一感應磁場的Z軸成分910Z而削弱。因此，能抑制Z軸方向的輻射雜訊之產生。

又，雖然未圖示，但是即便在沿著第三層間連接部530與電源端子320所排列的第三虛擬直線VL3所觀看的情況下，仍構成有相互地朝相反方向環繞的第一雜訊電流810與第二雜訊電流820的路徑。

因此，即便在沿著第三虛擬直線VL3的方向上，仍可藉由第二感應磁場使第一感應磁場削弱。從而，亦能抑制沿著第三虛擬直線VL3之方向的輻射雜訊之產生。

又，因第一電容器410及第二電容器420係沿著屬於配線圖案110之寬度方向的Y軸方向延伸，因此與實施型態1的情況同樣地可使上述第一閉合電路及上述第二閉合電路的X軸方向的路徑長度接近半導體裝置300的X軸方向之寬度。結果，可比習知更降低輻射雜訊之位於Y軸方向的強度。其他的構成及功效係與實施型態1相同。

[實施型態4]

只要可將Z軸方向的輻射雜訊抑制得較小，就沒有必要在電路基板700C之Z軸方向配置用以靜電遮蔽輻射雜訊的遮蔽構件。於是，特別期望將Z軸方向的輻射雜訊抑制得較小。

在上述實施型態3的構成中，為了進一步將Z軸方向的輻射雜訊抑制得更小，亦可將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小。以下，在本實施型態中係敘述其具體例。

如圖7所示，在本實施型態的電路基板700D中，第一電容器410的一對極板之尺寸係比第二電容器420的一對極板之尺寸更小。換句話說，使第一電容器410的等效串聯電感(ESL：Equivalent Series Inductance)係設定成比第二電容器420的ESL更小。再者，有關其他的構成係與上述的實施型態3同樣。

並且，藉由上述的構成，對於作為標的(target)的雜訊電流之頻帶，以使第一電容器410對於雜訊電流800的阻抗成為比第二電容器420對於雜訊電流800的阻抗更小的方式來設定。結果，上述第一閉合電路對於雜訊電流800的阻抗係比上述第二閉合電路對於雜訊電流800的阻抗更小。

因此，第一雜訊電流810的大小，具體而言有效值係比第二雜訊電流820的有效值更大。從而，無論由Z軸方向第一投影路徑810Z所包圍的面積是否比由Z軸方向第二投影路徑820Z所包圍的面積更小，第一感應磁場的Z軸成分910Z之大小都會接近第二感應磁場的Z軸成分920Z之大小。

結果，可使第二感應磁場的Z軸成分920Z之大部分會藉由第一感應磁場的Z軸成分910Z來削弱，因此會使Z軸方向的輻射雜訊抑制得更小。其他的構成及功效係與實施型態3相同。

再者，在上述的具體例中已說明將第一電容器410的尺寸構成比第二電容器420的尺寸更小，藉此使第一電容器410的阻抗設定成比第二電容器420的阻抗更小之例。但是，亦可根據雜訊電流的頻帶，將第一電容器410的尺寸構成為比第二電容器420的尺寸更大。藉由如此的構成，亦可使第一電容器410對於雜訊電流800的阻抗設定為比第二電容器420對於雜訊電流800的阻抗更小。又，不使電容器之尺寸不同，亦可調整第一電容器410與第二電容器420的阻抗。例如，亦可藉由調整構成電容器的極板之間隔、或變更極板之間的介電質來調整阻抗。

又，在上述的具體例中已說明使第一電容器410的ESL設定成比第二電容器420的ESL更小，並使第一電容器410對於雜訊電流800的阻抗設定為比第二電容器420對於雜訊電流800的阻抗更小之例。但是，本實施型態係只要可使第一閉合電路對於雜訊電流800的阻抗設定成比上述第二閉合電路對於雜訊電流800的阻抗更小，藉此來將Z軸方向的輻射雜訊抑制得較小即可。換句話說，亦可考慮所使用的第一電容器410及第二電容器420的頻率特性，來調整等效串聯電阻(ESR：Equivalent Series Resistance)、電容(capacitance)，藉此調整各個電容器的阻抗，且調整第一閉合電路及第二閉合電路的阻抗。

換句話說，本實施型態係可調整構成阻抗之虛部的電容電抗(capacitive reactance)，藉此使上述第一閉合電路對於雜訊電流800的阻抗調整為比上述第二閉合電路對於雜訊電流800的阻抗更小，且抑制Z軸方向的輻射雜訊。

[實施型態5]

在上述實施型態4中係調整構成阻抗之虛部的電容電抗，藉此將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小。亦可調整構成阻抗之實部的電阻成分，藉此來將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小。以下，在本實施型態中係敘述其具體例。

如圖8所示，在本實施型態的電路基板700E中係藉由相互地並聯配置的二個層間連接部511及512來構成第一層間連接部510。因此，第一層間連接部510的電阻值係比第二層間連接部520的電阻值更小。結果，上述第一閉合電路對於雜訊電流800的阻抗係比上述第二閉合電路對於雜訊電流800的阻抗更小。再者，有關其他的構成係與上述的實施型態3及實施型態4同樣。

從而，與實施型態4的情況相同的理由，可使第二感應磁場的Z軸成分920Z之大部分會藉由第一感應磁場的Z軸成分910Z來削弱，且Z軸方向的輻射雜訊能抑制得更小。其他的構成及功效係與實施型態3相同。

再者，在本實施形之上述的具體例中，藉由層間連接部511及512來構成第一層間連接部510，藉此可將第一層間連接部510的電阻抑制得比第二層間連接部520的電阻更小。但是，在本實施型態中係只要調整構成阻抗之實部的電阻成分，藉此就可將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小。換句話說，亦可藉由變更第一銲墊120及第二銲墊130的形狀、長度、寬度等，來將第一銲墊120的阻抗調整成比第二銲墊130的阻抗更小。藉此，亦可實現上述第一閉合電路對於雜訊電流800的阻抗比上述第二閉合電路對於雜訊電流800的阻抗更小的構成。

[實施型態6]

在上述實施型態4及5中係調整第一雜訊電流810的有效值與第二雜訊電流820的有效值之比，藉此來使第一感應磁場的Z軸成分910Z之大小接近第二感應磁場的Z軸成分920Z之大小。

亦可調整由Z軸方向第一投影路徑810Z所包圍的面積與由Z軸方向第二投影路徑820Z所包圍的面積之比，藉此來使第一感應磁場的Z軸成分910Z之大小接近第二感應磁場的Z軸成分920Z之大小。以下，在本實施型態中係敘述其具體例。

如圖9所示，在本實施形的電路基板700F中，第一電容器410及第一層間連接部510、與第二電容器420及第二層間連接部520係相對於第二虛擬直線VL2配置成非對稱。

具體而言，第一銲墊120的Y軸方向之長度係比第二銲墊130的Y軸方向之長度更長。換句話說，在俯視觀察中，第一銲墊120係沿著第一電容器410所延伸的方向從第一電容器410所連接的一端延伸。因此，從第一電容器410的一端至第一層間連接部510為止的Y軸方向之距離，係比從第二電容器420的一端至第二層間連接部520為止的Y軸方向之距離更長。

藉此，由Z軸方向第一投影路徑810Z所包圍的面積係接近由Z軸方向第二投影路徑820Z所包圍的面積。因此，第一感應磁場的Z軸成分910Z之大小係接近第二感應磁場的Z軸成分920Z之大小。

從而，因可使第二感應磁場的Z軸成分920Z之大部分會藉由第一感應磁場的Z軸成分910Z來削弱，因此Z軸方向的輻射雜訊能抑制得更小。其他的構成及功效係與實施型態3相同。

再者，在本實施型態之上述的具體例中以第一銲墊120的Y軸方向之長度比第二銲墊130的Y軸方向之長度更長的型態，來說明第一電容器410及第一層間連接部510、與第二電容器420及第二層間連接部520相對於第二虛擬直線VL2配置成非對稱的構成。但是，只要可調整由Z軸方向第一投影路徑810Z所包圍的面積與由Z軸方向第二投影路徑820Z所包圍的面積之比，藉此來使第一感應磁場的Z軸成分910Z之大小接近第二感應磁場的Z軸成分920Z之大小，亦可採用其他的構成。

作為一具體例，亦可使圖9中的第一電容器410在一端被電性連接於配線圖案110而另一端被電性連接於第一銲墊120的範圍內沿著Y軸正方向挪動而配置；且使第二電容器420在一端被電性連接於配線圖案110而另一端被電性連接於第二銲墊130的範圍內沿著Y軸正方向挪動而配置。藉此，由於可將第一電容器410與第二電容器420相對於第二虛擬直線VL2配置成非對稱，所以可調整由Z軸方向第一投影路徑810Z所包圍的面積與由Z軸方向第二投影路徑820Z所包圍的面積之比。結果，可使第一感應磁場的Z軸成分910Z之大小接近第二感應磁場的Z軸成分920Z之大小。

又，使第一電容器410、第二電容器420之雙方或一方以相對於第一虛擬直線VL1朝旋轉方向傾斜的方式來配置，藉此將第一電容器410與第二電容器420的配置設為相對於第二虛擬直線VL2配置成非對稱的構成，並調整由Z軸方向第一投影路徑810Z所包圍的面積與由Z軸方向第二投影路徑820Z所包圍的面積之比，來使第一感應磁場的Z軸成分910Z之大小接近第二感應磁場的Z軸成分920Z之大小。

[實施型態7]

在上述實施型態1至6的構成中，既可對第一電容器410並聯連接一個或複數個其他的電容器，又可對第二電容器420並聯連接一個或複數個更其他的電容器。以下，在本實施型態中係敘述其具體例。

如圖10所示，本實施型態的電路基板700G係更具備：與第一電容器410並聯連接的第三電容器430；以及與第二電容器420並聯連接的第四電容器440。

第三電容器430係與第一電容器410同樣地從配線圖案110朝向Y軸正方向延伸出。一端被連接於配線圖案110的第三電容器430中之另一端係連接於第三銲墊150。第三銲墊150係藉由第四層間連接部540而連接於接地平面210。

第四電容器440係與第二電容器420同樣地從配線圖案110朝向Y軸負方向延伸出。一端被連接於配線圖案110的第四電容器440中之另一端係連接於第四銲墊160。第四銲墊160係藉由第五層間連接部550而連接於接地平面210。

第三電容器430、第四層間連接部540及第三銲墊150、與第四電容器440、第五層間連接部550及第四銲墊160，係在俯視觀察中以第二虛擬直線VL2為對稱軸而配置成線對稱。

作為第一電容器410及第三電容器430之整體的等效串聯電阻(ESR：Equivalent Series Resistance)、等效串聯電感(ESL：Equivalent Series Inductance)係比各自的ESR、ESL更小。因此，可使上述第一閉合電路對於雜訊電流800之阻抗更降低。

又，作為第二電容器420及第四電容器440之整體的ESR、ESL係比各自的ESR、ESL更小。因此，可使上述第二閉合電路對於雜訊電流800的阻抗更降低。

如以上，使上述第一閉合電路及上述第二閉合電路的阻抗更降低，藉此就能提高將雜訊電流800限制於上述第一閉合電路及上述第二閉合電路的功效。

再者，較佳是在將第一電容器410之阻抗成為極小的頻率設為fa，且將第三電容器430之阻抗成為極小的頻率設為fb時，以滿足fa≠fb的方式來選定第一電容器410及第三電容器430。藉此，可擴展上述第一閉合電路成為低阻抗的頻率寬度。

同樣地，較佳是在將第二電容器420之阻抗成為極小的頻率設為fc，且將第四電容器440之阻抗成為極小的頻率設為fd時，以滿足fc≠fd的方式來選定第二電容器420及第四電容器440。藉此，可擴展上述第二閉合電路成為低阻抗的頻率寬度。

如以上，藉由擴展上述第一閉合電路及上述第二閉合電路成為低阻抗的頻率寬度，就可將包含各種頻率成分的雜訊電流800限制於上述第一閉合電路及上述第二閉合電路。

以上，已針對實施型態1至7加以說明。亦能夠進行以下所述的變化。

雖然圖2係已例示第一電容器410、第一層間連接部510、第一銲墊120、第二電容器420、第二層間連接部520及第二銲墊130在俯視觀察中排列於第一虛擬直線VL1上所成的構成，但是此等亦可不一定要排列於一直線上。

圖2係已例示：使第一電容器410及第二電容器420的延伸方向與配線圖案110的寬度方向一致的構成。第一電容器410係只要從配線圖案110朝向位於配線圖案110之寬度方向的一方之側方的區域延伸出即可，第一電容器410的延伸方向亦可不與配線圖案110的寬度方向一致。又，第二電容器420係只要從配線圖案110朝向位於配線圖案110之寬度方向的另一方之側方的區域延伸出即可，第二電容器420的延伸方向亦可不與配線圖案110的寬度方向一致。

圖7係已例示：藉由第一電容器410與第二電容器420的靜電電容之比來將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小的構成。又，圖8係已例示：藉由第一層間連接部510與第二層間連接部520的電阻之比來將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小的構成。亦可藉由上述第一閉合電路中的第一電容器410及第一層間連接部510以外的構成構件之阻抗、與上述第二閉合電路中的第二電容器420及第二層間連接部520以外的構成構件之阻抗的比，來將上述第一閉合電路的阻抗抑制得比上述第二閉合電路的阻抗更小。

圖9係已例示：藉由第一銲墊120的Y軸方向之長度、與第二銲墊130的Y軸方向之長度的比，來使由Z軸方向第一投影路徑810Z所包圍的面積接近由Z軸方向第二投影路徑820Z所包圍的面積的構成。亦可藉由上述第一閉合電路中的第一銲墊120以外的構件之尺寸、與上述第二閉合電路中的第二銲墊130以外的構件之尺寸的比，來使由Z軸方向第一投影路徑810Z所包圍的面積接近由Z軸方向第二投影路徑820Z所包圍的面積。

圖2所示的半導體裝置300係只要是具有被作為基準電位的參考端子、與進行信號之輸出的非參考端子者就不被特別限定。作為半導體裝置300，例如可使用ASIC(Application Specific Integrated Circuit；特殊應用積體電路)、FPGA(Field Programmable Gate Array；現場可程式化閘陣列)、其他的IC(Integrated Circuit；積體電路)、或FET(Field Effect Transistor：場效電晶體)。又，半導體裝置300亦可在內部包含振盪電路及其他的主動電路。又，半導體裝置300，例如是具備所謂SOP(Small Outline Package；小型封裝)、QFP(Quad Flat Package；四方扁平封裝)、SOT(Small Outline Transistor；小型電晶體)、QFN(Quad Flat No-Leads；四方扁平無引腳封裝)、BGA(Ball Grid Array；球閘陣列)之型式的封裝(Package)。

本揭示係能夠不脫離本揭示之廣義的精神與範圍地進行各種的實施型態及變化。上述的實施型態係用以說明本揭示而非限定本揭示的範圍。本揭示的範圍係藉由申請專利範圍所示而非實施型態所示。在申請專利範圍內及與其同等的揭示之意義的範圍內所實施的各種變化係被視為本揭示的範圍內。