KR20230035546A - 반도체 장치 - Google Patents

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KR20230035546A
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다이스케 구보타
료 하츠미
마사미 진쵸
다쿠미 시게노부
나오토 고토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 개구율이 높고 전하 용량을 증대시킬 수 있는 용량 소자를 구비하는 반도체 장치를 제공한다.
상기 반도체 장치는 기판 위의 트랜지스터와, 기판 위의 제 1 투광성 도전막과, 트랜지스터를 덮으며 제 1 투광성 도전막 위에 개구부가 형성된 산화물 절연막과, 산화물 절연막 위에 있으며 개구부에서 제 1 투광성 도전막에 접촉하는 질화물 절연막과, 트랜지스터에 접속되며 개구부에 오목부가 형성되는 제 2 투광성 도전막과, 제 2 투광성 도전막의 오목부를 충전하는 유기 수지막을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 반도체 장치 또는 표시 장치에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등 실리콘 반도체로 구성되어 있다. 또한, 상기 실리콘 반도체가 사용된 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물이 사용된 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 특개2007-123861호 공보 일본 특개2007-96055호 공보
용량 소자는 한 쌍의 전극 사이에 유전체막이 제공되어 있고, 한 쌍의 전극 중 적어도 한쪽 전극은 트랜지스터를 구성하는 게이트 전극, 소스 전극, 또는 드레인 전극 등으로서 기능하는 차광성 도전막으로 형성되어 있는 경우가 많다.
또한, 액정 표시 장치에 있어서, 용량 소자의 전하 용량을 크게 할수록, 전계가 인가된 상황에서 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시할 때 상기 기간을 길게 할 수 있으면, 화상 데이터 재기록(rewriting) 횟수를 저감할 수 있어 소비 전력의 저감을 기대할 수 있다.
용량 소자의 전하 용량을 크게 하기 위해서는 용량 소자의 점유 면적을 크게 한다는 방법, 구체적으로는 한 쌍의 전극이 서로 중첩되는 면적을 크게 한다는 방법이 있다. 그러나, 액정 표시 장치에서 한 쌍의 전극이 서로 중첩되는 면적을 크게 하기 위해서 차광성 도전막의 면적을 크게 하면, 화소의 개구율이 저하되어 화상의 표시 품질이 저하된다. 이와 같은 문제는 해상도가 높은 액정 표시 장치에서 특히 현저하다.
그런데, 액정 표시 장치에서는 액정 분자의 배향 흐트러짐으로 인하여 표시 불량이 발생한다. 액정 분자의 배향 흐트러짐으로서 디스클리네이션(disclination)이나 광 누설 등이 있다.
배향막 근방에서 액정 분자의 한쪽 단부가 배향막으로부터 일어나도록 배향된다. 액정 분자에서 배향막에 가장 가까운 단부로부터, 상기 일어나도록 배향된 단부로 향하는 방향을 기판면에 정사영(正射影)한 방향을 '프리틸트 방향'이라고 한다. 또한, 액정 분자의 장축과 배향막이 이루는 각도를 '프리틸트각'이라고 한다.
인접한 액정 분자들의 프리틸트각은 대략 같지만, 프리틸트 방향이 상이한 방향이 되어 발생하는 액정 분자의 배향 불량을 '디스클리네이션'이라고 한다. 액정 표시 장치가 백색 표시 상태일 때, 디스클리네이션으로 인하여 화소에 선 형상의 결함이 발생하다.
또한, 배향막이 형성되는 영역(이하에서, 피형성 영역이라고 함)의 요철로 인하여 액정 분자들의 프리틸트각이 상이한 것으로 발생하는 액정 분자의 배향 불량을 '광 누설'이라고 한다. 액정 표시 장치가 흑색 표시 상태일 때, 광 누설로 인하여 콘트라스트가 저하된다.
그러므로, 본 발명의 일 형태는 개구율이 높고 전하 용량을 증대시킬 수 있는 용량 소자를 구비하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 콘트라스트가 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 투광성 전극이 사용된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다.
본 발명의 일 형태는 기판 위의 트랜지스터와, 기판 위의 제 1 투광성 도전막과, 트랜지스터를 덮으며 제 1 투광성 도전막 위에 개구부가 형성된 산화물 절연막과, 산화물 절연막 위에 있으며 개구부에서 제 1 투광성 도전막에 접촉하는 질화물 절연막과, 트랜지스터에 접속되며 개구부에 오목부가 형성되는 제 2 투광성 도전막과, 제 2 투광성 도전막의 오목부를 충전하는 유기 수지막을 구비하는, 반도체 장치이다.
또한, 본 발명의 일 형태는 기판 위의 트랜지스터와, 기판 위의 제 1 투광성 도전막과, 트랜지스터를 덮으며 제 1 투광성 도전막 위에 개구부가 형성된 산화물 절연막과, 산화물 절연막 위에 있으며 개구부에서 제 1 투광성 도전막에 접촉하는 질화물 절연막과, 트랜지스터에 접속되며 개구부에 오목부가 형성된 제 2 투광성 도전막을 구비하고, 개구부가 형성된 산화물 절연막에서 제 1 투광성 도전막의 표면과 산화물 절연막의 측면이 이루는 각도는 5° 이상 45° 이하, 바람직하게는 5° 이상 30° 이하, 더 바람직하게는 10° 이상 20° 이하인, 반도체 장치이다. 또한, 제 2 투광성 도전막의 오목부를 충전하는 유기 수지막을 구비하여도 좋다.
또한, 트랜지스터는 기판 위에 형성되는 게이트 전극과, 게이트 전극에 접촉하는 게이트 절연막과, 게이트 절연막에 접촉하는 산화물 반도체막과, 산화물 반도체막에 접촉하는 한 쌍의 도전막을 구비하고, 제 1 투광성 도전막은 게이트 절연막에 접촉한다.
또한, 산화물 반도체막은 제 1 투광성 도전막과 동시에 형성된다.
또한, 제 1 투광성 도전막 및 산화물 반도체막은 In, Ga, 및 Zn 중 적어도 어느 하나를 함유한다.
본 발명의 일 형태에 의해, 개구율이 높고 전하 용량을 증대시킬 수 있는 용량 소자를 구비하는 반도체 장치를 제작할 수 있다. 또는, 본 발명의 일 형태에 의해, 콘트라스트가 높은 반도체 장치를 제작할 수 있다. 또는, 본 발명의 일 형태에 의해, 투광성 전극이 사용된 반도체 장치를 제작할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 블록도 및 회로도.
도 2는 반도체 장치의 일 형태를 설명하기 위한 상면도.
도 3은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 7은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 8은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 9는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 10은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 11은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 12는 반도체 장치의 일 형태를 설명하기 위한 상면도.
도 13은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 14는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 16은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 17은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 18은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 19는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 20은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 21은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 23은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 24는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 25는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 26은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 27은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 28은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 29는 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 30은 트랜지스터의 일 형태를 설명하기 위한 단면도.
도 31은 산화물 반도체의 나노빔 전자 회절(nanobeam electron diffraction) 패턴을 나타낸 도면.
도 32는 산화물 반도체의 나노빔 전자 회절 패턴을 나타낸 도면.
도 33은 실시형태에 따른 터치 센서를 설명하기 위한 도면.
도 34는 실시형태에 따른 터치 패널 및 전자 기기의 구성예를 설명하기 위한 도면.
도 35는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 36은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 37은 반도체 장치의 구성예를 도시한 블록도.
도 38은 반도체 장치의 구동 방법의 일례를 설명하기 위한 타이밍 차트.
도 39는 본 발명의 일 형태에 따른 반도체 장치가 사용된 전자 기기를 설명하기 위한 도면.
도 40은 본 발명의 일 형태에 따른 반도체 장치가 사용된 전자 기기를 설명하기 위한 도면.
도 41은 STEM상을 설명하기 위한 도면.
도 42는 편광 현미경의 관찰상을 설명하기 위한 도면.
도 43은 계산 결과를 설명하기 위한 도면.
도 44는 SEM상을 설명하기 위한 도면.
도 45는 STEM상을 설명하기 위한 도면.
도 46은 편광 현미경의 관찰상을 설명하기 위한 도면.
도 47은 시료 구조를 설명하기 위한 도면.
도 48은 시트 저항을 설명하기 위한 도면.
도 49는 시트 저항을 설명하기 위한 도면.
도 50은 시트 저항을 설명하기 위한 도면.
도 51은 SIMS의 측정 결과를 설명하기 위한 도면.
도 52는 ESR의 측정 결과를 설명하기 위한 도면.
도 53은 ESR의 측정 결과를 설명하기 위한 도면.
도 54는 InGaZnO4 결정의 벌크 모델을 설명하기 위한 도면.
도 55는 VoH의 형성 에너지 및 열역학적 천이 레벨을 설명하기 위한 도면.
이하에서는 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위를 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태 및 실시예의 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 실시형태 및 실시예에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에 공통으로 사용하며, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위해서 과장되어 도시되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2', '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위해서 사용하는 것이며, 수(數)적으로 한정하는 것이 아니다. 따라서, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다.
또한, '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 '소스'나 '드레인'의 용어는 바꿔 사용할 수 있다.
또한 전압이란, 두 점 사이의 전위차를 말하고, 전위란, 어떤 한 점에서의 정전기장에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어떤 한 점에서의 전위와 기준 전위(예를 들어, 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르며, 전위와 전압이 동의어로서 사용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로, 또는 전압을 전위로 바꿔 불러도 좋다.
본 명세서에서, 포토리소그래피 공정 후에 에칭 공정을 수행하는 경우에는, 포토리소그래피 공정에서 형성된 마스크를 에칭 공정 후에 제거한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치와 그 제작 방법에 대해서 도면을 참조하여 설명한다.
도 1의 (A)에 반도체 장치의 일례로서 액정 표시 장치를 도시하였다. 도 1의 (A)에 도시한 액정 표시 장치는 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각 평행 또는 실질적으로 평행하게 배치되며 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각 평행 또는 실질적으로 평행하게 배치되며 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 구비한다. 또한, 화소부(101)는 매트릭스 형태로 배치된 복수의 화소(301)를 구비한다. 또한, 신호선(109)을 따라, 각각 평행 또는 실질적으로 평행하게 배치된 용량선(115)을 구비한다. 또한, 용량선(115)은 주사선(107)을 따라 각각 평행 또는 실질적으로 평행하게 배치되어도 좋다. 또한, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 합쳐서 구동 회로부라고 부르는 경우가 있다.
각 주사선(107)은 화소부(101)에 m행 n열로 배치된 화소(301) 중 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 또한, 각 신호선(109)은 m행 n열로 배치된 화소(301) 중 어느 열에 배치된 m개의 화소(301)와 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은 m행 n열로 배치된 화소(301) 중 어느 열에 배치된 m개의 화소(301)와 전기적으로 접속된다. 또한, 용량선(115)이 주사선(107)을 따라 각각 평행 또는 실질적으로 평행하게 배치되어 있는 경우에는 m행 n열로 배치된 화소(301) 중, 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다.
도 1의 (B)는 도 1의 (A)에 도시한 액정 표시 장치의 화소(301)에 사용할 수 있는 회로 구성을 도시한 것이다.
도 1의 (B)에 도시한 화소(301)는 액정 소자(132)와, 트랜지스터(103)와, 용량 소자(105)를 구비한다.
액정 소자(132)의 한 쌍의 전극 중 한쪽 전극의 전위는 화소(301)의 사양에 따라 적절히 설정된다. 액정 소자(132)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소 회로(111) 각각이 구비하는 액정 소자(132)의 한 쌍의 전극 중 한쪽 전극에 공통 전위(common potential)를 인가하여도 좋다. 또한, 각 행의 화소(301)마다 액정 소자(132)의 한 쌍의 전극 중 한쪽 전극에 상이한 전위를 인가하여도 좋다. 또는, IPS 모드나 FFS 모드의 경우에는 액정 소자(132)의 한 쌍의 전극 중 한쪽 전극을 용량선(CL)에 접속할 수도 있다.
예를 들어, 액정 소자(132)를 구비하는 액정 표시 장치의 구동 방법으로서는 TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 액정 표시 장치의 구동 방법으로서는 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않으며, 액정 소자 및 그 구동 방법으로서 다양한 것을 사용할 수 있다.
또한, 액정 소자는 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함한 액정 조성물로 구성되어도 좋다. 블루상을 나타내는 액정은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다.
m행 n열째의 화소(301)에서 트랜지스터(103)의 소스 전극 및 드레인 전극 중 하나는 신호선(DL_n)에 전기적으로 접속되고, 다른 하나는 액정 소자(132)의 한 쌍의 전극 중 다른 쪽 전극에 전기적으로 접속된다. 또한, 트랜지스터(103)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(103)는 온 상태 또는 오프 상태가 됨으로써 데이터 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(105)의 한 쌍의 전극 중 한쪽 전극은 전위가 공급되는 배선(이하에서 용량선(CL)이라고 함)에 전기적으로 접속되고, 다른 쪽 전극은 액정 소자(132)의 한 쌍의 전극 중 다른 쪽 전극에 전기적으로 접속된다. 또한, 용량선(CL)의 전위 값은 화소(301)의 사양에 따라 적절히 설정된다. 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다. 또한, IPS 모드나 FFS 모드의 경우에는 용량 소자(105)의 한 쌍의 전극 중 한쪽 전극은 액정 소자(132)의 한 쌍의 전극 중 한쪽 전극에 전기적으로 접속될 수도 있다.
예를 들어, 도 1의 (B)에 도시한 화소(301)를 구비하는 액정 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차적으로 선택함으로써 트랜지스터(103)를 온 상태로 하여 데이터 신호를 기록한다.
데이터가 기록된 화소(301)는 트랜지스터(103)가 오프 상태가 됨으로써 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한, 본 명세서 등에 있어서, 액정 소자가 사용된 액정 표시 장치의 일례로서는, 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치, 직시형 액정 표시 장치, 투사형 액정 표시 장치 등이 있다. 액정 소자의 일례로서는 액정의 광학적 변조 작용을 이용하여 광 투과 또는 비투과를 제어하는 소자가 있다. 이 소자는 한 쌍의 전극과 액정층으로 구성될 수 있다. 또한, 액정의 광학적 변조 작용은 액정에 인가되는 전계(가로 방향 전계(lateral electrical field), 세로 방향 전계(vertical electrical field), 또는 사선 방향 전계를 포함함)에 의해 제어된다. 또한, 구체적으로 액정 소자의 일례로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
다음에, 화소(301)에 액정 소자가 사용된 액정 표시 장치의 구체적인 예에 대해서 설명한다. 도 2는 도 1의 (B)에 도시한 화소(301)의 상면도이다. 또한, 도 2에서는 대향 전극 및 액정 소자를 생략하였다.
도 2에서 주사선으로서 기능하는 도전막(304c)은 신호선에 실질적으로 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호선으로서 기능하는 도전막(310d)은 주사선과 실질적으로 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 용량선으로서 기능하는 도전막(310f)은 신호선과 평행한 방향으로 연장되어 제공되어 있다. 또한, 주사선으로서 기능하는 도전막(304c)은 주사선 구동 회로(104)(도 1의 (A) 참조)에 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(310d) 및 용량선으로서 기능하는 도전막(310f)은 신호선 구동 회로(106)(도 1의 (A) 참조)에 전기적으로 접속되어 있다.
트랜지스터(103)는 주사선과 신호선이 교차하는 영역에 제공되어 있다. 트랜지스터(103)는 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막(도 2에는 도시하지 않았음), 게이트 절연막 위에 제공된 채널 영역이 형성되는 산화물 반도체막(308b), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)으로 구성된다. 또한, 도전막(304c)은 주사선으로서도 기능하며, 산화물 반도체막(308b)과 중첩되는 영역이 트랜지스터(103)의 게이트 전극으로서도 기능한다. 또한, 도전막(310d)은 신호선으로서도 기능하며, 산화물 반도체막(308b)과 중첩되는 영역이 트랜지스터(103)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 2에서, 주사선은 상면으로부터 볼 때 단부가 산화물 반도체막(308b)의 단부보다 외측에 위치한다. 그러므로, 주사선은 백라이트 등 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이로써, 트랜지스터에 포함되는 산화물 반도체막(308b)에 광이 조사되지 않고 트랜지스터의 전기적 특성의 변동을 억제할 수 있다.
또한, 도전막(310e)은 화소 전극으로서 기능하는 투광성 도전막(316b)에 개구부(362c)에서 전기적으로 접속되어 있다.
용량 소자(105)는 게이트 절연막 위에 형성되는 투광성 도전막(308c)과, 트랜지스터(103) 위에 제공되는 질화물 절연막으로 형성되는 유전체막과, 화소 전극으로서 기능하는 투광성 도전막(316b)으로 구성되어 있다. 즉, 용량 소자(105)는 투광성을 갖는다. 또한, 용량 소자(105)는 개구부(362)에서 용량선으로서 기능하는 도전막(310f)에 접속되어 있다.
여기서, 도전막(316b)은 도 2에 도시한 바와 같이 직사각형인 것이 바람직하다. 다만, 본 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 도전막(316b)은 FFS 모드, IPS 모드, MVA 모드 등의 액정 표시 장치에 제공되는 화소 전극과 같이 슬릿을 갖는 구조나 빗살 형상으로 할 수 있다.
이와 같이 용량 소자(105)는 투광성을 갖기 때문에, 화소(301) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 향상시킴(대표적으로는 50% 이상, 바람직하게는 55% 이상, 더 바람직하게는 60% 이상으로 할 수 있음)과 함께, 전하 용량을 증대시킨 액정 표시 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 액정 표시 장치에서는 화소의 면적이 작아지며 용량 소자의 면적도 작아진다. 그러므로, 해상도가 높은 액정 표시 장치에서 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 제시되는 용량 소자(105)는 투광성을 갖기 때문에, 이 용량 소자를 화소에 제공함으로써 각 화소에서 충분한 전하 용량을 얻으면서 개구율을 향상시킬 수 있다. 대표적으로는 화소 밀도가 200ppi 이상, 더 나아가서는 300ppi 이상인 고해상도 반도체 장치에 적합하게 사용할 수 있다.
또한, 도 2에 도시한 화소(301)는 주사선으로서 기능하는 도전막(304c)과 평행한 변보다 신호선으로서 기능하는 도전막(310d)과 평행한 변이 짧은 형상이며, 용량선으로서 기능하는 도전막(310f)이 신호선으로서 기능하는 도전막(310d)과 평행한 방향으로 연장되어 제공되어 있다. 이로써, 화소(301) 중 도전막(310f)이 차지하는 면적을 축소할 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 용량선으로서 기능하는 도전막(310f)이 접속 전극을 사용하지 않고 투광성 도전막(308c)과 직접 접촉하기 때문에, 개구율을 더 향상시킬 수 있다.
또한, 본 발명의 일 형태는 고해상도 액정 표시 장치에서도 개구율을 향상시킬 수 있기 때문에, 백라이트 등 광원으로부터의 광을 효율적으로 이용할 수 있어, 액정 표시 장치의 소비 전력을 저감할 수 있다.
도 2의 일점 쇄선 C-D의 단면도를 도 3에 도시하였다. 또한, 도 3에서 A-B는 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 포함하는 구동 회로부(상면도는 생략하였음)의 단면도이다. 본 실시형태에서 반도체 장치로서 수직 전계 방식의 액정 표시 장치에 대해서 설명한다.
본 실시형태에 제시되는 액정 표시 장치는 한 쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 개재(介在)되어 있다.
액정 소자(322)는 기판(302) 상방에 있는 투광성 도전막(316b)과, 배향성을 제어하는 막(이하에서 배향막(318, 352)이라고 함)과, 액정층(320)과, 도전막(350)을 구비한다. 또한, 투광성 도전막(316b)은 액정 소자(322)의 한쪽 전극으로서 기능하고, 도전막(350)은 액정 소자(322)의 다른 쪽 전극으로서 기능한다. 또한, 본 실시형태에서는 투광성 도전막(316b)과 배향막(318) 사이에 평탄화막(317)이 제공된다. 평탄화막(317)은 적어도 화소 전극으로서 기능하는 투광성 도전막(316b)의 오목부에 충전되는 유기 수지막을 말한다. 투광성 도전막(316b)의 오목부이며, 액정 표시 장치의 백라이트가 투과되는 영역, 즉 투광성 도전막(308c) 위의 절연막(312)의 개구부를 평탄화막(317)으로 충전함으로써, 배향막의 피형성 영역의 요철을 저감할 수 있다. 즉 투광성 도전막(316b) 위에 제공되는 배향막(318)의 요철을 저감할 수 있다. 또한, 오목부의 깊이는 절연막(312)의 두께에 상당한다.
평탄화막(317)은 투광성을 갖는 것이 바람직하다. 다만, 본 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 평탄화막(317)은 컬러필터나 블랙 매트릭스로서의 기능을 가질 수도 있다. 평탄화막(317)이 컬러 필터의 기능을 갖는 경우에는 예를 들어, 적색 화소, 청색 화소, 녹색 화소에 맞추어 각 색마다 유색성(有色性)을 갖는 평탄화막(317)을 형성하면 좋다.
이와 같이 액정 표시 장치란, 액정 소자를 구비하는 장치를 말한다. 또한, 액정 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또한, 액정 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로, 및 백라이트 모듈 등을 포함하여 액정 모듈이라고 불릴 수도 있다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)으로 트랜지스터(102)를 구성한다. 산화물 반도체막(308a)은 게이트 절연막 위에 제공된다. 또한, 도전막(310a, 310b) 위에는 절연막(312) 및 절연막(314)이 보호막으로서 제공되어 있다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 제공된 채널 영역이 형성되는 산화물 반도체막(308b), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)으로 트랜지스터(103)가 구성된다. 산화물 반도체막(308b)은 게이트 절연막 위에 제공된다. 또한, 도전막(310d, 310e) 위에는 절연막(312) 및 절연막(314)이 보호막으로서 제공되어 있다.
또한, 화소 전극으로서 기능하는 투광성 도전막(316b)은 절연막(312) 및 절연막(314)에 형성된 개구부에서 도전막(310e)에 접속된다.
또한, 한쪽 전극으로서 기능하는 투광성 도전막(308c), 유전체막으로서 기능하는 절연막(314), 다른 쪽 전극으로서 기능하는 투광성 도전막(316b)으로 용량 소자(105)가 구성된다. 투광성 도전막(308c)은 게이트 절연막 위에 제공되어 있다.
또한, 구동 회로부에서, 도전막(304a, 304c)과 동시에 제공된 도전막(304b)과, 도전막(310a, 310b, 310d, 310e)과 동시에 제공된 도전막(310c)은 투광성 도전막(316b)과 동시에 제공된 투광성 도전막(316a)으로 서로 접속된다.
도전막(304b) 및 투광성 도전막(316a)은 절연막(305), 절연막(306), 절연막(312), 및 절연막(314)에 형성된 개구부에서 접속된다. 또한, 도전막(310c)과 투광성 도전막(316a)은 절연막(312) 및 절연막(314)에 형성된 개구부에서 접속된다.
본 실시형태에서, 용량 소자(105)의 한쪽 전극인 투광성 도전막(308c)의 도전성을 높이기 위해서 절연막(312)에 개구부를 형성한다. 투광성 도전막(308c)은, 이 개구부에서 질화물 절연막으로 형성되는 절연막(314)에 접촉함으로써 도전성이 향상된다. 그러나, 이 개구부에서, 화소 전극으로서 기능하는 투광성 도전막(316b)에 오목부가 형성된다. 여기서, 본 실시형태에 제시되는 액정 표시 장치는 화소 전극으로서 기능하는 투광성 도전막(316b) 위에 평탄화막(317)을 구비하기 때문에, 투광성 도전막(316b)의 오목부에 평탄화막(317)이 충전되고, 또한 평탄화막(317)의 표면의 단차가 적다. 이로써, 평탄화막(317) 위에 제공되는 배향막(318)의 표면의 요철이 완화되어 액정의 배향의 불균일성을 저감할 수 있다. 그러므로, 액정 표시 장치의 표시 불량을 저감할 수 있다.
여기서, 도 3에 도시한 표시 장치의 구성 요소에 대해서 이하에서 설명한다.
기판(302)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(302)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(302)으로서 사용하여도 좋다. 또한, 기판(302)으로서 유리 기판을 사용하는 경우에는 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 10세대(2950mm×3400mm) 등 대면적 기판을 사용함으로써, 대형 액정 표시 장치를 제작할 수 있다.
또한, 기판(302)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터를 형성하여도 좋다. 또는, 기판(302)과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 소자부를 일부 또는 모두 완성시킨 후, 기판(302)으로부터 분리하고 다른 기판에 전재(轉載)하는 데에 사용할 수 있다. 이 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다.
도전막(304a, 304b, 304c)은 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브데넘, 텅스텐 중에서 선택된 금속 원소, 이들 금속 원소 중 어느 것을 성분으로 함유한 합금, 또는 이들 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 양쪽 모두의 금속 원소를 사용하여도 좋다. 또한, 도전막(304a, 304b, 304c)은 단층 구조이든 2층 이상의 적층 구조이든 어느 쪽이라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 질화 티타늄막 위에 티타늄막을 적층한 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층한 2층 구조, 티타늄막과 이 티타늄막 위에 알루미늄막을 적층하고 그들 위에 티타늄막을 더 형성한 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나의 원소, 또는 복수의 원소를 조합한 합금막, 또는 이들의 질화막을 사용하여도 좋다.
또한, 도전막(304a, 304b, 304c)으로서는 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성 도전 재료를 사용할 수도 있다. 또한, 상기 투광성 도전 재료와 상기 금속 원소로 이루어진 적층 구조로 할 수도 있다.
또한, 도전막(304a, 304b, 304c)과 게이트 절연막의 일부로서 기능하는 절연막(305) 사이에 In-Ga-Zn계 산화질화물막, In-Sn계 산화질화물막, In-Ga계 산화질화물막, In-Zn계 산화질화물막, Sn계 산화질화물막, In계 산화질화물막, 금속질화물막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지며, 이것은 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체가 사용된 트랜지스터의 문턱 전압을 양(positive)으로 이동시킬 수 있고, 소위 노멀리오프(normally-off) 특성을 갖는 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산화질화물막을 사용하는 경우, 적어도 산화물 반도체막(308a, 308b)보다 높은 질소 농도, 구체적으로는 질소 농도가 7atomic% 이상인 In-Ga-Zn계 산화질화물막을 사용한다.
기판(302) 및 도전막(304a, 304b, 304c) 위에는 절연막(305) 및 절연막(306)이 형성되어 있다. 절연막(305) 및 절연막(306)은 구동 회로부의 트랜지스터(102)의 게이트 절연막, 및 화소부(101)의 트랜지스터(103)의 게이트 절연막으로서의 기능을 갖는다.
절연막(305)은 예를 들어, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등 질화물 절연막을 사용하여 형성되는 것이 바람직하다.
절연막(306)으로서는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등을 사용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 절연막(306)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
절연막(305) 및 절연막(306)의 두께는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 보다 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
절연막(306) 위에 산화물 반도체막(308a, 308b), 투광성 도전막(308c)이 형성되어 있다. 산화물 반도체막(308a)은 도전막(304a)과 중첩되는 위치에 형성되고, 구동 회로부의 트랜지스터(102)의 채널 영역으로서 기능한다. 또한, 산화물 반도체막(308b)은 도전막(304c)과 중첩되는 위치에 형성되고, 화소부의 트랜지스터(103)의 채널 영역으로서 기능한다. 투광성 도전막(308c)은 용량 소자(105)의 한쪽 전극으로서 기능한다.
산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)으로서는 대표적으로 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 들 수 있다.
또한, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)이 In-M-Zn 산화물막인 경우에 In과 M의 합을 100atomic%로 하였을 때, In과 M의 원자수비는, 바람직하게는 In이 25atomic% 이상이고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고 M이 66atomic% 미만으로 한다.
산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이 에너지 갭이 큰 금속 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)으로서 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)의 원자수비는 각각 상기 원자수비의 플러스마이너스 20%의 변동이 오차 범위에 포함된다.
산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)은 모두 게이트 절연막 위(여기서는 절연막(306) 위)에 형성되지만, 불순물 농도가 서로 다르다. 구체적으로는, 산화물 반도체막(308a, 308b)에 비해 투광성 도전막(308c)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(308a, 308b) 내의 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하이고, 투광성 도전막(308c) 내의 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막(308a, 308b)에 비해 투광성 도전막(308c) 내의 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 투광성 도전막(308c)은 산화물 반도체막(308a, 308b)보다 저항률이 낮다. 투광성 도전막(308c)의 저항률이 산화물 반도체막(308a, 308b)의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
산화물 반도체막(308a, 308b)에 14족 원소의 하나인 실리콘이나 탄소가 함유되면 산화물 반도체막(308a, 308b)에서 산소 결손이 증가되어 n형화 영역이 형성된다. 그러므로, 산화물 반도체막(308a, 308b) 내의 실리콘이나 탄소의 농도(2차 이온 질량 분석법으로 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(308a, 308b)은 2차 이온 질량 분석법으로 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합된 경우에 캐리어가 생성될 수 있고, 이로 인하여 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체막(308a, 308b)의 알칼리 금속 또는 알칼리 토금속의 농도는 저감시키는 것이 바람직하다.
또한, 산화물 반도체막(308a, 308b)에 질소가 함유되어 있으면, 캐리어인 전자가 발생되어 캐리어 밀도가 증가되어, n형화 영역이 형성되기 쉽다. 이로써, 질소가 함유된 산화물 반도체가 사용된 트랜지스터는 노멀리온(normally-on) 특성을 가지기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 2차 이온 질량 분석법으로 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(308a, 308b)으로서는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(308a, 308b)으로서, 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하인 산화물 반도체막을 사용한다.
또한, 이에 한정되지 않고, 필요한 트랜지스터의 반도체 특성 및 전기적 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 트랜지스터의 반도체 특성을 얻기 위해서 산화물 반도체막(308a, 308b)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
산화물 반도체막(308a, 308b)은 절연막(306) 및 절연막(312) 등, 산화물 반도체막과의 계면 특성을 향상시킬 수 있는 재료로 형성되는 막과 접촉하기 때문에, 산화물 반도체막(308a, 308b)은 반도체로서 기능하며 산화물 반도체막(308a, 308b)을 구비한 트랜지스터는 우수한 전기적 특성을 갖는다.
또한, 산화물 반도체막(308a, 308b)으로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 우수한 전기적 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성', 또는 '실질적으로 고순도 진성'이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는(노멀리온이 되는) 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 채널 폭이 1×106μm이며 채널 길이(L)가 10μm인 소자라도 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V~10V인 범위에서 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 될 수 있다. 또한, 산화물 반도체막의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기적 특성이 불안정하게 될 수 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
한편, 투광성 도전막(308c)은 개구부(362)(도 6의 (A) 참조)에서 절연막(314)과 접촉한다. 절연막(314)은 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 산화물 반도체막으로 확산되는 것을 방지하는 막이며, 절연막(314)은 수소를 포함한다. 그러므로, 절연막(314)의 수소가 산화물 반도체막(308a, 308b)과 동시에 형성된 산화물 반도체막으로 확산되면, 이 산화물 반도체막에서 수소가 산소와 결합되어 캐리어인 전자가 생성된다. 이로써, 상기 산화물 반도체막은 도전성이 높아져 도체로서 기능한다. 즉 도전성이 높은 산화물 반도체막이라고 할 수도 있다. 여기서는, 산화물 반도체막(308a, 308b)과 같은 재료를 주성분으로 함유하고 수소 농도가 산화물 반도체막(308a, 308b)보다 높음으로써, 도전성이 높여진 금속 산화물을 투광성 도전막(308c)이라고 부른다.
또한, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 나중에 설명하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 나중에 설명하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고 CAAC-OS는 결함 준위 밀도가 가장 낮다. 또한, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)은 결정성이 같다.
또한, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)이 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상을 포함한 혼합막이어도 좋다. 상기 혼합막은 예를 들어, 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상의 영역을 포함하는 단층 구조의 경우가 있다. 또한, 상기 혼합막은 예를 들어, 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상의 영역으로 이루어진 적층 구조를 갖는 경우가 있다.
다만, 본 발명의 실시형태 중 일 형태는 상술한 것에 한정되지 않으며, 투광성 도전막(308c)은 경우에 따라 절연막(314)과 접촉하지 않을 수도 있다.
또한, 본 발명의 실시형태 중 일 형태는 상술한 것에 한정되지 않으며, 투광성 도전막(308c)은 경우에 따라 산화물 반도체막(308a) 또는 산화물 반도체막(308b)과는 다른 공정으로 형성되어도 좋다. 이 경우에 투광성 도전막(308c)은 산화물 반도체막(308a, 308b)과는 다른 재질을 가져도 좋다. 예를 들어, 투광성 도전막(308c)은 인듐 주석 산화물(이하에서 ITO라고 기재함) 또는 인듐 아연 산화물 등을 사용하여 형성되어도 좋다.
본 실시형태에 제시되는 액정 표시 장치는 트랜지스터의 산화물 반도체막과 동시에 용량 소자의 한쪽 전극을 형성한다. 또한, 화소 전극으로서 기능하는 투광성 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이로써, 용량 소자를 형성하기 위해서 새로운 도전막을 형성할 공정이 필요 없으며, 액정 표시 장치의 제작 공정을 삭감할 수 있다. 또한, 용량 소자는 한 쌍의 전극이 투광성 도전막으로 형성되어 있기 때문에, 투광성을 갖는다. 이로써, 용량 소자가 차지하는 면적을 크게 하면서 화소의 개구율을 향상시킬 수 있다.
도전막(310a, 310b, 310c, 310d, 310e)에 사용하는 도전 재료로서는, 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 중의 금속 단독, 또는 이들 중 어느 것을 주성분으로 함유한 합금의 단층 구조 또는 적층 구조를 들 수 있다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 텅스텐막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 티타늄막 또는 질화 티타늄막 위에 알루미늄막 또는 구리막을 적층하고 그들 위에 티타늄막 또는 질화 티타늄막을 더 형성한 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성한 3층 구조 등을 사용할 수 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 함유한 투명 도전 재료를 사용하여도 좋다.
절연막(306), 산화물 반도체막(308a, 308b), 투광성 도전막(308c), 및 도전막(310a, 310b, 310c, 310d, 310e) 위에는 절연막(312) 및 절연막(314)이 형성되어 있다. 절연막(312)은 절연막(306)과 마찬가지로 산화물 반도체막과의 계면 특성을 향상시킬 수 있는 재료를 사용하는 것이 바람직하며, 산화물 절연막을 사용하여 형성할 수 있다. 여기서는, 절연막(312)으로서 절연막(312a, 312b)을 적층하여 형성한다.
절연막(312a)은 산소가 투과되는 산화물 절연막이다. 또한, 절연막(312a)은 나중에 절연막(312b)을 형성할 때 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)이 입는 대미지를 완화시키는 막으로서도 기능한다.
절연막(312a)으로서, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 또한, 본 명세서에서, 산화질화 실리콘막이란, 그 조성으로서 질소보다 산소를 많이 함유한 막을 말하고, 질화산화 실리콘막이란, 그 조성으로서 산소보다 질소를 많이 함유한 막을 말한다.
또한, 절연막(312a)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 절연막(312a)에 함유되는 결함 밀도가 높으면, 이 결함에 산소가 결합되어 절연막(312a)을 투과하는 산소의 양이 감소되기 때문이다.
또한, 절연막(312a)과, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c) 사이의 계면에서의 결함량이 적은 것이 바람직하며, 대표적으로는 ESR 측정에 의해, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)의 결함에서 유래하는 g=1.93에 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 바람직하게는 검출 하한 이하인 것이 좋다.
또한, 절연막(312a)에서는 외부로부터 절연막(312a)에 들어간 산소 모두가 절연막(312a) 외부로 이동하는 것이 아니라 절연막(312a)에 잔류하는 산소도 있다. 또한, 절연막(312a)으로 산소가 들어감과 함께, 절연막(312a)에 함유된 산소가 절연막(312a) 외부로 이동함으로써, 절연막(312a)에서 산소 이동이 발생할 수도 있다.
절연막(312a)으로서, 산소를 투과시키는 산화물 절연막을 형성하면, 절연막(312a) 위에 제공되는 절연막(312b)으로부터 이탈되는 산소를, 절연막(312a)을 통하여 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)으로 이동시킬 수 있다.
절연막(312a)에 접촉하도록 절연막(312b)이 형성되어 있다. 절연막(312b)은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막을 사용하여 형성되면 좋다. 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막은 가열에 의해 산소의 일부가 이탈된다. 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막은 TDS 분석을 실시하였을 때, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막을 말한다.
절연막(312b)으로서는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(312b)은 결함량이 적은 것이 바람직하며, 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 바람직하게는 1×1018spins/cm3 이하인 것이 좋다. 또한, 절연막(312b)은 절연막(312a)에 비해 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)으로부터 떨어져 있기 때문에, 절연막(312a)보다 결함 밀도가 높아도 좋다.
절연막(314)으로서, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막을 제공함으로써, 산화물 반도체막(308a, 308b) 및 투광성 도전막(308c)으로부터 산소가 외부로 확산되는 것을 방지할 수 있다. 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다.
또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막 위에 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다. 또한, 용량 소자의 전하 용량을 제어하기 위해서, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막 위에 질화물 절연막 또는 산화물 절연막을 적절히 제공하여도 좋다.
또한, 절연막(314) 위에 투광성 도전막(316a, 316b)이 형성된다. 투광성 도전막(316a)은 개구부(364a)(도 6의 (C) 참조)에서 도전막(304b)에 전기적으로 접속되고, 개구부(364b)(도 6의 (C) 참조)에서 도전막(310c)에 전기적으로 접속된다. 즉 도전막(304b)과 도전막(310c)을 접속하는 접속 전극으로서 기능한다. 투광성 도전막(316b)은 개구부(364c)(도 6의 (C) 참조)에서 도전막(310e)에 전기적으로 접속되며, 화소의 화소 전극으로서의 기능을 갖는다. 또한, 투광성 도전막(316b)은 용량 소자의 한 쌍의 전극 중 한쪽 전극으로서 기능할 수 있다.
또한, 도전막(304b)과 도전막(310c)이 직접 접촉하는 접속 구조로 하기 위해서는, 도전막(310c)을 형성하기 전에 절연막(305), 절연막(306)에 개구부를 형성하기 위해 패터닝을 수행하여 마스크를 형성할 필요가 있다. 그러나, 도 3에 도시한 바와 같이, 투광성 도전막(316a)에 의해 도전막(304b)과 도전막(310c)을 접속함으로써, 도전막(304b)과 도전막(310c)이 직접 접촉하는 접속부를 제작할 필요가 없어져 포토마스크 수를 하나 줄일 수 있다. 즉 액정 표시 장치의 제작 공정을 삭감할 수 있다.
투광성 도전막(316a, 316b)으로서는, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성 도전 재료를 사용할 수 있다.
평탄화막(317)으로서는 아크릴 수지, 폴리이미드, 에폭시 수지 등 유기 수지를 사용할 수 있다. 또한, 평탄화막(317)의 두께는 절연막(312)의 두께 이상 1500nm 이하, 바람직하게는 절연막(312)의 두께 이상 1000nm 이하로 한다. 평탄화막(317)의 두께를 절연막(312)의 두께 이상으로 함으로써, 투광성 도전막(316b)의 오목부에 평탄화막(317)을 충전시킬 수 있으며, 배향막(318)이 형성되는 영역의 요철을 저감시킬 수 있다. 또한, 평탄화막(317)의 두께가 두꺼우면, 액정층(320)에 포함되는 액정 분자의 배향을 제어할 때 화소 전극으로서 기능하는 투광성 도전막(316b)에 인가하는 전압이 커져 소비 전력이 높아지기 때문에, 평탄화막(317)의 두께는 1500nm 이하인 것이 바람직하다.
유기 수지를 사용하여 평탄화막(317)을 형성함으로써, 적어도 화소 전극으로서 기능하는 투광성 도전막(316b)의 오목부를 평탄화막(317)으로 충전할 수 있으며, 액정층(320)을 구성하는 액정 분자의 배향의 불균일성을 저감시킬 수 있다.
배향막(318)으로서는 폴리이미드 등 유기 수지를 사용할 수 있다. 배향막(318)의 두께는 40nm 이상 100nm 이하, 더 바람직하게는 50nm 이상 90nm 이하로 하는 것이 바람직하다. 이러한 막 두께로 함으로써, 액정 분자의 프리틸트각을 크게 할 수 있다. 액정 분자의 프리틸트각을 크게 함으로써, 디스클리네이션을 저감할 수 있다.
또한, 기판(342) 위에 유색성을 갖는 막(이하에서 유색막(346)이라고 함)이 형성되어 있다. 유색막(346)은 컬러 필터로서의 기능을 갖는다. 또한, 유색막(346)에 인접하는 차광막(344)이 기판(342) 위에 제공된다. 차광막(344)은 블랙 매트릭스로서 기능한다. 또한, 유색막(346)은 반드시 제공할 필요는 없으며, 예를 들어, 액정 표시 장치가 흑백 표시인 경우 등에는 유색막(346)을 제공하지 않는 구성으로 하여도 좋다.
유색막(346)으로서는 특정 파장대역의 광을 투과시키는 유색막이면 좋고, 예를 들어, 적색 파장대역의 광을 투과시키는 적색(R) 컬러 필터, 녹색 파장대역의 광을 투과시키는 녹색(G) 컬러 필터, 청색 파장대역의 광을 투과시키는 청색(B) 컬러 필터 등을 사용할 수 있다.
차광막(344)으로서는 특정 파장대역의 광을 차광하는 기능을 갖는 막을 사용하면 좋고, 금속막 또는 흑색 안료 등을 포함한 유기 절연막 등을 사용할 수 있다.
또한, 유색막(346) 위에는 절연막(348)이 제공되어 있다. 절연막(348)은 평탄화층으로서의 기능, 또는 유색막(346)에 함유될 수 있는 불순물이 액정 소자 측으로 확산되는 것을 억제하는 기능을 갖는다.
또한, 절연막(348) 위에 도전막(350)이 제공되어 있다. 도전막(350)은 화소부의 액정 소자가 구비하는 한 쌍의 전극 중 다른 쪽 전극으로서의 기능을 갖는다. 또한, 투광성 도전막(316a, 316b) 및 도전막(350) 위에 배향막(352)이 제공되어 있다.
또한, 투광성 도전막(316a, 316b)과 도전막(350) 사이에 액정층(320)이 제공되어 있다. 또한, 액정층(320)은 밀봉재(도시하지 않았음)를 사용하여 기판(302)과 기판(342) 사이에 밀봉되어 있다. 또한, 밀봉재는 외부로부터 수분 등이 침입하는 것을 억제하기 위해서 무기 재료와 접촉하는 구성으로 하는 것이 바람직하다.
또한, 투광성 도전막(316a, 316b)과 도전막(350) 사이에 액정층(320)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공하여도 좋다.
도 3에 도시한 액정 표시 장치에 있어서, 기판(302) 위에 제공된 소자부의 제작 방법에 대해서 도 4 내지 도 7을 사용하여 설명한다. 여기서 말하는 기판(302) 위에 제공된 소자부란, 기판(302)과 배향막(318)에 끼워진 영역을 가리킨다.
우선, 기판(302)을 마련한다. 여기서는 기판(302)으로서 유리 기판을 사용한다.
다음에, 기판(302) 위에 도전막을 형성하고, 이 도전막을 원하는 영역으로 가공함으로써, 도전막(304a, 304b, 304c)을 형성한다. 원하는 영역에 제 1 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전막(304a, 304b, 304c)을 형성할 수 있다(도 4의 (A) 참조).
또한, 도전막(304a, 304b, 304c)은, 대표적으로는 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등을 사용하여 형성할 수 있다.
다음에, 기판(302) 및 도전막(304a, 304b, 304c) 위에 절연막(305)을 형성하고, 절연막(305) 위에 절연막(306)을 형성한다(도 4의 (A) 참조).
절연막(305) 및 절연막(306)은 스퍼터링법, CVD법 등으로 형성할 수 있다. 또한, 절연막(305) 및 절연막(306)은 진공 중에서 연속적으로 형성하면 불순물 혼입이 억제되어 바람직하다.
다음에, 절연막(306) 위에 산화물 반도체막(307)을 형성한다(도 4의 (B) 참조).
산화물 반도체막(307)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등으로 형성할 수 있다.
다음에, 산화물 반도체막(307)을 원하는 영역으로 가공함으로써 섬 형상의 산화물 반도체막(308a, 308b, 308d)을 형성한다. 즉, 원하는 영역에 제 2 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 산화물 반도체막(308a, 308b, 308d)을 형성할 수 있다. 에칭으로서는 드라이 에칭, 웨트 에칭, 또는 양쪽 모두를 조합한 에칭을 사용할 수 있다(도 4의 (C) 참조).
또한, 이 후에 열처리를 수행하여, 산화물 반도체막(308a, 308b, 308d)에 함유되는 수소나 물 등을 이탈시켜 산화물 반도체막(308a, 308b, 308d)에 함유되는 수소의 농도를 적어도 저감하여도 좋다. 이로써, 고순도화된 산화물 반도체막(308a, 308b, 308d)을 형성할 수 있다. 상기 열처리의 온도는, 대표적으로는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 한다. 또한, 상기 열처리의 온도를, 대표적으로는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 대면적 기판인 경우에도 기판이 휘거나 수축(shrink)되는 것을 줄일 수 있어 수율이 향상된다.
상기 열처리에는 전기로나 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 짧은 시간이라면 기판의 변형점 이상의 온도로 열처리를 수행할 수 있다. 그러므로, 열처리 시간을 단축할 수 있으며, 열처리 동안에 일어나는 기판의 휨을 저감할 수 있으며, 대면적 기판에서 특히 바람직하다.
또한, 열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등) 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소나 물 등이 함유되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기하에서 열처리한 후, 산소 또는 초건조 공기 분위기하에서 가열하여도 좋다. 이로써, 산화물 반도체막 내에 함유되는 수소나 물 등을 이탈시킴과 함께, 산화물 반도체막 내로 산소를 공급할 수 있다. 이로써, 산화물 반도체막 내에 함유되는 산소 결손량을 저감시킬 수 있다.
또한, 나중에 형성되는 절연막(311a)의 성막 온도를 280℃ 이상 400℃ 이하로 하는 경우, 산화물 반도체막(308a, 308b, 308d)에 함유되는 수소나 물 등을 이탈시킬 수 있기 때문에, 상기 열처리는 필요 없다.
다음에, 절연막(306) 및 산화물 반도체막(308a, 308b, 308d) 위에 도전막(309)을 형성한다(도 5의 (A) 참조).
도전막(309)은 예를 들어, 스퍼터링법으로 형성할 수 있다.
다음에, 도전막(309)을 원하는 영역으로 가공함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다. 즉, 원하는 영역에 제 3 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성할 수 있다(도 5의 (B) 참조).
다음에, 절연막(306), 산화물 반도체막(308a, 308b, 308d), 및 도전막(310a, 310b, 310c, 310d, 310e) 위를 덮도록 절연막(311a, 311b)의 적층으로 이루어진 절연막(311)을 형성한다(도 5의 (C) 참조).
또한, 절연막(311a)을 형성한 후에 연속적으로, 대기에 노출시키지 않고 절연막(311b)을 형성하는 것이 바람직하다. 절연막(311a)을 형성한 후에 연속적으로, 대기에 노출시키지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여 절연막(311b)을 형성함으로써, 절연막(311a, 311b) 사이의 계면에 있어서 대기 성분에서 유래하는 불순물 농도를 저감시킬 수 있음과 함께, 절연막(311b)에 함유되는 산소를 산화물 반도체막(308a, 308b, 308d)으로 이동시킬 수 있어 산화물 반도체막(308a, 308b, 308d)의 산소 결손량을 저감시킬 수 있다.
절연막(311a)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건으로, 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
절연막(311a)의 원료 가스로서는, 실리콘을 함유한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
상술한 조건을 채용함으로써, 절연막(311a)으로서 산소를 투과시키는 산화물 절연막을 형성할 수 있다. 또한, 절연막(311a)을 제공함으로써, 나중에 형성하는 절연막(311b)의 형성 공정에서 산화물 반도체막(308a, 308b, 308d)이 입는 대미지를 저감시킬 수 있다.
또한, 절연막(311a)은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건으로, 절연막(311a)으로서 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
상기 성막 조건에 있어서 기판 온도를 절연막(311a)의 성막 온도로 함으로써 실리콘과 산소의 결합력이 강해진다. 이로써, 절연막(311a)으로서, 산소를 투과시키고 치밀하며 단단한 산화물 절연막, 대표적으로는 25℃에서 0.5wt%의 불산을 사용한 경우의 에칭 속도가 10nm/min 이하, 바람직하게는 8nm/min 이하인 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
또한, 상기 공정에서, 가열하면서 절연막(311a)을 형성하기 때문에, 상기 공정에서 산화물 반도체막(308a, 308b, 308d)에 함유되는 수소나 물 등을 이탈시킬 수 있다.
또한, 절연막(311a)을 형성하는 공정에서 가열하기 때문에 산화물 반도체막(308a, 308b, 308d)이 노출된 상태에서의 가열 시간이 짧아져, 열처리로 인한 산화물 반도체막으로부터의 산소 이탈량을 저감시킬 수 있다. 즉 산화물 반도체막 내의 산소 결손량을 저감시킬 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써 절연막(311a) 내의 물의 함유량이 적게 되기 때문에 트랜지스터의 전기적 특성 편차를 저감시킴과 함께 문턱 전압의 변동을 억제할 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 절연막(311a)을 성막할 때 산화물 반도체막(308a, 308b, 308d)이 입는 대미지를 저감시킬 수 있고 산화물 반도체막(308a, 308b, 308d) 내의 산소 결손량을 저감시킬 수 있다. 특히, 절연막(311a) 또는 나중에 형성되는 절연막(311b)의 성막 온도를 높게 함(대표적으로는 220℃보다 높게 함)으로써, 산화물 반도체막(308a, 308b, 308d)에 함유되는 산소의 일부가 이탈되어 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 향상시키는 목적으로, 나중에 형성하는 절연막(311b)의 결함량을 저감시키기 위한 성막 조건을 채용한 경우, 산소 이탈량이 저감되기 쉽다. 그러므로 산화물 반도체막(308a, 308b, 308d)의 산소 결손을 저감시키기 어려워질 수 있다. 그러나, 처리실의 압력을 100Pa 이상 250Pa 이하로 하여 절연막(311a) 형성 시에 산화물 반도체막(308a, 308b, 308d)이 입는 대미지를 저감시킴으로써, 절연막(311b)으로부터의 산소 이탈량이 적더라도 산화물 반도체막(308a, 308b, 308d) 내의 산소 결손을 저감시킬 수 있다.
또한, 실리콘을 함유한 퇴적성 가스에 대한 산화성 가스의 양을 100배 이상으로 함으로써 절연막(311a)의 수소 함유량을 저감시킬 수 있다. 이로써, 산화물 반도체막(308a, 308b, 308d)으로 혼입되는 수소의 양을 저감시킬 수 있기 때문에, 트랜지스터의 문턱 전압이 음으로 이동하는 것을 억제할 수 있다.
절연막(311b)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건으로, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(311b)의 원료 가스로서는, 실리콘을 함유한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
절연막(311b)의 성막 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가되어 원료 가스의 산화가 진행되기 때문에, 절연막(311b) 내의 산소 함유량이 화학양론적 조성보다 많아진다. 그러나, 기판 온도가 절연막(311b)의 성막 온도인 경우, 실리콘과 산소의 결합력이 약하기 때문에 가열에 의해 산소의 일부가 이탈된다. 이로써 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유하고 가열에 의해 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(308a, 308b, 308d) 위에 절연막(311a)이 제공되어 있다. 따라서, 절연막(311b)의 형성 공정에서 절연막(311a)이 산화물 반도체막(308a, 308b, 308d)의 보호막이 된다. 이로써, 산화물 반도체막(308a, 308b, 308d)이 입는 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(311b)을 형성할 수 있다.
또한, 절연막(311b)의 성막 조건에 있어서 산화성 가스에 대한 실리콘을 함유한 퇴적성 가스의 유량을 증가함으로써 절연막(311b)의 결함량을 저감시킬 수 있다. 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이로써 트랜지스터의 신뢰성을 향상시킬 수 있다.
다음에, 열처리를 수행한다. 이 열처리의 온도는, 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 상기 열처리의 온도를, 대표적으로는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 대면적 기판인 경우에도 기판이 휘거나 수축되는 것을 줄일 수 있어 수율이 향상된다.
상기 열처리에는 전기로나 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 짧은 시간이라면 기판의 변형점 이상의 온도로 열처리를 수행할 수 있다. 그러므로, 열처리 시간을 단축할 수 있다.
열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등) 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소나 물 등이 함유되지 않는 것이 바람직하다.
상기 열처리에 의해, 절연막(311b)에 함유되는 산소의 일부를 산화물 반도체막(308a, 308b, 308d)으로 이동시켜 산화물 반도체막(308a, 308b, 308d) 내의 산소 결손을 저감시킬 수 있다. 이로써, 산화물 반도체막(308a, 308b, 308d) 내의 산소 결손량을 더 저감시킬 수 있다.
또한, 절연막(311a, 311b)에 물이나 수소 등이 함유되어 있는 경우에, 물이나 수소 등을 블로킹하는 기능을 갖는 절연막(313)을 나중에 형성하고, 열처리를 수행하면, 절연막(311a, 311b)에 함유되어 있는 물이나 수소 등이 산화물 반도체막(308a, 308b, 308d)으로 이동하여 산화물 반도체막(308a, 308b, 308d)에 결함이 발생한다. 그러나, 상기 열처리에 의해 절연막(311a, 311b) 내의 물이나 수소 등을 이탈시킬 수 있기 때문에 트랜지스터의 전기적 특성 편차를 저감시킴과 함께 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 절연막(311b)을 절연막(311a) 위에 형성함으로써 산소를 산화물 반도체막(308a, 308b, 308d)으로 이동시켜 산화물 반도체막(308a, 308b, 308d) 내의 산소 결손을 저감시킬 수 있기 때문에, 상술한 열처리는 수행하지 않아도 좋다.
또한, 도전막(310a, 310b, 310c, 310d, 310e)을 형성할 때의 도전막 에칭에 의해, 산화물 반도체막(308a, 308b, 308d)이 대미지를 입어 산화물 반도체막(308a, 308b)의 백 채널(산화물 반도체막(308a, 308b)에서 게이트 전극으로서 기능하는 도전막(304a, 304c)과 대향하는 면과 반대측의 면) 측에 산소 결손이 발생한다. 그러나, 절연막(311b)에 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막을 사용함으로써 열처리로 인하여 상기 백 채널 측에 발생한 산소 결손을 수복(修復)시킬 수 있다. 이로써 산화물 반도체막(308a, 308b)에 포함되는 결함을 저감시킬 수 있기 때문에 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 상기 열처리는 나중에 형성되는 개구부(362)를 형성한 후에 수행하여도 좋다.
다음에, 절연막(311)을 원하는 영역으로 가공함으로써 절연막(312) 및 개구부(362)를 형성한다. 즉, 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(312) 및 개구부(362)를 형성할 수 있다(도 6의 (A) 참조).
또한, 개구부(362)는 산화물 반도체막(308d)의 표면이 노출되도록 형성된다. 개구부(362)의 형성 방법으로서는, 예를 들어 드라이 에칭법을 사용할 수 있다. 다만, 개구부(362)의 형성 방법은 이에 한정되지 않고, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법을 사용하여도 좋다.
다음에, 절연막(312) 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 6의 (B) 참조).
절연막(313)에는 외부로부터의 불순물, 예를 들어 산소, 수소, 알칼리 금속, 알칼리 토금속 등이 산화물 반도체막으로 확산되는 것을 방지하는 재료를 사용하는 것이 바람직하며, 또한 수소를 함유하는 것이 더 바람직하며, 대표적으로는 질소를 함유한 무기 절연 재료, 예를 들어 질화물 절연막을 사용할 수 있다. 절연막(313)은, 예를 들어 CVD법이나 스퍼터링법으로 형성할 수 있다.
절연막(313)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 산화물 반도체막이 플라즈마에 노출되어 산화물 반도체막에 산소 결손이 생성된다. 또한, 절연막(313)은 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 산화물 반도체막으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 수소를 함유한다. 그러므로, 절연막(313)의 수소가 산화물 반도체막(308d)으로 확산되면, 이 산화물 반도체막(308d)에서 수소가 산소와 결합되어 캐리어인 전자가 생성된다. 또는, 산화물 반도체막 내의 산소 결손에 수소가 혼입됨으로써, 캐리어인 전자가 생성된다. 이로써, 산화물 반도체막(308d)은 도전성이 높아져 투광성 도전막(308c)이 된다.
또한, 절연막(313)은 블로킹성을 높이기 위해서 고온으로 형성되는 것이 바람직하며, 예를 들어 기판 온도 100℃ 이상 400℃ 이하, 더 바람직하게는 300℃ 이상 400℃ 이하의 온도로 가열하여 성막하는 것이 바람직하다. 또한, 고온으로 성막하는 경우에는 산화물 반도체막(308a, 308b)에 사용하는 산화물 반도체로부터 산소가 이탈되어 캐리어 농도가 상승하는 현상이 발생할 수 있기 때문에, 이러한 현상이 발생하지 않는 온도로 한다.
다음에, 절연막(313)을 원하는 영역으로 가공함으로써, 절연막(314) 및 개구부(364a, 364b, 364c)를 형성한다. 즉, 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(314) 및 개구부(364a, 364b, 364c)를 형성할 수 있다(도 6의 (C) 참조).
또한, 개구부(364a)는 도전막(304a)의 표면이 노출되도록 형성한다. 또한, 개구부(364b)는 도전막(310c)이 노출되도록 형성한다. 또한, 개구부(364c)는 도전막(310e)이 노출되도록 형성한다.
또한, 개구부(364a, 364b, 364c)의 형성 방법으로서는, 예를 들어 드라이 에칭법을 사용할 수 있다. 다만, 개구부(364a, 364b, 364c)의 형성 방법은 이것에 한정되지 않고, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법을 사용하여도 좋다.
다음에, 개구부(364a, 364b, 364c)를 덮도록 절연막(314) 위에 도전막(315)을 형성한다(도 7의 (A) 참조).
도전막(315)은, 예를 들어 스퍼터링법을 사용하여 형성할 수 있다.
다음에, 도전막(315)을 원하는 영역으로 가공함으로써, 투광성 도전막(316a, 316b)을 형성한다. 즉, 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 투광성 도전막(316a, 316b)을 형성할 수 있다(도 7의 (B) 참조).
다음에, 절연막(314), 도전막(316a, 316b)을 덮도록 평탄화막(317)을 형성한다(도 7의 (C) 참조).
평탄화막(317)은 스핀 코팅법, 딥 코팅법, 슬릿 코팅법, 잉크젯법, 인쇄법 등 습식법을 이용하여 형성함으로써, 평탄화막(317)의 피형성 영역의 요철의 영향을 받지 않고 표면이 평탄한 평탄화막(317)을 형성할 수 있다. 또한, 평탄화막(317)으로서, 스핀 코팅법, 딥 코팅법, 슬릿 코팅법을 사용하는 경우, 조성물을 도포한 후, 원하는 영역에 제 7 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 평탄화막(317)을 형성할 수 있다.
상술한 공정을 거쳐, 기판(302) 위에, 트랜지스터를 구비하는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시되는 제작 공정에서 제 1 내지 제 6 패터닝, 또는 제 1 내지 제 7 패터닝, 즉 6개 또는 7개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
또한, 본 실시형태에서는 절연막(314)에 함유되는 수소를 산화물 반도체막(308d)으로 확산시켜 산화물 반도체막(308d)의 도전성을 높였지만, 산화물 반도체막(308a, 308b)을 마스크로 덮어 산화물 반도체막(308d)에 불순물, 대표적으로는 수소, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등을 첨가하여 산화물 반도체막(308d)의 도전성을 높여도 좋다. 산화물 반도체막(308d)에 수소, 붕소, 인, 주석, 안티몬, 희가스 원소 등을 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법 등이 있다. 한편, 산화물 반도체막(308d)에 알칼리 금속, 알칼리 토금속 등을 첨가하는 방법으로서는 상기 불순물을 함유한 용액을 산화물 반도체막(308d)에 노출시키는 방법이 있다.
상술한 실시형태에서 제시한 산화물 반도체막이나 무기 절연막 등 각종 막은 스퍼터링법이나 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의해 형성하여도 좋다. 예를 들어, 열 CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마로 인한 대미지에 의해 결함이 생성되지 않는다는 장점을 갖는다.
열 CVD법에 의한 성막은, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 챔버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 챔버 내를 대기압하 또는 감압하로 하고, 반응시키기 위한 원료 가스를 순차적으로 챔버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 막을 형성하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후에 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하면서, 원하는 두께가 될 때까지 여러 번 반복함으로써 스텝 커버리지가 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의해 상술한 실시형태에 기재된 반도체막이나 무기 절연막 등 각종 막을 성막할 수 있고, 예를 들어, In-Ga-Zn-O막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스다이메틸아마이드하프늄(TDMAH))을 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 알루미늄막을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피형성면에 흡착시키고 흡착물에 포함되는 염소를 제거하고 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들어, In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 In-O층을 형성하고 나서, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2가스와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 In-Ga-O층, In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등의 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 함유하지 않는 O3가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한 Zn(CH3)2가스를 사용하여도 좋다.
다음에, 기판(302)에 대향하여 제공되는 기판(342) 위에 제공되는 소자부에 대해서 이하에서 설명한다. 또한, 여기서 말하는 기판(342) 위에 제공된 소자부란, 기판(342)과 배향막(352)에 끼워진 영역을 가리킨다.
우선, 기판(342)을 마련한다. 기판(342)으로서는 기판(302)의 재료로서 제시한 것을 사용할 수 있다. 다음에, 기판(342) 위에 차광막(344), 유색막(346)을 형성한다(도 8의 (A) 참조).
차광막(344) 및 유색막(346)은 다양한 재료를 사용하여 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭법 등에 의해 각각 원하는 위치에 형성된다.
다음에, 차광막(344) 및 유색막(346) 위에 절연막(348)을 형성한다(도 8의 (B) 참조).
절연막(348)으로서는, 예를 들어 아크릴 수지, 에폭시 수지, 폴리이미드 등 유기 절연막을 사용할 수 있다. 절연막(348)을 형성함으로써, 예를 들어 유색막(346) 내의 불순물 등이 액정층(320) 측으로 확산되는 것을 억제할 수 있다. 다만, 절연막(348)은 반드시 제공할 필요는 없으며, 절연막(348)을 제공하지 않는 구조로 하여도 좋다.
다음에, 절연막(348) 위에 도전막(350)을 형성한다(도 8의 (C) 참조). 도전막(350)으로서는 도전막(316a, 316b)의 재료로서 제시한 것을 사용할 수 있다.
상술한 공정을 거쳐, 기판(342) 위에 형성되는 구조를 형성할 수 있다.
다음에, 기판(302)과 기판(342) 위, 더 자세하게는 기판(302) 위에 형성된 절연막(314), 투광성 도전막(316a, 316b) 위와, 기판(342) 위에 형성된 도전막(350) 위에, 각각 배향막(318), 배향막(352)을 형성한다. 배향막(318), 배향막(352)은 러빙법, 광 배향법 등에 의해 형성할 수 있다. 이 후, 기판(302)과 기판(342) 사이에 액정층(320)을 형성한다. 액정층(320)의 형성 방법으로서는 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 부착시키고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 사용할 수 있다.
상술한 공정을 거쳐 도 3에 도시한 액정 표시 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에 제시되는 다른 실시형태와 적절히 조합할 수 있다.
<변형예 1>
실시형태 1에서의 평탄화막(317)의 변형예에 대해서 도 9를 사용하여 설명한다. 도 9는 도 3과 마찬가지로 A-B가 구동 회로부의 단면도이고 C-D가 화소부의 단면도이다.
도 9는 평탄화막(317a)이 기판(302) 전체 위에 제공되는 것이 아니라 투광성 도전막(316a, 316b) 위에 제공되는 점에서 도 3에 도시한 단면도와 다르다. 즉 배향막(318)은 평탄화막(317a)에 접촉하는 영역 및 절연막(314)에 접촉하는 영역을 갖는다.
화소부에서, 표시 영역은 화소 전극으로서 기능하는 투광성 도전막(316b)이 형성되는 영역이다. 그러므로, 투광성 도전막(316b) 위에 적어도 평탄화막(317a)이 형성됨으로써, 배향막(318)의 피형성 영역의 요철을 저감시킬 수 있다. 이로써, 액정 분자의 배향 불량에 따른 표시 불량을 저감시킬 수 있다.
여기서, 도 9에 도시한 액정 표시 장치의 제작 방법에 대해서 도 4 내지 도 7 및 도 10을 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 4 내지 도 7의 (A)의 공정을 거쳐, 도 10의 (A)에 도시한 바와 같이 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e), 절연막(312), 절연막(314), 도전막(315), 및 평탄화막(317)을 형성한다. 또한, 상기 공정에 있어서 제 1 내지 제 5 패터닝을 수행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e), 개구부(362), 및 개구부(364a, 364b, 364c)를 형성한다.
다음에, 평탄화막(317)을 원하는 영역으로 가공함으로써, 도 10의 (B)에 도시한 바와 같은 평탄화막(317a)을 형성한다. 또한, 평탄화막(317a)이 비감광성 수지로 형성되는 경우, 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 평탄화막(317a)을 형성할 수 있다. 또한, 평탄화막(317a)이 감광성 수지로 형성되는 경우, 원하는 영역을 제 6 패터닝에 의해 노광 및 현상함으로써 평탄화막(317a)을 형성할 수 있다.
다음에, 평탄화막(317a)을 마스크로서 이용하여, 마스크로 덮이지 않은 영역의 도전막(315)을 에칭함으로써, 투광성 도전막(316a, 316b)을 형성할 수 있다. 여기서는 투광성 도전막(316a, 316b) 및 평탄화막(317a) 각각을 형성하기 위한 패터닝을 따로따로 수행하지 않고, 평탄화막(317a)을 형성하기 위한 패터닝으로 투광성 도전막(316a, 316b)도 형성할 수 있기 때문에, 패터닝 공정을 삭감할 수 있다. 바꿔 말하면, 제 1 패터닝 내지 제 6 패터닝, 즉 6개의 마스크로 트랜지스터, 용량 소자, 및 평탄화막(317a)을 동시에 형성할 수 있다.
또한, 도 10의 (C) 후에 열처리를 수행함으로써, 도 11에 도시한 바와 같이 단부가 만곡된 평탄화막(317b)을 형성할 수 있다. 이로써, 배향막(318)의 피형성 영역의 요철을 더 완화시킬 수 있다. 또한, 상기 열처리의 온도는 평탄화막(317b)의 소성 온도 이하로 수행하면 좋다. 상기 열처리에 의해 투광성 도전막(316a, 316b) 위에 단부가 위치하는 평탄화막(317a)을 형성할 수 있다. 또는, 도 11에 도시한 바와 같이, 투광성 도전막(316a, 316b)의 외측에 단부가 위치하는 평탄화막(317b)을 형성할 수 있다.
<변형예 2>
화소(301)에 액정 소자가 사용된 액정 표시 장치의 변형예에 대해서 설명한다. 여기서는 도 1의 (B)에 도시한 화소(301)의 상면도를 도 12에 도시하였다. 또한, 도 12에서는 대향 전극 및 액정 소자를 도시하지 않았다. 또한, 실시형태 1 및 변형예 1과 같은 구성에 대해서는 설명을 생략한다. 여기서는 실시형태 1의 변형예 1을 사용하여 화소 전극으로서 기능하는 도전막 및 평탄화막을 형성하지만, 실시형태 1에 본 변형예를 적절히 적용할 수 있다.
도 12에 있어서, 개구부(372c)의 내측에 개구부(374c)가 형성되는 점에서 도 2에 도시한 화소(301)와 다르다. 또한, 개구부(362) 대신에 개구부(372)가 형성되는 점에서 도 2에 도시한 화소와 다르다. 도전막(310e)은 개구부(374c)에서, 화소 전극으로서 기능하는 투광성 도전막(316b)에 전기적으로 접속된다.
도 12의 일점 쇄선 C-D의 단면도를 도 13에 도시하였다. 또한, 도 13에 있어서, A-B는 구동 회로부(상면도는 생략하였음)의 단면도를 도시한 것이다.
도 13에 도시한 바와 같이, 도전막(304b) 위에는 절연막(306) 및 절연막(312)에 형성된 개구부(372a)(도 14의 (A) 참조)와, 절연막(314)에 형성된 개구부(374a)(도 14의 (C) 참조)를 갖는다. 개구부(374a)(도 14의 (C) 참조)는 개구부(372a)(도 14의 (A) 참조)의 내측에 위치한다. 개구부(374a)(도 14의 (C) 참조)에서 도전막(304b)과 투광성 도전막(316a)이 접속된다.
또한, 도전막(310c) 위에는 절연막(312)에 형성된 개구부(372b)(도 14의 (A) 참조)와, 절연막(314)에 형성된 개구부(374b)(도 14의 (C) 참조)를 갖는다. 개구부(374b)(도 14의 (C) 참조)는 개구부(372b)(도 14의 (A) 참조)의 내측에 위치한다. 개구부(374b)(도 14의 (C) 참조)에서 도전막(310c)과 투광성 도전막(316a)이 접속된다.
또한, 도전막(310e) 위에는 절연막(312)에 형성된 개구부(372c)(도 14의 (A) 참조)와, 절연막(314)에 형성된 개구부(374c)(도 14의 (C) 참조)를 갖는다. 개구부(374c)(도 14의 (C) 참조)는 개구부(372c)(도 14의 (A) 참조)의 내측에 위치한다. 개구부(374c)(도 14의 (C) 참조)에서 도전막(310e)과 투광성 도전막(316b)이 접속된다.
또한, 투광성 도전막(308c) 위에는 절연막(312)에 형성된 개구부(372)(도 14의 (A) 참조)를 갖는다. 개구부(372)에서 투광성 도전막(308c)과 절연막(314)이 접촉한다.
도전막(304b) 및 투광성 도전막(316a)의 접속부, 도전막(310c) 및 투광성 도전막(316a)의 접속부, 도전막(310e) 및 투광성 도전막(316b)의 접속부는 각각 절연막(305) 또는/및 절연막(314)으로 덮여 있다. 절연막(305) 및 절연막(314)은 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 산화물 반도체막으로 확산되는 것을 방지하는 재료가 사용된 절연막으로 형성된다. 또한, 개구부(372a, 372b, 372c, 372)(도 14의 (A) 참조)의 측면이 절연막(305) 또는/및 절연막(314)으로 덮여 있다. 절연막(305) 및 절연막(314)의 내측에는 산화물 반도체막이 제공되어 있기 때문에, 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 도전막(304b), 도전막(310c, 310e), 및 투광성 도전막(316a, 316b)의 접속부로부터 트랜지스터에 포함되는 산화물 반도체막으로 확산되는 것을 방지할 수 있다. 그러므로, 트랜지스터의 전기적 특성의 변동을 방지할 수 있으며, 액정 표시 장치의 신뢰성을 향상시킬 수 있다.
도 13에 도시한 액정 표시 장치에 있어서, 기판(302) 위에 제공된 소자부의 제작 방법에 대해서 도 4, 도 5, 도 14, 및 도 15를 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 4 및 도 5의 공정을 거쳐 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e), 절연막(311)을 형성한다. 또한, 상기 공정에 있어서 제 1 패터닝 내지 제 3 패터닝을 수행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다.
이 후, 실시형태 1과 마찬가지로 열처리를 수행하여, 절연막(311b) 내의 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜, 산화물 반도체막(308a, 308b) 내의 산소 결손량을 저감시킬 수 있다.
다음에, 도 14의 (A)에 도시한 바와 같이, 절연막(311)을 원하는 영역으로 가공함으로써, 절연막(312), 및 개구부(372, 372b, 372c)를 형성한다. 또한, 게이트 절연막의 일부인 절연막(306)을 원하는 영역으로 가공함으로써 개구부(372a)를 형성한다. 즉, 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(305), 절연막(312), 및 개구부(372, 372a, 372b, 372c)를 형성할 수 있다. 또한, 개구부(372, 372a, 372b, 372c)의 형성 방법으로서는 실시형태 1에 제시된 개구부(362)의 형성 방법을 적절히 사용할 수 있다.
상기 에칭 공정에서 적어도 개구부(372a)를 형성함으로써, 이후에 수행되는 제 5 패터닝으로 형성된 마스크를 이용한 에칭 공정 시의 에칭량을 삭감할 수 있다.
다음에, 절연막(305), 도전막(310c, 310e), 절연막(312), 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 14의 (B) 참조).
다음에, 실시형태 1과 마찬가지로 절연막(313)을 원하는 영역으로 가공함으로써, 절연막(314) 및 개구부(374a, 374b, 374c)를 형성한다. 즉, 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(314) 및 개구부(374a, 374b, 374c)를 형성할 수 있다(도 14의 (C) 참조).
다음에, 실시형태 1과 마찬가지로, 개구부(374a, 374b, 374c)를 덮도록 절연막(314) 위에 도전막(315)을 형성한다. 또한, 도전막(315) 위에 실시형태 1의 변형예 1과 마찬가지로, 평탄화막(317a)을 형성한다(도 15의 (A) 참조). 또한, 평탄화막(317a)이 비감광성 수지로 형성되는 경우, 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 평탄화막(317a)을 형성할 수 있다. 또한, 평탄화막(317a)이 감광성 수지로 형성되는 경우, 원하는 영역을 제 6 패터닝에 의해 노광 및 현상함으로써 평탄화막(317a)을 형성할 수 있다.
다음에, 평탄화막(317a)을 마스크로서 이용하여, 마스크로 덮이지 않은 영역의 도전막(315)을 에칭함으로써 투광성 도전막(316a, 316b)을 형성한다(도 15의 (B) 참조).
상술한 공정을 거쳐, 기판(302) 위에, 트랜지스터를 구비하는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시되는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
도 14의 (A)에 있어서, 개구부(372a)를 형성하지 않는 공정의 경우, 도 14의 (C)에서의 에칭 공정에서 절연막(305), 절연막(306), 절연막(312), 및 절연막(314)을 에칭할 필요가 있어 다른 개구부에 비해 에칭량이 많아진다. 그러므로, 상기 에칭 공정에서 편차가 발생하여, 일부의 영역에서는 개구부(374a)가 형성되지 않고 나중에 형성되는 투광성 도전막(316a)과 도전막(304b)의 접촉 불량이 발생한다. 그러나, 본 실시형태에서는 2번의 에칭 공정에 의해 개구부(372a) 및 개구부(374a)를 형성하기 때문에, 상기 개구부의 형성 공정에서 에칭 불량이 생기기 어렵다. 이로써, 액정 표시 장치의 수율을 향상시킬 수 있다. 또한, 여기서는 개구부(372a)에 대해서 설명하였지만, 개구부(374b) 및 개구부(374c)에 관해서도 같은 효과를 갖는다.
또한, 본 변형예에서는 도 14의 (A)에서의 에칭 공정에서, 개구부(372a)를 형성하기 위해서 절연막(306) 및 절연막(312)을 에칭하였지만, 그 대신에 절연막(305), 절연막(306), 및 절연막(312)을 에칭하여도 좋다. 이로써, 도 14의 (C)에서의 에칭 공정에서, 모든 개구부에서 절연막(314)만 에칭되는데, 에칭량이 같기 때문에 에칭 불량을 더 저감시킬 수 있다.
<변형예 3>
화소(301)에 액정 소자가 사용된 액정 표시 장치의 변형예에 대해서 설명한다. 도 3, 도 9, 및 도 13에 도시한 액정 표시 장치에서는 투광성 도전막(308c)은 절연막(314)과 접촉하지만, 절연막(305)과 접촉하는 구조로 할 수도 있다. 이 경우에는 도 6에 도시한 바와 같은 개구부(362)를 형성할 필요가 없기 때문에, 투광성 도전막(316a, 316b) 표면의 단차를 저감시킬 수 있다. 그러므로, 액정층(320)에 포함되는 액정 분자의 배향 흐트러짐을 저감할 수 있다. 또한, 콘트라스트가 높은 액정 표시 장치를 제작할 수 있다.
이러한 구조는 도 4의 (B)에서 산화물 반도체막(307)을 형성하기 전에 절연막(306)을 선택적으로 에칭하여 절연막(305)의 일부를 노출시키면 얻을 수 있다.
<변형예 4>
여기서는 실시형태 1의 액정 표시 장치의 변형예에 대해서 도 16 내지 도 18을 사용하여 설명한다. 도 16에서 A-B에 구동 회로부의 단면도를 도시하고 C-D에 화소부의 단면도를 도시하였다. 또한, 여기서는 실시형태 1의 변형예 1을 사용하여 화소 전극으로서 기능하는 도전막 및 평탄화막을 형성하지만, 실시형태 1, 변형예 2, 및 변형예 3에 본 변형예를 적절히 적용할 수 있다.
도 16에 도시한 액정 표시 장치는 채널 보호형 트랜지스터를 사용한다는 점에서 실시형태 1에 제시된 액정 표시 장치와 다르다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)으로 트랜지스터(102)가 구성된다. 산화물 반도체막(308a)과 도전막(310a, 310b) 사이에 채널 보호막으로서 기능하는 절연막(312)이 제공된다. 또한, 도전막(310a, 310b, 310c) 위에는 절연막(314)이 보호막으로서 제공되어 있다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 제공된 채널 영역이 형성되는 산화물 반도체막(308b), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)으로 트랜지스터(103)가 구성된다. 산화물 반도체막(308b)과 도전막(310d, 310e) 사이에 채널 보호막으로서 기능하는 절연막(312)이 제공된다. 또한, 도전막(310d, 310e), 투광성 도전막(308c) 위에는 절연막(314)이 보호막으로서 제공되어 있다.
또한, 화소 전극으로서 기능하는 투광성 도전막(316b)은 절연막(314)에 형성된 개구부에서 도전막(310e)과 접속된다.
또한, 한쪽 전극으로서 기능하는 투광성 도전막(308c), 유전체막으로서 기능하는 절연막(314), 및 다른 쪽 전극으로서 기능하는 투광성 도전막(316b)으로 용량 소자(105)가 구성된다.
또한, 구동 회로부에서, 도전막(304a, 304c)과 동시에 형성된 도전막(304b)과, 도전막(310a, 310b, 310d, 310e)과 동시에 형성된 도전막(310c)은 투광성 도전막(316b)과 동시에 형성된 투광성 도전막(316a)으로 서로 접속된다.
본 변형예에서는 도전막(310a, 310b, 310d, 310e)을 에칭할 때, 산화물 반도체막(308a, 308b) 중 채널 영역이 되는 영역이 절연막(312)으로 덮여 있기 때문에, 도전막(310a, 310b, 310d, 310e)을 형성하는 에칭으로 인하여 산화물 반도체막(308a, 308b) 중 채널 영역이 되는 영역이 대미지를 입는 일이 없다. 또한, 절연막(312)은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막으로 형성된다. 그러므로, 절연막(312)에 함유되는 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜 산화물 반도체막(308a, 308b) 내의 산소 결손량을 저감시킬 수 있다.
도 16에 도시한 액정 표시 장치에 있어서, 기판(302) 위에 제공된 소자부의 제작 방법에 대해서 도 4, 도 17, 및 도 18을 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 4의 공정을 거쳐 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 및 산화물 반도체막(308a, 308b, 308d)을 형성한다. 또한, 상기 공정에 있어서 제 1 패터닝 및 제 2 패터닝을 수행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d)을 형성한다.
다음에, 도 17의 (A)에 도시한 바와 같이, 실시형태 1과 마찬가지로, 절연막(311a) 및 절연막(311b)이 적층된 절연막(311)을 형성한다.
이 후, 실시형태 1과 마찬가지로 열처리를 수행하여, 절연막(311) 내의 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜, 산화물 반도체막(308a, 308b) 내의 산소 결손량을 저감시킬 수 있다.
다음에, 도 17의 (B)에 도시한 바와 같이, 절연막(311)을 원하는 영역으로 가공함으로써, 산화물 반도체막(308a, 308b) 위에 절연막(312)을 형성한다. 상기 공정에 있어서, 절연막(312)과 같은 재료로 절연막(306)이 형성되는 경우, 절연막(306)의 일부가 에칭되어 산화물 반도체막(308a, 308b)으로 덮인 영역만 잔존한다. 즉, 원하는 영역에 제 3 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(306) 및 절연막(312)을 형성할 수 있다.
다음에, 절연막(305), 절연막(306), 산화물 반도체막(308a, 308b) 위에 도전막을 형성한 후, 실시형태 1과 같은 공정을 거쳐 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다(도 17의 (C) 참조). 즉, 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성할 수 있다.
다음에, 절연막(305), 절연막(312), 산화물 반도체막(308d), 도전막(310a, 310b, 310c, 310d, 310e) 위에 절연막(313)을 형성한다(도 18의 (A) 참조).
다음에, 실시형태 1과 마찬가지로 절연막(305) 및 절연막(313)을 원하는 영역으로 가공함으로써, 절연막(314) 및 개구부(384a, 384b, 384c)를 형성한다. 즉, 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(314) 및 개구부(384a, 384b, 384c)를 형성할 수 있다(도 18의 (B) 참조).
다음에, 실시형태 1과 마찬가지로, 개구부(384a, 384b, 384c)를 덮도록 절연막(314) 위에 도전막을 형성한다. 또한, 이 도전막 위에 실시형태 1의 변형예 1과 마찬가지로 평탄화막(317a)을 형성한다. 또한, 평탄화막(317a)이 비감광성 수지로 형성되는 경우, 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 평탄화막(317a)을 형성할 수 있다. 또한, 평탄화막(317a)이 감광성 수지로 형성되는 경우, 원하는 영역을 제 6 패터닝에 의해 노광 및 현상함으로써 평탄화막(317a)을 형성할 수 있다. 다음에, 평탄화막(317a)을 마스크로서 이용하여, 도전막 중 마스크로 덮이지 않은 영역을 에칭함으로써, 투광성 도전막(316a, 316b)을 형성할 수 있다(도 18의 (C) 참조).
상술한 공정을 거쳐, 기판(302) 위에, 트랜지스터를 구비하는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시되는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
<변형예 5>
여기서는 실시형태 1에 제시된 액정 표시 장치의 변형예에 대해서 도 19, 도 20 내지 도 22를 사용하여 설명한다. 도 19에서 A-B는 구동 회로부의 단면도를 도시한 것이고 C-D는 화소부의 단면도를 도시한 것이다. 또한, 여기서는 실시형태 1을 사용하여 화소 전극으로서 기능하는 투광성 도전막 및 평탄화막을 형성하지만, 실시형태 1의 변형예 1을 적절히 사용하여 화소 전극으로서 기능하는 투광성 도전막 및 평탄화막을 형성할 수 있다.
도 19에 도시한 액정 표시 장치는 절연막(392)의 개구부에서 산화물 반도체막(308a)과 도전막(310a, 310b)이 접속되고, 산화물 반도체막(308b)과 도전막(310d, 310e)이 접속된다는 점에서 실시형태 1에 제시된 액정 표시 장치와 다르다. 또한, 절연막(314) 및 투광성 도전막(316b) 사이에 절연막(394)을 갖는다는 점에서도 다르다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 산화물 반도체막(308a)을 덮는 절연막(392), 및 절연막(392)의 개구부에서 산화물 반도체막(308a)에 접촉하며 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a, 310b)으로 트랜지스터(102)가 구성된다. 또한, 도전막(310a, 310b, 310c) 위에는 절연막(312), 절연막(314), 및 절연막(394)이 보호막으로서 제공되어 있다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 제공된 채널 영역이 형성되는 산화물 반도체막(308b), 산화물 반도체막(308b)을 덮는 절연막(392), 절연막(392)의 개구부에서 산화물 반도체막(308b)에 접촉하며 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d, 310e)으로 트랜지스터(103)가 구성된다. 또한, 도전막(310d, 310e) 위에는 절연막(312), 절연막(314), 및 절연막(394)이 보호막으로서 제공되어 있다.
또한, 화소 전극으로서 기능하는 투광성 도전막(316b)은 절연막(312), 절연막(314), 및 절연막(394)에 형성된 개구부에서 도전막(310e)과 접속된다.
또한, 한쪽 전극으로서 기능하는 투광성 도전막(308c), 유전체막으로서 기능하는 절연막(314) 및 절연막(394), 다른 쪽 전극으로서 기능하는 투광성 도전막(316b)으로 용량 소자(105)가 구성된다.
절연막(392)은 산화물 반도체막(308a, 308b)과 접촉하기 때문에 산화물 절연막으로 형성되는 것이 바람직하다. 절연막(392)은 절연막(306)과 같은 재료를 사용하여 형성될 수 있다. 또한, 절연막(392)은 절연막(312a)과 마찬가지로 산소를 투과시키는 산화물 절연막이며, 결함량이 적은 것이 바람직하다. 이로써, 절연막(312b) 내의 산소를 산화물 반도체막(308a, 308b)으로 이동시킬 수 있으며, 산화물 반도체막(308a, 308b) 내의 산소 결손을 저감시킬 수 있다. 또한, 산화물 반도체막(308a, 308b)과 절연막(392) 사이의 계면에서의 결함량이 적은 것이 바람직하다.
절연막(394)은 용량 소자(105)의 전하 용량을 제어하기 위해 제공된다. 그러므로, 절연막(394)은 산화물 절연막 또는 질화물 절연막을 사용하여 적절히 형성할 수 있다. 또한, 절연막(394)으로서 유기 실레인 가스를 사용한 CVD법(화학 기상 성장법)에 의해 형성한 산화물 절연막, 대표적으로는 산화 실리콘막을 사용함으로써, 평탄성을 높일 수 있어 바람직하다. 또한, 절연막(314)으로 용량 소자(105)가 소정의 전하 용량을 얻을 수 있는 경우에는 절연막(394)을 제공하지 않아도 좋다.
본 변형예에서는 도전막(310a, 310b, 310d, 310e)을 에칭할 때, 산화물 반도체막(308a, 308b)이 절연막(392)으로 덮여 있기 때문에, 도전막(310a, 310b, 310d, 310e)을 형성하는 에칭으로 인하여 산화물 반도체막(308a, 308b)이 대미지를 입지 않는다. 또한, 절연막(312)은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막으로 형성된다. 그러므로, 절연막(312) 내의 산소의 일부를 산화물 반도체막(308a, 308b)으로 이동시켜 산화물 반도체막(308a, 308b) 내의 산소 결손량을 저감시킬 수 있다.
도 19에 도시한 액정 표시 장치에 있어서, 기판(302) 위에 제공된 소자부의 제작 방법에 대해서 도 4, 도 20 내지 도 22를 사용하여 설명한다.
실시형태 1과 마찬가지로, 도 4의 (A) 내지 (C)의 공정을 거쳐 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 및 산화물 반도체막(308a, 308b, 308d)을 형성한다. 또한, 상기 공정에서 제 1 패터닝 및 제 2 패터닝을 수행하여, 각각 도전막(304a, 304b, 304c) 및 산화물 반도체막(308a, 308b, 308d)을 형성한다.
다음에, 도 20의 (A)에 도시한 바와 같이 절연막(390)을 형성한다. 절연막(390)은 절연막(305) 또는 절연막(311a)과 같은 조건으로 형성된다.
다음에, 절연막(390)을 원하는 영역으로 가공함으로써, 개구부(391, 391a, 391b, 391c, 391d)를 갖는 절연막(392)을 형성한다. 즉, 원하는 영역에 제 3 패터닝에 의해 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(392)을 형성할 수 있다.
다음에, 산화물 반도체막(308a, 308b) 및 절연막(392) 위에 도전막을 형성한 후, 실시형태 1과 같은 공정을 거쳐 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다(도 20의 (C) 참조). 즉, 원하는 영역에 제 4 패터닝에 의해 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전막(310a, 310b, 310c, 310d, 310e)을 형성할 수 있다.
다음에, 절연막(392) 및 도전막(310a, 310b, 310c, 310d, 310e) 위에 절연막(311)을 형성한다(도 21의 (A) 참조).
다음에, 절연막(311)을 원하는 영역으로 가공함으로써, 개구부(393)를 갖는 절연막(312)을 형성한다. 즉, 원하는 영역에 제 5 패터닝에 의해 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 절연막(312) 및 개구부(393)를 형성할 수 있다(도 21의 (B) 참조).
다음에, 도 21의 (C)에 도시한 바와 같이, 산화물 반도체막(308d), 절연막(392), 및 개구부(393)를 덮도록 절연막(313) 및 절연막(394)을 형성한다.
절연막(394)은 CVD법, 스퍼터링법 등으로 형성할 수 있다.
다음에, 실시형태 1과 마찬가지로 절연막(305), 절연막(306), 절연막(392), 절연막(312), 절연막(314), 절연막(394)을 원하는 영역으로 가공함으로써 개구부(365a, 365b, 365c)를 형성한다. 즉, 원하는 영역에 제 6 패터닝에 의해 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 개구부(365a, 365b, 365c)를 형성할 수 있다(도 22의 (A) 참조).
다음에, 도전막(304b), 도전막(310c, 310e), 절연막(394) 위에 도전막을 형성한 후, 실시형태 1과 같은 공정을 거쳐 도전막(316a, 316b)을 형성한다(도 22의 (B) 참조). 즉, 원하는 영역에 제 7 패터닝에 의해 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전막(316a, 316b)을 형성할 수 있다.
다음에, 도 22의 (C)에 도시한 바와 같이 실시형태 1과 마찬가지로 평탄화막(317)을 형성한다.
상술한 공정을 거쳐, 기판(302) 위에, 트랜지스터를 구비하는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시되는 제작 공정에서는 제 1 내지 제 7 패터닝, 즉 7개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 구조에 의해, 표시 불량의 원인이 되는 광 누설을 저감할 수 있는 액정 표시 장치에 대해서 도 23 및 도 24를 사용하여 설명한다.
도 23에 도시한 바와 같이, 개구부(362)(도 24의 (C) 참조)를 갖는 절연막(312)에서 투광성 도전막(308c)의 표면과 절연막(312)의 측면이 이루는 각도(이하에서 테이퍼각이라고 함)가 작다는 점에서 실시형태 1과 다르다. 또한, 절연막(314) 및 도전막(316a, 316b) 위에 평탄화막을 구비하지 않는다는 점에서도 실시형태 1과 다르다.
투광성 도전막(308c) 위에서, 투광성 도전막(308c)과 절연막(312)의 측면 사이의 테이퍼각을 5° 이상 45° 이하, 바람직하게는 5° 이상 30° 이하, 더 바람직하게는 10° 이상 20° 이하로 함으로써, 절연막(312) 위에 절연막(314)을 개재하여 제공되는 투광성 도전막(316b)의 요철이 완화된다. 즉, 배향막(318)의 피형성 영역의 요철이 저감되기 때문에, 액정층(320)에 포함되는 액정 분자의 배향 흐트러짐을 저감할 수 있다.
또한, 배향막(318)의 피형성 영역의 요철을 저감함으로써, 배향막(318)의 두께의 균일성을 향상시킬 수 있다. 배향막(318)의 두께가 액정 분자의 프리틸트각에 영향을 미치기 때문에, 배향막(318)의 두께의 균일성을 향상시킴으로써, 액정 분자의 프리틸트각을 제어할 수 있으며, 대표적으로는 액정 분자의 프리틸트각을 6° 이상으로 하면, 디스클리네이션이 발생하기 어렵다.
상술한 바와 같이 배향막(318)의 피형성 영역의 요철을 저감하기 때문에, 투광성 도전막(308c)과 절연막(312)의 측면 사이의 테이퍼각을 5° 이상 45° 이하, 바람직하게는 5° 이상 30° 이하, 더 바람직하게는 10° 이상 20° 이하로 함으로써, 프리틸트각에서 디스클리네이션이 발생하기 어렵게 되도록 액정 분자를 배향막(318)에 형성할 수 있으며, 액정층(320)에 포함되는 액정 분자의 배향 흐트러짐을 저감할 수 있다. 또한, 배향막(318)의 피형성 영역의 단차를 저감함으로써 광 누설을 저감할 수 있다.
여기서, 도 23에 도시한 액정 표시 장치의 제작 방법에 대해서 도 4, 도 5, 및 도 24를 사용하여 설명한다.
실시형태 1과 마찬가지로 도 4 및 도 5의 공정을 거쳐, 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a, 304b, 304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e), 절연막(311)을 형성한다. 또한, 상기 공정에서 제 1 내지 제 3 패터닝을 수행하여, 각각 도전막(304a, 304b, 304c), 산화물 반도체막(308a, 308b, 308d), 도전막(310a, 310b, 310c, 310d, 310e)을 형성한다.
다음에, 도 24의 (A)에 도시한 바와 같이, 원하는 영역에 제 4 패터닝에 의해 마스크(330)를 형성한다.
다음에, 열처리를 수행함으로써 도 24의 (B)에 도시한 바와 같이 마스크(330)의 측면과 절연막(311)의 표면이 이루는 각도가 축소되고, 측면이 만곡된 마스크(332)를 형성한다.
다음에, 마스크(332)로 덮이지 않은 영역의 절연막(311)을 에칭함으로써, 도 24의 (C)에 도시한 바와 같이 측면 사이의 테이퍼각이 5° 이상 45° 이하, 바람직하게는 5° 이상 30° 이하, 더 바람직하게는 10° 이상 20° 이하인 절연막(312)을 형성할 수 있다. 이 에칭 공정은 드라이 에칭을 사용하는 것이 바람직하다. 또한, 이 에칭 공정에서, 마스크(332)의 막 두께를 서서히 얇게 하고 마스크(332)의 면적을 서서히 축소시키는 것이 바람직하다. 이로써, 절연막(311)을 서서히 노출시키면서 에칭할 수 있으며, 형성되는 절연막(312)의 측면 사이의 테이퍼각을 작게 할 수 있다.
이 후, 실시형태 1과 마찬가지로, 절연막(314), 투광성 도전막(316a, 316b), 및 배향막(318)을 형성한다.
상술한 공정을 거쳐, 기판(302) 위에, 트랜지스터를 구비하는 화소부 및 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시되는 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 2의 구조를 갖는 액정 표시 장치에 대해서 도 25를 사용하여 설명한다.
도 25에 도시한 바와 같이, 기판(302) 위에 제공되는 소자부에 있어서, 투광성 도전막(308c)의 표면과 절연막(312)의 측면이 이루는 각도(이하에서 테이퍼각이라고 함)가 작다는 점에서 실시형태 1과 다르다. 또한, 이러한 절연막(312)의 구조 및 형성 방법은 실시형태 2에 제시된 절연막(312)을 적절히 참조할 수 있다.
투광성 도전막(308c)의 표면과 절연막(312)의 측면 사이의 테이퍼각이 작은 절연막(312)을 소자부에 제공함으로써, 도전막(316b)에서 표시 영역이 되는 영역의 요철을 저감시킬 수 있다. 이로써, 표시 영역 근방의 평탄화막(317)에서, 절연막(312)의 요철의 영향이 완화되기 때문에, 실시형태 1에 비해 평탄화막(317)의 표면의 요철을 더 저감시킬 수 있다. 이로써, 액정층(320)에 포함되는 액정 분자의 배향 흐트러짐을 더 저감시킬 수 있다. 또한, 배향막(318)의 피형성 영역의 단차를 저감함으로써, 광 누설을 더 저감시킬 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 및 2에 제시된 트랜지스터에 적용할 수 있는 변형예에 대해서 설명한다.
<변형예 1: 하지 절연막에 대해서>
실시형태 1 및 2에 제시된 트랜지스터(102, 103)에서 필요에 따라, 기판(302)과 도전막(304a, 304b, 304c) 사이에 하지 절연막을 제공할 수 있다. 하지 절연막의 재료로서는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄 등이 있다. 또한, 하지 절연막의 재료로서, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써 기판(302)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등이 산화물 반도체막(308a, 308b)으로 확산되는 것을 억제할 수 있다.
하지 절연막은 스퍼터링법이나 CVD법 등으로 형성할 수 있다.
<변형예 2: 게이트 절연막에 대해서>
실시형태 1 및 2에 제시된 트랜지스터(102, 103)에 있어서, 필요에 따라, 게이트 절연막으로서 기능하는 절연막의 적층 구조를 변형할 수 있다. 여기서는 트랜지스터(103)를 사용하여 설명한다.
도 26의 (A)에 도시한 바와 같이, 게이트 절연막은 절연막(305) 및 절연막(306)이 게이트 전극으로서 기능하는 도전막(304c) 측으로부터 순차적으로 적층된다.
도전막(304c) 측에 질화물 절연막으로 형성되는 절연막(305)을 제공함으로써, 도전막(304c)으로부터의 불순물, 대표적으로는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 산화물 반도체막(308b)으로 이동하는 것을 방지할 수 있다.
또한, 산화물 반도체막(308b) 측에 산화물 절연막으로 형성되는 절연막(306)을 제공함으로써, 절연막(306)과 산화물 반도체막(308b) 사이의 계면에서의 결함 준위 밀도를 저감할 수 있다. 이로써, 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 절연막(306)으로서, 절연막(312b)과 마찬가지로, 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막을 사용하여 형성하면, 절연막(306)과 산화물 반도체막(308b) 사이의 계면에서의 결함 준위 밀도를 더 저감할 수 있으므로 더 바람직하다.
또한, 도 26의 (A)에 도시한 바와 같이, 절연막(305)은 결함이 적은 질화물 절연막(305a)과, 수소 블로킹성이 높은 질화물 절연막(305b)이 도전막(304c) 측으로부터 순차적으로 적층되는 적층 구조로 할 수 있다. 절연막(305)으로서, 결함이 적은 질화물 절연막(305a)을 제공함으로써, 게이트 절연막의 절연 내압을 향상시킬 수 있다. 또한, 수소 블로킹성이 높은 질화물 절연막(305b)을 제공함으로써, 도전막(304c) 및 질화물 절연막(305a)으로부터의 수소가 산화물 반도체막(308b)으로 이동하는 것을 방지할 수 있다.
도 26의 (A)에 도시한 질화물 절연막(305a, 305b)의 제작 방법의 일례를 이하에서 설명한다. 우선, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해 결함이 적은 질화 실리콘막을 질화물 절연막(305a)으로서 성막한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고 수소를 블로킹할 수 있는 질화 실리콘막을 질화물 절연막(305b)으로서 형성한다. 이와 같은 형성 방법에 의해, 결함이 적고 수소를 블로킹할 수 있는 질화물 절연막이 적층된 게이트 절연막을 형성할 수 있다.
또는, 도 26의 (B)에 도시한 바와 같이, 절연막(305)은 불순물 블로킹성이 높은 질화물 절연막(305c)과, 결함이 적은 질화물 절연막(305a)과, 수소 블로킹성이 높은 질화물 절연막(305b)이 도전막(304c) 측으로부터 순차적으로 적층되는 적층 구조로 할 수 있다. 절연막(305)으로서, 불순물 블로킹성이 높은 질화물 절연막(305c)을 제공함으로써, 도전막(304c)으로부터의 불순물, 대표적으로는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 산화물 반도체막(308b)으로 이동하는 것을 방지할 수 있다.
도 26의 (B)에 도시한 질화물 절연막(305a, 305b, 305c)의 제작 방법의 일례를 이하에서 설명한다. 우선, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해 불순물 블로킹성이 높은 질화 실리콘막을 질화물 절연막(305c)으로서 형성한다. 다음에, 암모니아의 유량을 증가시킴으로써, 결함이 적은 질화 실리콘막을 질화물 절연막(305a)으로서 형성한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고 수소를 블로킹할 수 있는 질화 실리콘막을 질화물 절연막(305b)으로서 형성한다. 이와 같은 형성 방법에 의해, 결함이 적고 불순물을 블로킹할 수 있는 질화물 절연막이 적층된 절연막(305)을 형성할 수 있다.
<변형예 3: 한 쌍의 전극에 대해서>
실시형태 1 및 2에 제시된 액정 표시 장치에 있어서, 도전막(310a, 310b, 310c, 310d, 310e)에 사용할 수 있는 재료에 대해서 설명한다. 여기서는 트랜지스터(103)를 사용하여 설명한다.
실시형태 1 및 2에 제시된 트랜지스터(103)에 제공되는 도전막(310d, 310e)으로서 텅스텐, 티타늄, 알루미늄, 구리, 몰리브데넘, 크로뮴, 또는 탄탈럼 단독, 또는 이들의 합금 등, 산소와 결합되기 쉬운 도전 재료를 사용하는 것이 바람직하다. 이로써, 산화물 반도체막(308b)에 함유되는 산소와 도전막(310d, 310e)에 함유되는 도전 재료가 결합되어 산화물 반도체막(308b)에서 산소 결손이 많은 영역이 형성된다. 또한, 산화물 반도체막(308b)에 도전막(310d, 310e)을 형성하는 도전 재료의 구성 원소의 일부가 혼입될 경우도 있다. 그러므로, 도 27에 도시한 바와 같이, 산화물 반도체막(308b)에서, 도전막(310d, 310e)과 접촉하는 영역 근방에 저저항 영역(334a, 334b)이 형성된다. 저저항 영역(334a, 334b)은 도전막(310d, 310e)과 접촉하고, 절연막(306)과 도전막(310d, 310e) 사이에 제공된다. 저저항 영역(334a, 334b)은 도전성이 높기 때문에, 산화물 반도체막(308b)과 도전막(310d, 310e)의 접촉 저항을 저감시킬 수 있으며, 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 도전막(310d, 310e)을 상술한 산소와 결합되기 쉬운 도전 재료와, 질화 티타늄, 질화 탄탈럼, 루테늄 등 산소와 결합되기 어려운 도전 재료와의 적층 구조로 하여도 좋다. 이와 같은 적층 구조로 함으로써, 도전막(310d, 310e)과 절연막(312a) 사이의 계면에서 도전막(310d, 310e)의 산화를 억제할 수 있으며, 도전막(310d, 310e)의 고저항화를 억제할 수 있다.
<변형예 4: 산화물 반도체막에 대해서>
실시형태 1 및 2에 제시된 트랜지스터(102, 103)의 제작 방법에 있어서, 도전막(310a, 310b, 310d, 310e)을 형성한 후, 산화 분위기하에서 발생시킨 플라즈마에 산화물 반도체막(308a, 308b)을 노출시켜 산화물 반도체막(308a, 308b)에 산소를 공급할 수 있다. 산화 분위기로서는 산소, 오존, 일산화 이질소, 이산화질소 등의 분위기가 있다. 또한, 상기 플라즈마 처리에 있어서 기판(302) 측에 바이어스를 인가하지 않는 상태로 발생한 플라즈마에 산화물 반도체막(308a, 308b)을 노출시키는 것이 바람직하다. 이로써, 산화물 반도체막(308a, 308b)에 대미지를 주지 않고 산소를 공급할 수 있으며, 산화물 반도체막(308a, 308b) 내의 산소 결손량을 저감시킬 수 있다. 또한, 에칭 처리에 의해, 산화물 반도체막(308a, 308b)의 표면에 잔존하는 불순물, 예를 들어, 불소, 염소 등 할로겐 등을 제거할 수 있다.
<변형예 5: 산화물 반도체막에 대해서>
실시형태 1 및 2에 제시된 트랜지스터(102, 103)에 있어서, 필요에 따라, 산화물 반도체막을 적층 구조로 할 수 있다. 여기서는 트랜지스터(103)를 사용하여 설명한다.
도 28에 도시한 트랜지스터는 절연막(306)과 도전막(310d, 310e) 사이에 산화물 반도체막을 포함한 다층막(336)이 제공되어 있다.
다층막(336)은 산화물 반도체막(336a) 및 산화물막(336b)을 구비한다. 즉 다층막(336)은 2층 구조이다. 또한, 산화물 반도체막(336a)의 일부가 채널 영역으로서 기능한다. 또한, 다층막(336)에 접촉하도록 절연막(312a)이 제공되어 있으며, 절연막(312a)에 접촉하도록 산화물막(336b)이 제공되어 있다. 즉 산화물 반도체막(336a)과 절연막(312a) 사이에 산화물막(336b)이 제공되어 있다.
산화물막(336b)은 산화물 반도체막(336a)을 구성하는 원소 중 1종류 이상으로 구성되는 산화물막이다. 산화물막(336b)은 산화물 반도체막(336a)을 구성하는 원소 중 1종류 이상으로 구성되기 때문에, 산화물 반도체막(336a)과 산화물막(336b) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
산화물막(336b)은, 대표적으로 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이고, 산화물 반도체막(336a)보다 전도대 하단의 에너지가 진공 준위에 가깝고, 대표적으로는 산화물막(336b)의 전도대 하단의 에너지와 산화물 반도체막(336a)의 전도대 하단의 에너지 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉 산화물막(336b)의 전자 친화력과 산화물 반도체막(336a)의 전자 친화력 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물막(336b)은 In을 함유하면, 캐리어 이동도(전자 이동도)가 높아지므로 바람직하다.
In보다 높은 원자수비로 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf가 함유되는 산화물막(336b)은 이하의 효과를 가질 수도 있다. (1) 산화물막(336b)의 에너지 갭을 크게 함. (2) 산화물막(336b)의 전자 친화력을 작게 함. (3) 외부로부터의 불순물을 차폐함. (4) 산화물 반도체막(336a)에 비해 절연성이 높아짐. (5) Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf는 산소와의 결합력이 강한 금속 원소이기 때문에, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf가 In보다 높은 원자수비로 함유되는 경우, 산소 결손이 발생하기 어려워진다.
산화물막(336b)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In과 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만이고 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic% 이상이다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체막(336a)과 비교하여 산화물막(336b)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 크고, 대표적으로는 산화물 반도체막(336a)에 포함되는 상기 원자와 비교하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 큰 원자수비이다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물막(336b)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 산화물 반도체막(336a)을 In:M:Zn=x2:y2:z2[원자수비]로 하면 y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2의 1.5배 이상이다. 더 바람직하게는 y1/x1은 y2/x2보다 2배 이상 크고, 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때, 산화물막(336b)에서, y1이 x1 이상이라면 상기 산화물 반도체막이 사용된 트랜지스터에 안정적인 전기적 특성을 부여할 수 있어 바람직하다. 다만, y1이 x1의 3배 이상이 되면 상기 산화물 반도체막이 사용된 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y1은 x1의 3배 미만인 것이 바람직하다.
예를 들어, 산화물 반도체막(336a)으로서 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물막(336b)으로서 원자수비가 In:Ga:Zn=1:3:n(n은 2 이상 8 이하의 정수), In:Ga:Zn=1:6:m(m은 2 이상 10 이하의 정수), 또는 In:Ga:Zn=1:9:6인 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체막(336a) 및 산화물막(336b)의 원자수비에 있어서 각각 상기 원자수비의 플러스마이너스 20%의 변동이 오차 범위에 포함된다. 또한, 산화물 반도체막(336a)에서 Zn의 비율이 Ga 이상이면 CAAC-OS가 형성되기 쉬워져 바람직하다.
산화물막(336b)은 나중에 절연막(312b)을 형성할 때, 산화물 반도체막(336a)이 입는 대미지를 완화시키는 막으로서도 기능한다.
산화물막(336b)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물막(336b)은 산화물 반도체막(336a)과 마찬가지로, 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 나중에 설명하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 나중에 설명하는 미결정 구조, 또는 비정질 구조를 포함한다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)이 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상을 포함한 혼합막을 구성하여도 좋다. 혼합막은 예를 들어, 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상의 영역을 포함하는 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 구조 영역, 미결정 구조 영역, 다결정 구조 영역, CAAC-OS 영역, 단결정 구조 영역 중 어느 2종류 이상의 영역으로 이루어진 적층 구조를 갖는 경우가 있다.
여기서는 산화물 반도체막(336a)과 절연막(312a) 사이에 산화물막(336b)이 제공되어 있다. 그러므로, 산화물막(336b)과 절연막(312a) 사이에 불순물 및 결함으로 인한 트랩 준위가 형성되어도 상기 트랩 준위와 산화물 반도체막(336a) 사이에 거리가 있다. 이로써, 산화물 반도체막(336a)을 흐르는 전자가 트랩 준위에 트랩되기 어려워져 트랜지스터의 온 전류를 증대시킬 수 있음과 함께 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 트랩되면 이 전자는 음의 고정 전하가 된다. 이로써, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(336a)과 트랩 준위 사이에 거리가 있기 때문에 트랩 준위에서의 전자 트랩을 저감시킬 수 있으며 문턱 전압의 변동을 저감시킬 수 있다.
또한, 산화물막(336b)은 외부로부터의 불순물을 차폐할 수 있기 때문에, 외부로부터 산화물 반도체막(336a)으로 이동하는 불순물량을 저감시킬 수 있다. 또한, 산화물막(336b)에는 산소 결손이 형성되기 어렵다. 그러므로, 산화물 반도체막(336a) 내의 불순물 농도 및 산소 결손량을 저감시킬 수 있다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)은 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 막간에서 연속적으로 변화되는 구조를 말함)이 형성되도록 제작한다. 즉, 각 막간의 계면에서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약에 적층된 산화물 반도체막(336a) 및 산화물막(336b) 사이에 불순물이 혼재하고 있으면 에너지 밴드의 연속성이 저하되어 계면에서 캐리어가 트랩되거나 또는 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드록 챔버를 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다. 산화물 반도체막에 있어서 불순물인 물 등을 가능한 한 제거하기 위해서, 스퍼터링 장치의 각 챔버를 크라이오 펌프와 같은 흡착식 진공 배기 펌프로 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 사용함으로써, 배기계로부터 가스, 특히 탄소 또는 수소를 함유한 가스가 챔버 내로 역류되지 않도록 하는 것이 바람직하다.
또한, 도 28에서는 다층막(336)을 산화물 반도체막(336a) 및 산화물막(336b)으로 이루어진 2층 구조로 하였지만, 절연막(306)과 산화물 반도체막(336a) 사이에 산화물막(336b)과 같은 막을 더 제공하여 이루어진 3층 구조로 하여도 좋다. 이 경우에는 절연막(306)과 산화물 반도체막(336a) 사이에 제공하는 산화물막의 두께가 산화물 반도체막(336a)보다 작은 것이 바람직하다. 산화물막의 두께를 1nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감할 수 있다.
<변형예 6: 산화물 반도체막에 대해서>
변형예 5에 제시된 산화물 반도체막을 포함하는 다층막의 구조는 적절히 변형시킬 수 있다. 여기서는 트랜지스터(103)를 사용하여 설명한다.
도 29에 도시한 바와 같이 절연막(306)과 절연막(312a) 사이에, 산화물 반도체막을 포함하는 다층막(336)이 제공되어 있다.
다층막(336)은 절연막(306)과 도전막(310d, 310e) 사이에 제공되는 산화물 반도체막(336a)과, 산화물 반도체막(336a) 및 도전막(310d, 310e) 위에 제공되는 산화물막(336b)을 구비한다. 또한, 산화물 반도체막(336a)의 일부가 채널 영역으로서 기능한다. 또한, 다층막(336)에 접촉하도록 절연막(312a)이 제공되고, 절연막(312a)에 접촉하도록 산화물막(336b)이 제공되어 있다. 즉 산화물 반도체막(336a)과 절연막(312a) 사이에 산화물막(336b)이 제공되어 있다.
본 변형예에 제시되는 트랜지스터(103)는 도전막(310d, 310e)이 산화물 반도체막(336a)에 접촉하기 때문에, 변형예 5에 제시된 트랜지스터에 비해 산화물 반도체막(336a)과 도전막(310d, 310e)의 접촉 저항이 낮고 온 전류가 향상된 트랜지스터이다.
또한, 본 변형예에 제시되는 트랜지스터(103)는 도전막(310d, 310e)이 산화물 반도체막(336a)에 접촉하기 때문에, 산화물 반도체막(336a)과 도전막(310d, 310e)의 접촉 저항을 증대시키지 않고 산화물막(336b)을 두껍게 할 수 있다. 이로써, 절연막(312b) 형성 시의 플라즈마 대미지 또는 절연막(312a, 312b)의 구성 원소 혼입 등으로 인하여 생기는 트랩 준위가 산화물 반도체막(336a)과 산화물막(336b) 사이의 계면 근방에 형성되는 것을 억제할 수 있다. 즉 본 변형예에 제시된 트랜지스터는 온 전류의 향상 및 문턱 전압의 변동량의 저감 양쪽 모두를 달성할 수 있다.
<변형예 7: 트랜지스터의 구조에 대해서>
실시형태 1 및 2에 제시된 트랜지스터(102, 103)에서, 필요에 따라, 산화물 반도체막을 개재하여 서로 대향하는 복수의 게이트 전극을 제공할 수 있다. 여기서는 트랜지스터(103)를 사용하여 설명한다.
도 30에 도시한 트랜지스터(103)는 기판(302) 위에 제공되는 도전막(304c)을 구비한다. 또한, 기판(302) 및 도전막(304c) 위에 제공되는 절연막(305) 및 절연막(306)과, 절연막(305) 및 절연막(306)을 개재하여 도전막(304c)과 중첩되는 산화물 반도체막(308b)과, 산화물 반도체막(308b)에 접촉하는 도전막(310d, 310e)을 구비한다. 또한, 절연막(306), 산화물 반도체막(308b), 및 도전막(310d, 310e) 위에, 절연막(312a) 및 절연막(312b)의 적층으로 이루어진 절연막(312), 및 절연막(314)이 제공된다. 또한, 절연막(312) 및 절연막(314)을 개재하여 산화물 반도체막(308b)과 중첩되는 도전막(316c)을 구비한다.
도전막(304c) 및 도전막(316c)은 산화물 반도체막(308b)을 개재하여 대향한다. 또한, 도전막(304c) 및 도전막(316c)은 게이트 전극으로서 기능한다. 도전막(316c)은 투광성 도전막(316b)과 동시에 형성함으로써 공정 수를 삭감할 수 있어 바람직하다.
본 변형예에 제시된 트랜지스터(103)는 산화물 반도체막(308b)을 개재하여 대향하는 도전막(304c) 및 도전막(316c)을 구비한다. 도전막(304c) 및 도전막(316c)에 상이한 전위를 인가함으로써 트랜지스터(103)의 문턱 전압을 제어할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치에 포함되는 트랜지스터의 산화물 반도체막(308a, 308b), 투광성 도전막(308c), 및 다층막(336)에 적용될 수 있는 일 형태에 대해서 설명한다. 또한, 여기서는 산화물 반도체막을 일례로 사용하여 설명하지만, 다층막에 포함되는 산화물막도 같은 구조를 가질 수 있다.
산화물 반도체막은 단결정 구조의 산화물 반도체(이하에서 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하에서 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하에서 미결정 산화물 반도체라고 함), 및 비정질 구조의 산화물 반도체(이하에서 비정질 산화물 반도체라고 함) 중 하나 이상으로 구성되어도 좋다. 또한, 산화물 반도체막은 CAAC-OS로 구성되어도 좋다. 또한, 산화물 반도체막은 비정질 산화물 반도체 및 결정립을 갖는 산화물 반도체로 구성되어도 좋다. 이하에서, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체에 대해서 설명한다.
<단결정 산화물 반도체>
단결정 산화물 반도체는 예를 들어, 불순물 농도가 낮고 결함 준위 밀도가 낮기(산소 결손이 적기) 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체가 채널 영역에 사용된 트랜지스터는 전기적 특성이 노멀리온이 되기 어려울 수 있다. 또한, 단결정 산화물 반도체는 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아질 수 있다. 따라서, 단결정 산화물 반도체가 채널 영역에 사용된 트랜지스터는 전기적 특성 변동이 작고 신뢰성이 높은 트랜지스터가 될 수 있다.
<CAAC-OS>
CAAC-OS는 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS는 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는 CAAC-OS에 대해서 자세히 설명한다.
CAAC-OS를 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 경우, 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS에 포함되는 결정부를 시료 면에 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS를 시료 면에 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터 CAAC-OS의 결정부가 배향성을 갖는 것을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS의 구조 해석을 수행한 경우, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS를 out-of-plane법에 의해 해석한 경우에, 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 CAAC-OS를 해석하면, 2θ가 56° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면, (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS의 경우에는, 2θ를 56° 근방에 고정시켜 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS에서는 다른 결정부들간에서 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS를 성막하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS의 결정부가 CAAC-OS의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS를 out-of-plane법에 의해 해석하면, 2θ가 31° 근방인 피크에 더하여 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS는 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
또한, CAAC-OS는 예를 들어, 전자 회절 패턴에서 스폿(휘점)이 관측될 수 있다. 또한, 특히 빔 직경이 10nmφ 이하 또는 5nmφ 이하인 전자빔을 사용하여 얻어지는 전자 회절 패턴을 나노빔 전자 회절 패턴이라고 부른다. 도 31은 CAAC-OS를 갖는 시료의 나노빔 전자 회절 패턴의 일례이다. 여기서는 시료를 CAAC-OS의 피형성면에 수직인 방향으로 절단하여 두께 40nm 정도의 박편(薄片)으로 한다. 또한, 여기서는 빔 직경이 1nmφ인 전자빔을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 31을 보면 알 수 있듯이 CAAC-OS의 나노빔 전자 회절 패턴에서는 스폿이 관측된다.
CAAC-OS는 예를 들어, 불순물 농도를 저감시킴으로써 형성할 수 있는 경우가 있다. 여기서 불순물이란, 수소, 탄소, 실리콘, 천이 금속 원소 등 산화물 반도체의 주성분 이외의 원소이다. 특히 실리콘 등의 원소는 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강하다. 따라서, 상기 원소가 산화물 반도체로부터 산소를 빼앗는 경우, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시킬 수 있다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 산화물 반도체의 결정성을 저하시킬 수 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 또한, 산화물 반도체에 함유되는 불순물은 캐리어 발생원이 되는 경우가 있다.
한편, CAAC-OS에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS의 형성 과정에서, 산화물 반도체의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방보다 표면의 근방에서는 결정부가 차지하는 비율이 높을 수 있다. 또한, CAAC-OS에 불순물이 혼입되면, 이 불순물 혼입 영역에서 결정부의 결정성이 저하될 수 있다.
또한 CAAC-OS는 예를 들어, 결함 준위 밀도를 저감시킴으로써 형성할 수 있다. 산화물 반도체에서 예를 들어, 산소 결손이 있으면 결함 준위 밀도가 증가된다. 산소 결손은 캐리어 트랩이 되거나, 수소를 트랩함으로써 캐리어 발생원이 되는 경우가 있다. CAAC-OS를 형성하기 위해서는 예를 들어, 산화물 반도체에 산소 결손을 발생시키지 않는 것이 중요하다. 따라서, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 또는, CAAC-OS는 산소 결손이 적은 산화물 반도체이다.
CAAC-OS에서 일정 광전류 측정법(CPM: Constant Photocurrent Method)에 의해 얻어지는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만, 더 바람직하게는 5×10-5/cm 미만이다. 흡수 계수는 산소 결손 및 불순물의 혼입에서 유래하는 국재 준위(局在 準位)에 따른 에너지(파장으로 환산)와 양의 상관 관계(positive correlation)가 있기 때문에, CAAC-OS에서의 결함 준위 밀도가 매우 낮다.
또한, CPM 측정에 의해 얻어진 흡수 계수의 커브로부터, 밴드의 테일로 인한 우르바흐 테일(urbach tail)이라고 불리는 흡수 계수분을 뺌으로써, 결함 준위에 기인하는 흡수 계수를 다음 수학식에 의해 산출할 수 있다. 또한, 우르바흐 테일이란, CPM 측정으로 얻어진 흡수 계수의 커브에서 일정한 기울기를 갖는 영역을 말하며 이 기울기를 우르바흐 에너지라고 한다.
[수학식 1]
Figure pat00001
여기서, α(E)는 각 에너지에서의 흡수 계수를 나타내고, αu는 우르바흐 테일에 기인하는 흡수 계수를 나타낸다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 CAAC-OS가 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기적 특성의 변동이 작다.
<CAAC-OS의 제작 방법>
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS의 형상(피 형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS가 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 열처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS의 형성 방법으로서는, 다음 3가지를 들 수 있다.
제 1 방법은 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 2 방법은 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 수행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 3 방법은 첫 번째 층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하고, 두 번째 층의 산화물 반도체막을 형성함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
여기서는 제 1 방법을 사용하여 CAAC-OS를 형성하는 방법에 대해서 설명한다.
<타깃 및 그 제작 방법>
또한, CAAC-OS는 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 성막한다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피형성면에 도달함으로써 CAAC-OS를 성막할 수 있다.
또한, CAAC-OS를 성막하기 위해 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막 챔버 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더 바람직하게는 -120℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 피형성면의 가열 온도(예를 들어 기판 가열 온도)를 높임으로써 피형성면 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 피형성면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 피형성면의 온도를 높임으로써 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 피형성면에 도달한 경우에 상기 피형성면 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피형성면에 부착된다. 또한, 산화물의 종류에 따라 다르지만, 스퍼터링 입자는 a-b면에 평행한 면의 직경(원 상당 직경)이 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도이다. 또한, 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 육각형 면이 a-b면에 평행한 면인 육각 기둥 형상이어도 좋다. 이 경우에는 육각형 면에 수직인 방향이 c축 방향이다.
또한, 산소의 양이온을 사용하여 스퍼터링용 타깃을 스퍼터링함으로써, 성막 시의 플라즈마로 인한 대미지를 경감할 수 있다. 따라서, 이온이 스퍼터링용 타깃의 표면에 충돌될 때, 스퍼터링용 타깃의 결정성이 저하되거나 또는 비정질화되는 것을 억제할 수 있다.
또한, 산소 또는 아르곤의 양이온을 사용하여 스퍼터링용 타깃을 스퍼터링함으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 육각 기둥 형상인 경우, 육각형 면의 모서리 부분에 양의 전하를 대전시킬 수 있다. 육각형 면의 모서리 부분에 양의 전하를 가짐으로써, 하나의 스퍼터링 입자에서 양의 전하들이 서로 반발하며, 평판 형상 또는 펠릿 형상을 유지할 수 있다.
평판 형상 또는 펠릿 형상의 스퍼터링 입자의 면의 모서리 부분이 양의 전하를 갖기 위해서는 직류(DC) 전원을 사용하는 것이 바람직하다. 또한, 고주파(RF) 전원, 교류(AC) 전원을 사용할 수도 있다. 다만, RF 전원은 대면적 기판으로의 성막이 가능한 스퍼터링 장치에는 적용하기 어렵다. 또한 이하에서 제시하는 관점에서 보아 AC 전원보다 DC 전원을 사용하는 것이 바람직하다고 생각된다.
AC 전원을 사용한 경우, 인접하는 타깃들이 서로 교대로 캐소드 전위와 애노드 전위가 된다. 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 양으로 대전되어 있는 경우, 서로 반발함으로써, 평판 형상 또는 펠릿 형상을 유지할 수 있다. 다만, AC 전원을 사용한 경우, 순간적으로 전계가 인가되지 않는 시간이 있기 때문에, 평판 형상 또는 펠릿 형상의 스퍼터링 입자에 대전된 전하가 소실되어 스퍼터링 입자의 구조가 흐트러질 수 있다. 따라서, AC 전원보다 DC 전원을 사용하는 것이 바람직함을 알 수 있다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라즈마로 인한 대미지를 경감시키는 것이 바람직하다. 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn계 화합물 타깃에 대해서 이하에서 기재한다.
InOX분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후에 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써, 다결정의 In-Ga-Zn계 화합물 타깃을 제작한다. 또한, 상기 가압 처리는 냉각(또는 방랭)하면서 수행하여도 좋고 가열하면서 수행하여도 좋다. 또한 X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InOX분말, GaOY분말, 및 ZnOZ분말의 비율이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 3:1:2, 1:3:2, 1:6:4, 또는 1:9:6이다. 다만, 분말의 종류나 그 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
상술한 바와 같은 방법으로 스퍼터링용 타깃을 사용함으로써, 두께가 균일하며 결정의 배향이 정렬된 산화물 반도체막을 성막할 수 있다.
<다결정 산화물 반도체>
다결정 산화물 반도체는 복수의 결정립을 포함한다. 다결정 산화물 반도체는 예를 들어, 비정질부를 갖는 경우가 있다.
다결정 산화물 반도체는 예를 들어, TEM에 의한 관찰상에서 결정립을 확인할 수 있는 경우가 있다. 다결정 산화물 반도체에 포함되는 결정립은 예를 들어, TEM에 의한 관찰상에서 입경이 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하인 경우가 많다. 또한, 다결정 산화물 반도체는 예를 들어, TEM에 의한 관찰상에서 비정질부와 결정립의 경계, 결정립과 결정립의 경계를 확인할 수 있는 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들어, TEM에 의한 관찰상에서 입계를 명확히 확인할 수 있는 경우가 있다.
다결정 산화물 반도체는 예를 들어, 복수의 결정립을 갖고, 이 복수의 결정립에서 방위가 서로 다른 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들어, XRD 장치를 사용하여 out-of-plane법에 의해 분석하면, 배향을 나타내는 2θ가 31° 근방인 피크, 또는 복수 종류의 배향을 나타내는 피크가 나타날 수 있다. 또한, 다결정 산화물 반도체는 예를 들어, 전자 회절 패턴에서 스폿이 관측될 수 있다.
다결정 산화물 반도체는 예를 들어, 높은 결정성을 가지므로 전자 이동도가 높은 경우가 있다. 따라서, 다결정 산화물 반도체가 채널 영역에 사용된 트랜지스터는 전계 효과 이동도가 높다. 다만, 다결정 산화물 반도체는 입계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체의 입계는 결함 준위가 된다. 다결정 산화물 반도체는 입계가 캐리어 발생원, 트랩 준위가 되는 경우가 있기 때문에, 다결정 산화물 반도체가 채널 영역에 사용된 트랜지스터는 CAAC-OS가 채널 영역에 사용된 트랜지스터에 비해 전기적 특성의 변동이 크며, 신뢰성이 낮은 트랜지스터가 될 수 있다.
다결정 산화물 반도체는 고온 열처리 또는 레이저광 처리에 의해 형성할 수 있다.
<미결정 산화물 반도체>
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 TEM에 의한 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성이 있다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막은 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치에 의해 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부의 직경과 프로브 직경이 가깝거나 결정부의 직경보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 스폿이 관측된다. 또한, 나노빔 전자 회절에 의해 nc-OS막을 관찰하면, 휘도가 높은 원 형(환 형)의 영역이 관측되는 경우가 있다. 또한, 나노빔 전자 회절에 의해 nc-OS막을 관찰하면, 원 형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 32는 측정 부분을 변경하여 나노빔 전자 회절에 의해 nc-OS막을 갖는 시료를 관찰한 예이다. 여기서는 시료를 nc-OS막의 피형성면에 수직인 방향으로 절단하여 두께 10nm 이하의 박편으로 한다. 또한, 여기서는 프로브 직경이 1nm인 전자빔을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 32를 보면 알 수 있듯이 나노빔 전자 회절에 의해 nc-OS막을 관찰하면, 결정면을 나타내는 회절 패턴이 보이지만, 특정 방향의 결정면에 대한 배향성은 보이지 않았다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
따라서, nc-OS막은 CAAC-OS막보다 캐리어 밀도가 높은 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높은 경우가 있다. 그러므로, nc-OS막이 사용된 트랜지스터는 전계 효과 이동도가 높은 경우가 있다. 또한, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높기 때문에 캐리어 트랩이 많은 경우가 있다. 그러므로, nc-OS막이 사용된 트랜지스터는 CAAC-OS막이 사용된 트랜지스터에 비해 전기적 특성의 변동이 크며 신뢰성이 낮은 트랜지스터가 된다. 다만, nc-OS막은 불순물이 비교적 많이 함유되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 용이하게 형성되어 용도에 따라서는 바람직하게 사용할 수 있는 경우가 있다. 따라서, nc-OS막이 사용된 트랜지스터를 구비하는 반도체 장치는 높은 생산성으로 제작 가능한 경우가 있다.
<미결정 산화물 반도체막의 제작 방법>
다음에, 미결정 산화물 반도체막의 성막 방법에 대해서 이하에서 설명한다. 미결정 산화물 반도체막은 실온 이상 75℃ 이하, 바람직하게는 실온 이상 50℃ 이하의 온도로 산소를 함유한 분위기하에서 스퍼터링법에 의해 형성된다. 산소를 함유한 분위기하에서 막을 형성함으로써, 미결정 산화물 반도체막 내의 산소 결손을 저감시켜 미결정 영역을 포함하는 막으로 할 수 있다.
미결정 산화물 반도체막에 있어서 산소 결손을 저감시킴으로써, 물성이 안정된 막으로 할 수 있다. 특히 미결정 산화물 반도체막을 적용하여 반도체 장치를 제작하는 경우, 미결정 산화물 반도체막 내의 산소 결손은 도너가 되어, 미결정 산화물 반도체막 내에 캐리어인 전자를 생성하여 반도체 장치의 전기적 특성 변동의 요인이 된다. 따라서, 산소 결손이 저감된 미결정 산화물 반도체막을 사용하여 반도체 장치를 제작함으로써, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 미결정 산화물 반도체막에 있어서, 성막 분위기의 산소 분압을 높이면, 산소 결손이 더 저감될 수 있어 바람직하다. 더 구체적으로는, 성막 분위기의 산소 분압을 33% 이상으로 하는 것이 바람직하다.
또한, 스퍼터링법에 의해 미결정 산화물 반도체막을 형성하는 데 사용하는 타깃은 CAAC-OS와 같은 타깃 및 그 제작 방법을 사용할 수 있다.
또한, nc-OS는 불순물이 비교적 많이 함유되어 있어도 형성할 수 있기 때문에, CAAC-OS보다 용이하게 형성되어 용도에 따라서는 바람직하게 사용할 수 있는 경우가 있다. 예를 들어 AC 전원을 사용한 스퍼터링법 등의 성막 방법에 의해 nc-OS막을 형성하여도 좋다. AC 전원을 사용한 스퍼터링법은 대형 기판에 대한 매우 균일한 성막이 가능하기 때문에, nc-OS가 채널 영역에 사용된 트랜지스터를 구비하는 반도체 장치는 높은 생산성으로 제작할 수 있다.
<비정질 산화물 반도체>
비정질 산화물 반도체는 예를 들어, 원자 배열이 무질서한 층이고 결정부를 갖지 않는다. 또는, 비정질 산화물 반도체는 예를 들어, 석영과 같은 무정형 상태를 가지며, 원자 배열에 규칙성이 보이지 않는다.
비정질 산화물 반도체는 예를 들어, TEM에 의한 관찰상에서는 결정부를 확인할 수 없는 경우가 있다.
비정질 산화물 반도체는 XRD 장치를 사용하여 out-of-plane법에 의해 분석하면, 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 비정질 산화물 반도체막은 예를 들어, 전자 회절 패턴에서 할로 패턴이 관측되는 경우가 있다. 또한, 비정질 산화물 반도체막은 예를 들어, 나노빔 전자 회절 패턴에서 스폿이 관측되지 않고 할로 패턴이 관측되는 경우가 있다.
비정질 산화물 반도체는 예를 들어, 수소 등 불순물을 높은 농도로 함유시킴으로써 형성할 수 있는 경우가 있다. 따라서, 비정질 산화물 반도체는 예를 들어, 불순물을 높은 농도로 함유한 산화물 반도체이다.
산화물 반도체에 불순물이 높은 농도로 함유되면, 산화물 반도체에 산소 결손 등의 결함 준위를 형성하는 경우가 있다. 따라서, 불순물 농도가 높은 비정질 산화물 반도체는 결함 준위 밀도가 높다. 또한, 비정질 산화물 반도체는 결정성이 낮기 때문에, CAAC-OS나 nc-OS에 비해 결함 준위 밀도가 높다.
따라서, 비정질 산화물 반도체는 nc-OS에 비해 캐리어 밀도가 더 높은 경우가 있다. 이로써, 비정질 산화물 반도체가 채널 영역에 사용된 트랜지스터는 전기적 특성이 노멀리온이 될 수 있다. 그러므로, 전기적 특성이 노멀리온인 것이 요구되는 트랜지스터에 바람직하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체는 결함 준위 밀도가 높기 때문에, 트랩 준위 밀도도 높은 경우가 있다. 따라서, 비정질 산화물 반도체가 채널 영역에 사용된 트랜지스터는 CAAC-OS나 nc-OS가 채널 영역에 사용된 트랜지스터에 비해 전기적 특성의 변동이 크고 신뢰성이 낮은 트랜지스터가 되는 경우가 있다. 다만, 비정질 산화물 반도체는 불순물이 비교적 많이 함유되는 성막 방법으로도 형성할 수 있기 때문에, 용이하게 형성되어 용도에 따라서는 바람직하게 사용할 수 있는 경우가 있다. 예를 들어, 스핀 코팅법, 졸겔법, 침지법(浸漬法), 스프레이법, 스크린 인쇄법, 콘택트 프린트법, 잉크젯 인쇄법, 롤 코팅법, 분무(mist) CVD법 등의 성막 방법에 의해 비정질 산화물 반도체를 형성하여도 좋다. 따라서, 비정질 산화물 반도체가 채널 영역에 사용된 트랜지스터를 구비하는 반도체 장치는 높은 생산성으로 제작할 수 있다.
또한, 산화물 반도체는 예를 들어, 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체는 예를 들어, 수소 등의 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체는 예를 들어, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 예를 들어 단결정 산화물 반도체는 CAAC-OS보다 밀도가 높은 경우가 있다. 또한, 예를 들어 CAAC-OS는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 또한, 예를 들어 다결정 산화물 반도체는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 또한, 예를 들어 미결정 산화물 반도체는 비정질 산화물 반도체보다 밀도가 높은 경우가 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있는 휴먼 인터페이스에 대해서 설명한다. 특히 피검지체의 근접 또는 접촉을 검지 가능한 센서(이하에서 터치 센서라고 부름)의 구성예에 대해서 설명한다.
터치 센서로서는 정전 용량 방식, 저항막 방식, 표면 탄성 방식, 적외선 방식, 광학 방식 등 각종 방식을 사용할 수 있다.
정전 용량 방식의 터치 센서로서, 대표적으로는 표면 정전 용량(surface capacitive) 방식, 투영 정전 용량(projected capacitive) 방식 등이 있다. 또한, 투영 정전 용량 방식으로서는 주로 구동 방법에 따라 자기 용량 방식, 상호 용량 방식 등이 있다. 여기서, 상호 용량 방식을 사용하면, 다점(多点) 동시 검출(다점 검출, 멀티 터치(multi-touch)라고도 함)이 가능하게 되어 바람직하다.
여기서는 터치 센서에 대해서 자세히 설명하지만, 이 이외에 카메라(적외선 카메라를 포함함) 등에 의해 피검지체(예를 들어 손가락이나 손바닥)의 동작(몸짓)이나 사용자의 시점 동작 등을 검지할 수 있는 센서를 휴먼 인터페이스로서 사용할 수도 있다.
<센서의 검지 방법 예>
도 33의 (A) 및 (B)는 상호 용량 방식의 터치 센서의 구성을 도시한 모식도와, 입출력 파형의 모식도이다. 터치 센서는 한 쌍의 전극을 구비하고, 이들 사이에 용량이 형성되어 있다. 한 쌍의 전극 중 한쪽 전극에 입력 전압이 입력된다. 또한, 다른 쪽 전극에 흐르는 전류(또는 다른 쪽 전극의 전위)를 검출하는 검출 회로를 구비한다.
예를 들어, 도 33의 (A)에 도시한 바와 같이, 입력 전압의 파형으로서 구형파를 사용한 경우, 출력 전류 파형으로서 날카로운 피크를 갖는 파형이 검출된다.
또한, 도 33의 (B)에 도시한 바와 같이, 전도성을 갖는 피검지체가 용량에 근접 또는 접촉한 경우, 전극간의 전하 용량이 감소되기 때문에, 이에 대응하여 출력의 전류값이 감소된다.
이와 같이 입력 전압에 대한 출력 전류(또는 전위)의 변화를 사용하여 용량의 변화를 검출함으로써, 피검지체에 의한 근접 또는 접촉을 검지할 수 있다.
<터치 센서의 구성예>
도 33의 (C)는 매트릭스 형태로 배치된 복수의 용량을 구비한 터치 센서의 구성예를 도시한 것이다.
터치 센서는 X방향(지면 가로 방향)으로 연장되는 복수의 배선과, 이들 복수의 배선과 교차되고 Y방향(지면 세로 방향)으로 연장되는 복수의 배선을 구비한다. 교차되는 2개의 배선간에는 용량이 형성된다.
또한, X방향으로 연장되는 배선에는 입력 전압 또는 공통 전위(접지 전위, 기준 전위를 포함함)가 입력된다. 또한, Y방향으로 연장되는 배선에는 검출 회로(예를 들어, 소스 미터, 센스 앰프 등)가 전기적으로 접속되고, 상기 배선에 흐르는 전류(또는 전위)를 검출할 수 있다.
터치 센서는 X방향으로 연장되는 복수의 배선에 순차적으로 입력 전압이 입력되도록 주사하여, Y방향으로 연장되는 배선에 흐르는 전류(또는 전위)의 변화를 검출함으로써, 피검지체의 이차원적인 센싱이 가능하게 된다.
<터치 패널의 구성예>
이하에서는 복수의 화소를 구비한 표시부와 터치 센서를 구비한 터치 패널의 구성예와, 상기 터치 패널을 전자 기기에 조합한 예에 대해서 설명한다.
도 34의 (A)는 터치 패널을 구비한 전자 기기의 단면 개략도이다.
전자 기기(3530)는 하우징(3531)과, 상기 하우징(3531) 내에 적어도 터치 패널(3532), 배터리(3533), 제어부(3534)를 구비한다. 또한, 터치 패널(3532)은 제어부(3534)와 배선(3535)을 통하여 전기적으로 접속된다. 제어부(3534)에 의해 표시부로의 화상 표시나 터치 센서의 센싱 동작이 제어된다. 또한, 배터리(3533)는 제어부(3534)와 배선(3536)을 통하여 전기적으로 접속되어 제어부(3534)에 전력을 공급할 수 있다.
터치 패널(3532)은 그 표시면 측이 하우징(3531)보다 외측에 노출되도록 제공된다. 터치 패널(3532)의 노출된 면에 화상을 표시함과 함께, 접촉 또는 근접하는 피검지체를 검지할 수 있다.
도 34의 (B) 내지 (D)에 터치 패널의 구성예를 도시하였다.
도 34의 (B)에 도시한 터치 패널(3532)은 제 1 기판(3541)과 제 2 기판(3543) 사이에 표시부(3542)를 구비한 표시 패널(3540)과, 터치 센서(3544)를 구비한 제 3 기판(3545)과, 보호 기판(3546)을 구비한다.
표시 패널(3540)로서는 액정 소자가 적용된 액정 표시 장치나 전자 종이 등 각종 표시 장치를 사용할 수 있다. 또한, 터치 패널(3532)은 표시 패널(3540)의 구성에 따라 백라이트나 편광판 등을 별도 구비하여도 좋다.
보호 기판(3546)의 한쪽 면에 피검지체가 접촉 또는 근접하기 때문에, 적어도 그 표면은 기계적 강도가 높여진 것이 바람직하다. 예를 들어, 이온 교환법이나 풍랭 강화법(thermal tempering method) 등을 이용한 화학적 또는 물리적 처리가 수행되어 그 표면에 압축 응력이 가해진 강화 유리를 보호 기판(3546)에 사용할 수 있다. 또는, 표면이 코팅된 플라스틱 등 가요성 기판을 사용할 수도 있다. 또한, 보호 기판(3546) 위에 보호 필름이나 광학 필름을 제공하여도 좋다.
터치 센서(3544)는 제 3 기판(3545) 중 적어도 한쪽 면에 제공된다. 또는, 터치 센서(3544)를 구성하는 한 쌍의 전극을 제 3 기판(3545)의 양쪽 면에 형성하여도 좋다. 또한, 터치 패널의 박형화를 위해서 제 3 기판(3545)으로서 가요성 필름을 사용하여도 좋다. 또한, 터치 센서(3544)는 한 쌍의 기판(필름을 포함함) 사이에 개재된 구성으로 하여도 좋다.
도 34의 (B)에서는 보호 기판(3546)과 터치 센서(3544)를 구비한 제 3 기판이 접착층(3547)으로 접착된 구성을 도시하였지만, 반드시 이들이 접착될 필요는 없다. 또한, 제 3 기판(3545)과 표시 패널(3540)을 접착층에 의해 접착하는 구성으로 하여도 좋다.
도 34의 (B)에 도시한 터치 패널(3532)은 표시 패널과, 터치 센서를 구비한 기판이 각각 독립적으로 제공되어 있다. 이와 같은 구성을 갖는 터치 패널을 외장형 터치 패널이라고 부를 수도 있다. 이와 같은 구성으로 함으로써, 표시 패널과, 터치 센서를 구비한 기판을 각각 별도로 제작하고, 이들을 중첩시킴으로써 표시 패널에 터치 센서 기능을 부가할 수 있기 때문에, 특별한 제작 공정 없이 용이하게 터치 패널을 제작할 수 있다.
도 34의 (C)에 도시한 터치 패널(3532)은 터치 센서(3544)가 제 2 기판(3543)의 보호 기판(3546) 측의 면에 제공되어 있다. 이와 같은 구성을 갖는 터치 패널을 온셀형 터치 패널이라고 부를 수도 있다. 이와 같은 구성으로 함으로써, 필요한 기판의 개수를 줄일 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다.
도 34의 (D)에 도시한 터치 패널(3532)은 터치 센서(3544)가 보호 기판(3546)의 한쪽 면에 제공되어 있다. 이와 같은 구성으로 함으로써, 표시 패널과 터치 패널을 각각 별도로 제작할 수 있기 때문에, 터치 패널을 용이하게 제작할 수 있다. 또한, 필요한 기판의 개수를 줄일 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다.
도 34의 (E)에 도시한 터치 패널(3532)은 터치 센서(3544)가 표시 패널(3540)의 한 쌍의 기판의 내측에 제공되어 있다. 이와 같은 구성을 갖는 터치 패널을 인셀형 터치 패널이라고도 부를 수 있다. 이와 같은 구성으로 함으로써, 필요한 기판의 개수를 줄일 수 있기 때문에, 터치 패널의 박형화 및 경량화를 실현할 수 있다. 이러한 터치 패널은, 예를 들어 표시부(3542)에 구비된 트랜지스터, 배선, 전극 등에 의해 제 1 기판(3541) 위 또는 제 2 기판(3543) 위에 터치 센서로서 기능하는 회로를 형성함으로써 실현할 수 있다. 또한, 광학식 터치 센서를 사용하는 경우에는 광전 변환 소자를 구비하는 구성으로 하여도 좋다.
<인셀형 터치 패널의 구성예>
이하에서는 복수의 화소를 구비한 표시부에 터치 센서가 조합된 터치 패널의 구성예에 대해서 설명한다. 여기서는 화소에 제공되는 표시 소자로서 액정 소자가 적용된 예를 제시한다.
도 35의 (A)는 본 구성예에서 예시하는 터치 패널의 표시부에 제공된 화소 회로의 일부의 등가 회로도이다.
하나의 화소는 적어도 트랜지스터(3503)와 액정 소자(3504)를 구비한다. 또한, 트랜지스터(3503)의 게이트에 배선(3501)이 전기적으로 접속되고, 소스 또는 드레인 중 하나에 배선(3502)이 전기적으로 접속된다.
화소 회로는 X방향으로 연장되는 복수의 배선(예를 들어, 배선(3510_1), 배선(3510_2))과, Y방향으로 연장되는 복수의 배선(예를 들어, 배선(3511))을 구비하고, 이들은 서로 교차하여 제공되고 이들 사이에 용량이 형성된다.
또한, 화소 회로에 제공되는 화소 중 일부의 서로 인접한 복수의 화소는 각각에 제공되는 액정 소자의 한 쌍의 전극이 전기적으로 접속되어 하나의 블록을 형성한다. 이 블록은 섬 형상의 블록(예를 들어, 블록(3515_1), 블록(3515_2))과, Y방향으로 연장되는 라인형 블록(예를 들어, 블록(3516))의 2종류로 분류된다. 또한, 도 35에서는 화소 회로의 일부만을 도시하였지만, 실재로는 이들 2 종류의 블록이 X방향과 Y방향으로 반복적으로 배치된다.
X방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속된다. 또한, 도시하지 않았지만, X방향으로 연장되는 배선(3510_1)은 라인형 블록을 통하여 X방향을 따라 불연속적으로 배치되는 복수의 섬 형상의 블록(3515_1)을 전기적으로 접속한다. 또한, Y방향으로 연장되는 배선(3511)은 라인형 블록(3516)과 전기적으로 접속된다.
도 35의 (B)는 X방향으로 연장되는 복수의 배선(3510)과, Y방향으로 연장되는 복수의 배선(3511)의 접속 구성을 도시한 등가 회로도이다. X방향으로 연장되는 복수의 배선(3510)의 각각에는 입력 전압 또는 공통 전위를 입력할 수 있다. 또한, Y방향으로 연장되는 복수의 배선(3511)의 각각에는 접지 전위를 입력하거나 또는 배선(3511) 및 검출 회로에 전기적으로 접속할 수 있다.
<터치 패널의 동작예>
이하에서, 상술한 터치 패널의 동작에 대해서 도 36을 사용하여 설명한다.
도 36의 (A)에 도시한 바와 같이 1프레임 기간을 기록 기간과 검지 기간으로 나눈다. 기록 기간은 화소에 화상 데이터를 기록하는 기간이고, 배선(3510)(게이트 라인이라고도 함)이 순차적으로 선택된다. 한편, 검지 기간은 터치 센서에 의해 센싱을 수행하는 기간이며, X방향으로 연장되는 배선(3510)이 순차적으로 선택되어 입력 전압이 입력된다.
도 36의 (B)는 기록 기간에서의 등가 회로도이다. 기록 기간에는 X방향으로 연장되는 배선(3510)과 Y방향으로 연장되는 배선(3511) 양쪽 모두에 공통 전위가 입력된다.
도 36의 (C)는 검지 기간 중 어느 시점에서의 등가 회로도이다. 검지 기간에서는 Y방향으로 연장되는 배선(3511) 각각은 검출 회로와 전기적으로 접속된다. 또한, X방향으로 연장되는 배선(3510) 중 선택된 것에 입력 전압이 입력되고, 나머지 것에는 공통 전위가 입력된다.
이와 같이 화상의 기록 기간과 터치 센서에 의한 센싱을 수행하는 기간을 각각 독립적으로 제공하는 것이 바람직하다. 이로써, 화소에 데이터를 기록할 때의 노이즈에 기인한 터치 센서의 감도 저하를 억제할 수 있다.
(실시형태 7)
본 실시형태에서는 표시 장치의 소비 전력을 저감시키기 위한 구동 방법에 대해서 설명한다. 본 실시형태에 기재된 구동 방법에 의해 화소에 산화물 반도체 트랜지스터를 적용한 표시 장치의 소비 전력을 더 절감할 수 있다. 이하에서, 도 37 및 도 38을 사용하여 표시 장치의 일례인 액정 표시 장치의 소비 전력 절감에 대해서 설명한다.
도 37은 본 실시형태의 액정 표시 장치의 구성예를 도시한 블록도이다. 도 37에 도시한 바와 같이 액정 표시 장치(500)는 표시 모듈로서 액정 패널(501)을 구비하고, 제어 회로(510) 및 카운터 회로를 더 구비한다.
액정 표시 장치(500)에는 디지털 데이터인 화상 신호(Video), 및 액정 패널(501)의 화면 재기록을 제어하기 위한 동기 신호(SYNC)가 입력된다. 동기 신호로서는 예를 들어, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 기준 클럭 신호(CLK) 등이 있다.
액정 패널(501)은 표시부(530), 주사선 구동 회로(540), 및 데이터선 구동 회로(550)를 구비한다. 표시부(530)는 복수의 화소(531)를 구비한다. 같은 행에 있는 화소(531)는 공통의 주사선(541)에 의해 주사선 구동 회로(540)에 접속되고, 같은 열에 있는 화소(531)는 공통의 데이터선(551)에 의해 데이터선 구동 회로(550)에 접속된다.
액정 패널(501)에는 공통 전압(Vcom), 및 전원 전압으로서 고전원 전압(VDD) 및 저전원 전압(VSS)이 공급된다. 공통 전압(Vcom)은 표시부(530)의 각 화소(531)에 공급된다.
데이터선 구동 회로(550)는 입력된 화상 신호를 처리하여 데이터 신호를 생성하고 데이터선(551)에 데이터 신호를 출력한다. 주사선 구동 회로(540)는 데이터 신호가 기록되는 화소(531)를 선택하기 위한 주사 신호를 주사선(541)에 출력한다.
화소(531)는 주사 신호에 의해 데이터선(551)과의 전기적 접속이 제어되는 스위칭 소자를 구비한다. 스위칭 소자가 온 상태가 되면 데이터선(551)으로부터 화소(531)에 데이터 신호가 기록된다.
Vcom이 인가되는 전극이 공통 전극에 상당한다.
제어 회로(510)는 액정 표시 장치(500) 전체를 제어하는 회로이며 액정 표시 장치(500)를 구성하는 회로의 제어 신호를 생성하는 회로를 구비한다.
제어 회로(510)는 동기 신호(SYNC)에 기초하여 주사선 구동 회로(540) 및 데이터선 구동 회로(550)의 제어 신호를 생성하는 제어 신호 생성 회로를 구비한다. 주사선 구동 회로(540)의 제어 신호로서는 스타트 펄스(GSP), 클럭 신호(GCLK) 등이 있고, 데이터선 구동 회로(550)의 제어 신호로서는 스타트 펄스(SSP), 클럭 신호(SCLK) 등이 있다. 예를 들어, 제어 회로(510)는 클럭 신호(GCLK, SCLK)로서 주기가 같고 위상이 시프트된 복수의 클럭 신호를 생성한다.
또한, 제어 회로(510)는 액정 표시 장치(500) 외부로부터 입력되는 화상 신호(Video)의, 데이터선 구동 회로(550)로의 출력을 제어한다.
데이터선 구동 회로(550)는 디지털/아날로그 변환 회로(이하에서, D-A 변환 회로(552)라고 함)를 구비한다. D-A 변환 회로(552)는 화상 신호를 아날로그로 변환하여 데이터 신호를 생성한다.
또한, 액정 표시 장치(500)에 입력되는 화상 신호가 아날로그 신호인 경우에는 제어 회로(510)에서 디지털 신호로 변환하고 액정 패널(501)에 출력한다.
화상 신호는 각 프레임의 화상 데이터이다. 제어 회로(510)는 화상 신호를 화상 처리하고 이 처리로 얻어진 정보에 기초하여 데이터선 구동 회로(550)로의 화상 신호의 출력을 제어하는 기능을 갖는다. 이를 위하여, 제어 회로(510)는 각 프레임의 화상 데이터로부터 움직임을 검출하는 움직임 검출부(511)를 구비한다. 움직임 검출부(511)에서, 움직임이 없는 것으로 판정되면 제어 회로(510)는 데이터선 구동 회로(550)로의 화상 신호의 출력을 정지하고, 움직임이 있는 것으로 판정되면 화상 신호의 출력을 다시 시작한다.
움직임 검출부(511)에서 수행되는 움직임을 검출하기 위한 화상 처리에 특별한 한정은 없다. 예를 들어, 움직임을 검출하는 방법으로서는 연속된 2개의 프레임 사이의 화상 데이터로부터 차분(差分) 데이터를 얻는 방법이 있다. 얻어진 차분 데이터로부터 움직임이 있는지 없는지를 판단할 수 있다. 또한, 움직임 벡터를 검출하는 방법 등도 있다.
또한, 액정 표시 장치(500)에는 입력된 화상 신호를 보정하는 화상 신호 보정 회로를 제공할 수 있다. 예를 들어, 화상 신호의 계조에 대응하는 전압보다 높은 전압이 화소(531)에 기록되도록 화상 신호를 보정한다. 이와 같이 보정함으로써 액정 소자의 응답 시간을 짧게 할 수 있다. 이와 같이 화상 신호를 보정 처리하여 제어 회로(510)를 구동시키는 방법은 오버 드라이브 구동이라고 불린다. 또한 화상 신호의 프레임 주파수의 정수배로 액정 표시 장치(500)를 구동하는 배속(倍速) 구동을 수행하는 경우에는 제어 회로(510)에서 2개의 프레임 사이를 보간(補間)하는 화상 데이터를 제작하거나, 또는 2개의 프레임 사이에서 흑색 표시를 수행하기 위한 화상 데이터를 생성하면 좋다.
이하에서 도 38의 타이밍 차트를 사용하여 동영상과 같이 움직이는 화상과, 정지 화상과 같이 움직이지 않는 화상을 표시하기 위한 액정 표시 장치(500)의 동작을 설명한다. 도 38은 수직 동기 신호(Vsync), 및 데이터선 구동 회로(550)로부터 데이터선(551)에 출력되는 데이터 신호(Vdata)의 신호 파형을 나타낸 것이다.
도 38은 3m프레임 기간의 액정 표시 장치(500)의 타이밍 차트이다. 여기서는 처음의 k프레임 기간과 마지막의 j프레임 기간의 화상 데이터에는 움직임이 있고 나머지 프레임 기간의 화상 데이터에는 움직임이 없는 것으로 한다. 또한, k와 j는 각각 1 이상 m-2 이하의 정수이다.
처음의 k프레임 기간에는 움직임 검출부(511)에서 각 프레임의 화상 데이터에 움직임이 있는 것으로 판정된다. 제어 회로(510)는 움직임 검출부(511)의 판정 결과에 따라 데이터 신호(Vdata)를 데이터선(551)에 출력한다.
그리고, 움직임 검출부(511)에서는 움직임을 검출하기 위한 화상 처리를 수행하고 제 k+1 프레임의 화상 데이터에 움직임이 없는 것으로 판정되면 제어 회로(510)에서는 움직임 검출부(511)의 판정 결과에 따라 제 k+1 프레임 기간에 데이터선 구동 회로(550)로의 화상 신호(Video) 출력을 정지한다. 이에 의해 데이터선 구동 회로(550)로부터 데이터선(551)으로의 데이터 신호(Vdata) 출력이 정지된다. 또한, 표시부(530)의 재기록을 정지하기 위하여 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로의 제어 신호(스타트 펄스 신호, 클럭 신호 등)의 공급을 정지한다. 그리고, 제어 회로(510)는 움직임 검출부(511)에서 화상 데이터에 움직임이 있는 것으로 판정될 때까지 데이터선 구동 회로(550)로의 화상 신호 출력과, 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로의 제어 신호 출력을 정지하여 표시부(530)의 재기록을 정지한다.
또한, 본 명세서에서 액정 패널에 신호를 공급하지 않는다는 것은 상기 신호를 공급하는 배선에 회로를 동작시키기 위한 소정의 전압과는 다른 전압을 인가하는 것, 또는 상기 배선을 전기적으로 부유 상태로 하는 것을 말한다.
표시부(530)의 재기록을 정지하면 액정 소자에 같은 방향의 전계가 계속적으로 인가되어 액정 소자의 액정이 열화될 우려가 있다. 이와 같은 문제가 나타나는 경우, 움직임 검출부(511)의 판정 결과에 상관없이 소정의 타이밍으로 제어 회로(510)로부터 주사선 구동 회로(540) 및 데이터선 구동 회로(550)로 신호를 공급하고 극성을 반전시킨 데이터 신호를 데이터선(551)에 기록하여 액정 소자에 인가되는 전계의 방향을 반전시키면 좋다.
또한, 데이터선(551)에 입력되는 데이터 신호의 극성은 Vcom을 기준으로 하여 결정된다. 이 극성은 데이터 신호의 전압이 Vcom보다 높은 경우에는 양의 극성이고 낮은 경우에는 음의 극성이다.
구체적으로는 도 38에 나타낸 바와 같이 제 m+1 프레임 기간에 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)에 제어 신호를 출력하고 데이터선 구동 회로(550)에 화상 신호(Video)를 출력한다. 데이터선 구동 회로(550)는 제 k 프레임 기간에 데이터선(551)에 출력된 데이터 신호(Vdata)에 대해 극성이 반전된 데이터 신호(Vdata)를 데이터선(551)에 출력한다. 따라서, 화상 데이터에 움직임이 검출되지 않는 기간인 제 m+1 프레임 기간 및 제 2m+1 프레임 기간에 극성이 반전된 데이터 신호(Vdata)가 데이터선(551)에 기록된다. 화상 데이터에 변화가 없는 기간에는 표시부(530)의 재기록이 간헐적으로 수행되므로 재기록에 따른 전력 소비를 삭감시키면서 액정 소자의 열화를 방지할 수 있다.
그리고, 움직임 검출부(511)에서 제 2m+1 프레임 이후의 화상 데이터에 움직임이 있는 것으로 판정되면 제어 회로(510)는 주사선 구동 회로(540) 및 데이터선 구동 회로(550)를 제어하여 표시부(530)에서의 재기록을 수행한다.
상술한 바와 같이, 도 38에 나타낸 구동 방법에서는 화상 데이터(Video)에 움직임이 있는지 여부와 상관없이 데이터 신호(Vdata)의 극성이 m프레임 기간마다 반전된다. 한편, 표시부(530)의 재기록에 관해서는, 움직임을 포함하는 화상의 표시 기간에는 1프레임마다 표시부(530)가 재기록되고, 움직임이 없는 화상의 표시 기간에는 m프레임마다 표시부(530)가 재기록된다. 이로써, 표시부에서의 재기록에 따른 전력 소비를 삭감시킬 수 있다. 따라서, 구동 주파수 및 화소수의 증가로 인한 전력 소비의 증가를 억제할 수 있다.
상술한 바와 같이, 액정 표시 장치(500)에 있어서 동영상을 표시하는 모드와 정지 화상을 표시하는 모드에서 액정 표시 장치의 구동 방법을 다르게 함으로써 액정의 열화를 억제하고 표시 품질을 유지하면서 소비 전력을 절감시킨 액정 표시 장치를 제공할 수 있다.
또한, 사람의 눈은 화소의 재기록을 깜박임으로서 느낄 수 있어, 정지 화상을 표시할 때 1프레임마다 화소를 재기록하면 눈의 피로의 원인이 될 수 있다. 본 실시형태의 액정 표시 장치는 정지 화상 표시 기간에서의 화소의 재기록 빈도가 적기 때문에 눈의 피로를 경감시키는 데 유효하다.
그러므로, 산화물 반도체 트랜지스터로 뒤판(backplane)을 형성한 액정 패널을 사용함으로써 휴대용 전자 기기에 매우 적합한 고선명, 저소비 전력의 중소형 액정 표시 장치를 제공할 수 있다.
또한, 액정의 열화를 방지하기 위해서 데이터 신호의 극성 반전의 간격(여기서는 m프레임 기간)은 2초 이하로 하고, 바람직하게는 1초 이하로 하면 좋다.
또한, 여기서는 제어 회로(510)의 움직임 검출부(511)에서 화상 데이터의 움직임을 검출하지만, 이것을 움직임 검출부(511)에서만 수행할 필요는 없다. 움직임이 있는지 여부의 데이터를 액정 표시 장치(500) 외부로부터 제어 회로(510)에 입력하여도 좋다.
또한, 화상 데이터에 움직임이 없는 것으로 판정하는 조건은 연속된 2개의 프레임 사이의 화상 데이터에 기초하는 것이 아니며 판정에 필요한 프레임 수는 액정 표시 장치(500)의 사용 형태에 따라 적절히 결정될 수 있다. 예를 들어, 연속된 m프레임의 화상 데이터에 움직임이 없는 경우에 표시부(530)에서의 재기록을 정지시켜도 좋다.
또한, 본 실시형태에서는 표시 장치로서 액정 표시 장치를 예로 들어 설명하였지만 본 실시형태의 구동 방법은 다른 표시 장치, 예를 들어 발광 표시 장치 등에 사용할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기(오락기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 오락기(파친코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이러한 전자 기기의 일례를 도 39에 도시하였다.
도 39의 (A)는 표시부를 갖는 테이블(9000)을 도시한 도면이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)이 지지된 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 구비한다.
상술한 실시형태 중 어느 것에 제시된 반도체 장치는 표시부(9003)에 사용할 수 있다. 그러므로, 표시부(9003)의 표시 품질을 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면 조작이나 정보 입력이 가능하다. 또한, 다른 가전 제품과의 통신이나 그 제어를 가능하게 함으로써 화면 조작에 의해 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다.
또한, 하우징(9001)에 제공된 힌지에 의해 표시부(9003)의 화면을 바닥에 대해 수직으로 세울 수도 있어 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서 큰 화면의 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 39의 (B)는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있고, 표시부(9103)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의해 하우징(9101)이 지지된 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나 별체의 리모트 컨트롤러(9110)에 의해 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의해 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 설치하는 구성으로 하여도 좋다.
도 39의 (B)에 도시한 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 수행할 수도 있다.
상술한 실시형태 중 어느 것에 제시된 반도체 장치는 표시부(9103, 9107)에 사용할 수 있다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 39의 (C)에 도시한 컴퓨터(9200)는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상술한 실시형태 중 어느 것에 제시된 반도체 장치는 표시부(9203)에 사용할 수 있다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
표시부(9203)는 터치 입력 기능을 가지며, 컴퓨터(9200)의 표시부(9203)에 표시된 표시 버튼을 손가락 등으로 터치함으로써 화면 조작이나 정보 입력이 가능하다. 또한, 다른 가전 제품과의 통신 또는 가전 제품의 제어를 가능하게 함으로써 화면 조작에 의해 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9203)가 터치 입력 기능을 가질 수 있다.
도 40의 (A) 및 (B)는 폴더형 태블릿 단말이다. 도 40의 (A)는 펼친 상태이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 구비한다.
상술한 실시형태 중 어느 것에 제시된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있다. 그러므로, 태블릿 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)는 일례로서 절반의 영역을 표시 기능만을 갖는 구성으로 하고, 나머지 절반의 영역을 터치 패널의 기능을 갖는 구성으로 하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역을 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)으로의 터치 입력을 동시에 할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등 표시 방향을 전환하거나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용 시의 외광의 광량에 따라 최적의 표시 휘도로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라 자이로스코프나 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 40의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만, 이에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질이 상이하여도 좋다. 예를 들어, 한쪽 표시부를 다른 쪽 표시부보다 고선명 표시가 가능한 표시 패널로 하여도 좋다.
도 40의 (B)는 태블릿 단말을 닫은 상태이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 구비한다. 또한, 도 40의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DC-DC 컨버터(9636)를 구비하는 구성을 도시하였다.
또한, 태블릿 단말은 반으로 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 이 외에도 도 40의 (A) 및 (B)에 도시한 태블릿 단말은 각종 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한 면 또는 양쪽 면에 형성할 수 있으며 배터리(9635)의 충전을 효율적으로 수행하는 구성으로 할 수 있기 때문에 적합하다. 또한, 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 40의 (B)에 도시한 충방전 제어 회로(9634)의 구성 및 동작에 대해서 도 40의 (C)의 블록도를 사용하여 설명한다. 도 40의 (C)는 태양 전지(9633), 배터리(9635), DC-DC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DC-DC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 40의 (B)에 도시한 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광을 사용하여 태양 전지(9633)에 의해 발전되는 경우의 동작의 예에 대해서 설명하기로 한다. 태양 전지에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DC-DC 컨버터(9636)에 의해 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서의 표시를 수행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 이에 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등 다른 발전 수단에 의해 배터리(9635)를 충전하는 구성이어도 좋다. 예를 들어 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나 다른 충전 수단을 조합하여 충전하는 구성으로 하여도 좋다.
또한, 본 실시형태에 기재된 구성 등은 다른 실시형태에 기재 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 실시형태 1을 사용하여 액정 표시 장치를 제작하였다. 제작한 액정 표시 장치의 구조 및 액정 분자의 배향 평가에 대해서 설명한다.
우선, 시료 1의 제작 공정에 대해서 설명한다. 본 실시예에서는 도 4 내지 도 7에 도시한 화소부(C-D)를 사용하여 설명한다.
우선, 도 4의 (A)에 도시한 바와 같이, 기판(302)으로서 유리 기판을 사용하고 기판(302) 위에 도전막(304c)을 형성하였다.
두께 200nm의 텅스텐막을 스퍼터링법으로 형성하고 이 텅스텐막 위에 제 1 포토리소그래피 공정으로 마스크를 형성하고, 이 마스크를 이용하여 상기 텅스텐막의 일부를 드라이 에칭법으로 에칭함으로써 도전막(304c)을 형성하였다.
다음에, 도전막(304c) 위에 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306)을 형성하였다.
절연막(305)으로서 두께 50nm의 제 1 질화 실리콘막, 두께 300nm의 제 2 질화 실리콘막, 두께 50nm의 제 3 질화 실리콘막을 플라즈마 CVD법에 의해 적층하여 형성하였다.
절연막(306)으로서 두께 50nm의 산화질화 실리콘막을 플라즈마 CVD법에 의해 형성하였다.
다음에, 도 4의 (B)에 도시한 바와 같이, 절연막(306) 위에 산화물 반도체막(307)을 형성하였다.
산화물 반도체막(307)으로서 두께 35nm의 In-Ga-Zn 산화물막을 스퍼터링법에 의해 성막하였다. 또한, In-Ga-Zn 산화물막을 형성하기 위해 사용한 타깃의 조성은 In:Ga:Zn=1:1:1이었다.
다음에, 제 2 포토리소그래피 공정에 의해 산화물 반도체막(307) 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체막(307)의 일부를 웨트 에칭으로 에칭함으로써, 도 4의 (C)에 도시한 바와 같은 산화물 반도체막(308b, 308d)을 형성하였다.
다음에, 도 5의 (A)에 도시한 바와 같이, 절연막(306) 및 산화물 반도체막(308b) 위에 도전막(309)을 형성하였다.
도전막(309)으로서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 200nm의 티타늄막을 스퍼터링법에 의해 적층하여 형성하였다.
다음에, 제 3 포토리소그래피 공정에 의해 도전막(309) 위에 마스크를 형성하고, 이 마스크를 이용하여 도전막(309)의 일부를 드라이 에칭법으로 에칭함으로써, 도 5의 (B)에 도시한 바와 같은 도전막(310d, 310e)을 형성하였다.
다음에, 도 5의 (C)에 도시한 바와 같이, 절연막(306), 산화물 반도체막(308b, 308d), 도전막(310d, 310e) 위에 절연막(311a) 및 절연막(311b)을 형성하였다.
절연막(311a)으로서, 두께 50nm의 산화질화 실리콘막을 플라즈마 CVD법에 의해 형성하였다. 또한, 절연막(311a)은 산소를 투과시키는 절연막이다.
절연막(311b)으로서 두께 400nm의 산화질화 실리콘막을 플라즈마 CVD법에 의해 형성하였다. 또한, 절연막(311b)은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유하고, 가열에 의해 산소의 일부가 이탈되는 절연막이다.
다음에, 제 4 포토리소그래피 공정에 의해 절연막(311b) 위에 마스크를 형성하고 이 마스크를 이용하여 절연막(311a) 및 절연막(311b)의 일부를 드라이 에칭법으로 에칭함으로써, 도 6의 (A)에 도시한 바와 같이 개구부(362)를 갖는 절연막(312)을 형성하였다.
다음에, 열처리를 수행하여, 절연막(312)으로부터 물, 질소, 수소 등을 이탈시킴과 함께, 절연막(312) 내의 산소의 일부를 산화물 반도체막(308b)으로 공급하였다. 여기서는 질소 및 산소 분위기하에서 350℃로 1시간의 열처리를 수행하였다.
다음에, 도 6의 (B)에 도시한 바와 같이 절연막(312) 및 산화물 반도체막(308d) 위에 절연막(313)을 형성하였다.
절연막(313)으로서 두께 100nm의 산화질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, 두께 200nm의 산화 실리콘막을 유기 실레인 가스를 이용한 플라즈마 CVD법에 의해 적층하여 형성하였다.
다음에, 제 5 포토리소그래피 공정에 의해 절연막(313) 위에 마스크를 형성하고, 이 마스크를 이용하여 절연막(312), 및 절연막(313)의 일부를 드라이 에칭법으로 에칭함으로써, 도 6의 (C)에 도시한 바와 같이 개구부(364c)를 형성하였다.
다음에, 도 7의 (A)에 도시한 바와 같이 도전막(315)을 형성하였다.
도전막(315)으로서 두께 100nm의 산화 실리콘을 함유한 ITO막을 스퍼터링법에 의해 형성하였다. 이 후, 질소 분위기하에서 250℃로 1시간의 열처리를 수행하였다.
다음에, 제 6 포토리소그래피 공정에 의해 도전막(315) 위에 마스크를 형성하고, 이 마스크를 이용하여 도전막(315)의 일부를 웨트 에칭법으로 에칭함으로써, 도 7의 (B)에 도시한 바와 같이 도전막(316b)을 형성하였다.
다음에, 도 7의 (C)에 도시한 바와 같이 절연막(314) 및 도전막(316b) 위에 평탄화막(317)을 형성하였다.
조성물을 절연막(314) 및 도전막(316b) 위에 도포하여 소성함으로써, 두께 400nm의 아크릴 수지막을 평탄화막(317)으로서 형성하였다.
다음에, 평탄화막(317) 위에 배향막(318)(도 3 참조)을 형성하였다.
상술한 공정을 거쳐 기판(302) 위에 소자부를 제작하였다. 이 시료를 시료 1로 한다.
또한, 시료 1에 있어서, 평탄화막을 형성하지 않은 소자부를 제작하였다. 이 시료를 시료 2로 한다.
시료 1 및 시료 2를 주사 투과 전자 현미경 STEM(Scanning Transmission Electron Microscopy)으로 관찰한 결과를 도 41에 나타내었다.
도 41의 (A)는 시료 2에서 절연막(312)의 개구부 근방의 단면을 관찰한 STEM상이다. 도 41의 (B)는 시료 1에서 절연막(312)의 개구부 근방의 단면을 관찰한 STEM상이다.
도 41의 (B)에서 투광성 도전막(316b)의 오목부에서의 평탄화막(317)은 두께가 절연막(312)보다 두껍다. 즉, 평탄화막(317)이 투광성 도전막(316b)의 오목부에 충전되어 있는 것을 알 수 있다. 또한, 절연막(312) 위의 투광성 도전막(316b) 위에도 평탄화막(317)이 형성되며, 평탄화막(317) 위에 형성된 배향막(318)의 요철이 적은 것을 알 수 있다.
한편, 도 41의 (A)에 나타낸 바와 같이 평탄화막(317)이 형성되지 않은 시료 2에서는 배향막(318)에 단차가 형성되어 있다. 또한, 투광성 도전막(316b)의 오목부에 형성된 배향막(318)은 두께가 두껍고, 절연막(312) 위의 투광성 도전막(316b) 위에 형성된 배향막(318)은 두께가 얇다. 즉 배향막(318)의 두께의 균일성이 낮은 것을 알 수 있다.
다음에, 실시형태 1과 마찬가지로, 차광막(344), 유색막(346), 절연막(348), 도전막(350), 및 배향막(352)이 형성된 기판(342)을 형성하였다. 다음에, 기판(342) 위에 밀봉재를 제공한 후, 기판(342) 및 밀봉재 사이에 액정 재료를 디스펜서법에 의해 적하하였다. 다음에, 밀봉재를 사용하여 기판(302) 및 기판(342)을 고착시켜 액정 표시 장치를 제작하였다.
여기서는 시료 1을 사용하여 제작한 액정 표시 장치를 시료 3으로 한다. 또한, 시료 2를 사용하여 제작한 액정 표시 장치를 시료 4로 한다.
다음에, 시료 3 및 시료 4의 액정 분자의 배향을 평가하였다. 여기서는 편광 현미경을 사용하여 화소부를 관찰하였다. 도 42의 (A)는 시료 4에서 백라이트의 투과율을 100%로 하였을 때의 화소부의 관찰상이고, 도 42의 (B)는 시료 3에서 백라이트의 투과율을 100%로 하였을 때의 화소부의 관찰상이다. 또한, 도 42의 (C)는 시료 4에서 백라이트의 투과율을 0%로 하였을 때의 화소부의 관찰상이고, 도 42의 (D)는 시료 3에서 백라이트의 투과율을 0%로 하였을 때의 화소부의 관찰상이다.
도 42의 (A)에 있어서, 디스클리네이션에 기인한 선 결함(401)이 관찰되지만, 도 42의 (B)에서 표시 불량이 관찰되지 않는다. 또한, 도 42의 (C)에서는 광 누설(403)이 관찰되지만, 도 42의 (D)에서는 표시 불량이 관찰되지 않는다. 상술한 것으로부터, 투광성 도전막의 오목부를 평탄화막으로 충전함으로써 액정 표시 장치의 표시 불량을 저감할 수 있다.
여기서, 평탄화막의 두께와, 액정 표시 장치의 구동 전압의 관계를 계산한 결과를 도 43에 나타내었다.
도 43의 (A)는 계산에 사용한 모델도이다. 기판(410) 위에 두께 500nm의 절연막(411)을 제공하였다. 또한, 절연막(411)은 복수로 제공되며, 이들 사이의 간격을 10μm로 하였다. 또한, 기판(410) 및 절연막(411) 위에 두께 100nm의 화소 전극(413)을 제공하였다. 또한, 화소 전극(413) 위에 화소 전극(413)의 오목부를 충전하도록 평탄화막(415)을 제공하였다. 평탄화막(415)에는 아크릴 수지를 사용하였다. 또한, 기판(420) 위에 두께 100nm의 화소 전극(419)을 제공하였다. 또한, 평탄화막(415) 및 화소 전극(419) 사이에 액정층(417)을 제공하였다. 화소 전극(413)과 화소 전극(419) 사이의 간격(셀 갭)을 4μm로 하였다.
여기서, 평탄화막(415)에 있어서, 절연막(411) 위에 제공되는 평탄화막(415)의 두께 t를 변화시켜 액정 표시 장치의 구동 전압을 계산한 결과를 도 43의 (B)에 나타내었다. 여기서는 두께 t를 0nm, 100nm, 400nm, 700nm, 900nm로 하여 계산하였다. 또한, 비교예로서, 평탄화막(415)을 제공하지 않은 액정 표시 장치의 구동 전압을 계산하였다. 구동 전압과 투과율의 관계를 도 43의 (B)에 나타내었다. 도 43의 (B)에서 가로축은 액정 표시 장치의 구동 전압을 나타내고, 세로축은 정규화된 투과율을 나타낸다.
도 43의 (B)에서 화소 전극 위에 평탄화막을 제공하면 구동 전압이 상승된다. 또한, 평탄화막의 두께가 두꺼워질수록 구동 전압이 상승된다. 그러나, 화소 전극 위에 평탄화막을 제공하여도 화소 전극 위에 평탄화막을 제공하지 않은 경우와 거의 같은 정도의 전압이기 때문에, 화소 전극 위에 평탄화막을 제공할 수 있다.
(실시예 2)
본 실시예에서는 실시형태 2를 사용하여 액정 표시 장치를 제작하였다. 제작한 액정 표시 장치의 구조 및 액정 분자의 배향 평가에 대해서 설명한다.
우선, 시료 5의 제작 공정에 대해서 설명한다. 본 실시예에서는 도 4, 도 5, 및 도 24에 도시된 화소부(C-D)를 사용하여 설명한다. 또한, 시료 1과 같은 제작 공정은 자세한 설명을 생략한다.
실시예 1과 마찬가지로, 도 4 및 도 5의 공정을 거쳐, 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308b, 308d), 도전막(310d, 310e), 절연막(311)을 형성하였다. 또한, 상기 공정에 있어서 제 1 내지 제 3 패터닝을 수행하여, 각각 도전막(304c), 산화물 반도체막(308b, 308d), 도전막(310d, 310e)을 형성하였다.
다음에, 도 24의 (A)에 도시한 바와 같이, 절연막(311) 위의 원하는 영역에 제 4 패터닝에 의해 마스크(330)를 형성하였다.
다음에, 열처리를 수행함으로써, 도 24의 (B)에 도시한 바와 같이 마스크(330)의 측면과 절연막(311)의 표면이 이루는 각도가 축소되고 측면이 만곡된 마스크(332)를 형성하였다.
여기서는 질소 분위기하에서 170℃로 15분의 열처리를 수행하여 마스크(332)를 형성하였다.
다음에, 마스크(332)를 이용하여 절연막(311)을 드라이 에칭법에 의해 에칭하여 도 24의 (C)에 도시한 바와 같이 개구부(362)를 갖는 절연막(312)을 형성하였다.
다음에, 도 7의 (A)에 도시한 바와 같이, 실시예 1과 마찬가지로 도전막(315)을 형성하였다.
다음에, 제 6 포토리소그래피 공정에 의해 도전막(315) 위에 마스크를 형성하고, 이 마스크를 이용하여 도전막(315)의 일부를 웨트 에칭법에 의해 에칭함으로써, 도 7의 (B)에 도시한 바와 같은 도전막(316b)을 형성하였다.
다음에, 도전막(316b) 위에 배향막(318)(도 3 참조)을 형성하였다.
상술한 공정을 거쳐 기판(302) 위에 소자부를 제작하였다. 이 시료를 시료 5로 한다.
또한, 시료 5에 있어서, 도 24의 (B)에 도시한 마스크(332)를 형성하는 열처리를 수행하지 않고 마스크(330)를 사용하여 절연막(311)을 에칭하여 개구부(362)를 갖는 절연막(312)이 형성된 소자부를 제작하였다. 이 시료를 시료 6으로 한다.
시료 5 및 시료 6의 표면을 주사 전자 현미경(SEM: Scanning Electron Microscope)으로 관찰한 결과를 도 44에 나타내었다.
도 44의 (A)는 시료 6의 표면을 배향막(318) 측으로부터 관찰한 SEM상이다. 또한, 도 44의 (A)에서 파선 A로 둘러싸인 영역을 고배율로 관찰한 SEM상을 도 44의 (B)에 나타내고, 파선 B로 둘러싸인 영역을 고배율로 관찰한 SEM상을 도 44의 (C)에 나타내었다.
또한, 시료 5에서 도 44의 (B) 및 (C)와 같은 영역을 고배율로 관찰한 SEM상을 각각 도 44의 (D) 및 (E)에 나타내었다.
또한, 도 44의 (A)는 배율을 1000배로 한 SEM상이고, 도 44의 (B) 내지 (E)는 배율을 10000배로 한 SEM상이다.
도 44의 (B) 및 (C)에 비해 도 44의 (D) 및 (E)에 나타낸 개구부(362)의 단부의 테이퍼각이 작은 것을 알 수 있다.
다음에, 시료 5 및 시료 6의 절연막(312)에서, 투광성 도전막(308c)과 절연막(312)의 측면이 이루는 테이퍼각을 관찰하기 위해서, 시료 5 및 시료 6 각각의 단면을 관찰한 결과를 도 45에 나타내었다. 도 45는 배율을 40000배로 한 STEM상이다.
도 45의 (A)는 시료 6에서 절연막(312)의 개구부 근방의 단면을 관찰한 STEM상이다. 도 45의 (B)는 시료 5에서 절연막(312)의 개구부 근방의 단면을 관찰한 STEM상이다.
도 45의 (B)로부터 시료 5에서 투광성 도전막(308c)의 표면과 절연막(312)의 측면이 이루는 테이퍼각은 16°이다. 한편, 도 45의 (A)로부터, 시료 6에서 투광성 도전막(308c)의 표면과, 절연막(312)의 측면이 이루는 테이퍼각은 단계적이며, 투광성 도전막(308c) 측에서는 테이퍼각이 45°이고, 절연막(314) 측에서는 테이퍼각이 85°이다.
상술한 것으로부터 실시형태 2를 사용하여 개구부(362)를 갖는 절연막(312)을 형성함으로써, 절연막(312) 위에 형성되는 투광성 도전막(316b)의 요철을 저감할 수 있다.
다음에, 실시형태 1과 마찬가지로, 차광막(344), 유색막(346), 절연막(348), 도전막(350), 및 배향막(352)이 형성된 기판(342)을 형성하였다. 다음에, 기판(342) 위에 밀봉재를 제공한 후, 기판(342)과 밀봉재 사이에 액정 재료를 디스펜서법에 의해 적하하였다. 다음에, 밀봉재를 사용하여 기판(302) 및 기판(342)을 고착시켜 액정 표시 장치를 제작하였다.
여기서는 시료 5를 사용하여 제작한 액정 표시 장치를 시료 7로 한다. 또한, 시료 6을 사용하여 제작한 액정 표시 장치를 시료 8로 한다.
다음에, 시료 7 및 시료 8의 액정 분자의 배향을 평가하였다. 여기서는 편광 현미경을 사용하여 화소부를 관찰하였다. 도 46의 (A)는 시료 8에서 백라이트의 투과율을 100%로 하였을 때의 화소부의 관찰상이고, 도 46의 (B)는 시료 7에서 백라이트의 투과율을 100%로 하였을 때의 화소부의 관찰상이다. 또한, 도 46의 (C)는 시료 8에서 백라이트의 투과율을 0%로 하였을 때의 화소부의 관찰상이고, 도 46의 (D)는 시료 7에서 백라이트의 투과율을 0%로 하였을 때의 화소부의 관찰상이다.
도 46의 (A)에서 디스클리네이션에 기인한 선 결함(431)이 관찰된다. 또한, 도 46의 (B)에서 디스클리네이션에 기인한 선 결함(433)이 관찰된다. 그러나, 도 46의 (B)에 나타내어진 결함(433)이 더 작다. 또한, 도 46의 (C)에서 광 누설(403)이 관찰되지만, 도 46의 (D)에서는 표시 불량이 관찰되지 않는다. 상술한 것으로부터, 개구부를 갖는 절연막의 테이퍼각을 작게 함으로써, 액정 표시 장치의 표시 불량을 저감할 수 있는 것을 알 수 있다.
(실시예 3)
본 실시예에서는 산화물 반도체막 및 다층막의 저항에 대해서 도 47 및 도 48을 사용하여 설명한다.
우선, 시료의 구조에 대해서 도 47을 사용하여 설명한다.
도 47의 (A)는 시료 9 내지 시료 12의 상면도이며, 일점 파선 A1-A2의 단면도를 도 47의 (B), (C), (D)에 도시하였다. 또한, 시료 9 내지 시료 12는 상면도가 동일하지만, 단면의 적층 구조가 다르기 때문에 단면도가 다르게 된다. 시료 9의 단면도를 도 47의 (B)에, 시료 10의 단면도를 도 47의 (C)에, 시료 11 및 시료 12의 단면도를 도 47의 (D)에 각각 도시하였다.
시료 9는 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 산화물 반도체막(1905)이 형성된다. 또한, 산화물 반도체막(1905)의 양쪽 단부를, 전극으로서 기능하는 도전막(1907, 1909)이 덮고, 산화물 반도체막(1905) 및 도전막(1907, 1909)을 절연막(1910), 절연막(1911)이 덮는다. 또한, 절연막(1910, 1911)에는 개구부(1913, 1915)가 형성되어 있고, 상기 각각의 개구부에서 도전막(1907, 1909)이 노출되어 있다.
시료 10은 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 산화물 반도체막(1905)이 형성된다. 또한, 산화물 반도체막(1905)의 양쪽 단부를, 전극으로서 기능하는 도전막(1907, 1909)이 덮고, 산화물 반도체막(1905) 및 도전막(1907, 1909)을 절연막(1911)이 덮는다. 또한, 절연막(1911)에는 개구부(1917, 1919)가 형성되어 있고, 상기 각각의 개구부에서 도전막(1907, 1909)이 노출되어 있다.
시료 11 및 시료 12는 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 다층막(1906)이 형성된다. 또한, 다층막(1906)의 양쪽 단부를, 전극으로서 기능하는 도전막(1907, 1909)이 덮고, 다층막(1906) 및 도전막(1907, 1909)을 절연막(1911)이 덮는다. 또한, 절연막(1911)에는 개구부(1917, 1919)가 형성되어 있고, 상기 각각의 개구부에서 도전막(1907, 1909)이 노출되어 있다.
이와 같이, 시료 9 내지 시료 12는 산화물 반도체막(1905) 또는 다층막(1906) 위에 접촉하는 절연막의 구조가 다르다. 시료 9는 산화물 반도체막(1905)과 절연막(1910)이 접촉하고, 시료 10은 산화물 반도체막(1905)과 절연막(1911)이 접촉하고, 시료 11 및 시료 12는 다층막(1906)과 절연막(1911)이 접촉한다.
다음에, 각 시료의 제작 방법에 대해서 설명한다.
우선, 시료 9의 제작 방법에 대해서 설명한다.
유리 기판(1901) 위에, 절연막(1903)으로서 플라즈마 CVD법에 의해 두께 400nm의 질화 실리콘막을 성막하였다.
다음에, 절연막(1903) 위에, 절연막(1904)으로서 플라즈마 CVD법에 의해 두께 50nm의 산화질화 실리콘막을 성막하였다.
다음에, 절연막(1904) 위에, 산화물 반도체막(1905)으로서 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법에 의해 두께 35nm의 IGZO막을 성막하였다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행함으로써, 산화물 반도체막(1905)을 형성하였다.
다음에, 절연막(1903) 및 산화물 반도체막(1905) 위에, 스퍼터링법에 의해 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 티타늄막을 순차적으로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행함으로써, 도전막(1907) 및 도전막(1909)을 형성하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450nm의 산화질화 실리콘막을 성막한 후, 350℃의 질소 및 산소 혼합 분위기하에서 1시간의 열처리를 수행하였다.
다음에, 절연막(1910) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50nm의 질화 실리콘막을 성막하였다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후에 에칭 처리를 수행함으로써, 절연막(1910) 및 절연막(1911)에 개구부(1913, 1915)를 형성하였다.
상술한 공정을 거쳐 시료 9를 제작하였다.
다음에, 시료 10의 제작 방법에 대해서 설명한다.
시료 9의 절연막(1903), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450nm의 산화질화 실리콘막을 성막한 후, 350℃의 질소 및 산소 혼합 분위기하에서 1시간의 열처리를 수행하였다. 이 후, 절연막(1910)을 제거하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50nm의 질화 실리콘막을 성막하였다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후에 에칭 처리를 수행함으로써, 절연막(1911)에 개구부(1917, 1919)를 형성하였다.
상술한 공정을 거쳐 시료 10을 제작하였다.
다음에, 시료 11의 제작 방법에 대해서 설명한다.
시료 11은 시료 10의 산화물 반도체막(1905) 대신에 다층막(1906)을 사용하였다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하고, 이어서 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하고, 그 다음에 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하였다. 이 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행하여 다층막(1906)을 형성하였다.
상술한 공정을 거쳐 시료 11을 제작하였다.
다음에, 시료 12의 제작 방법에 대해서 설명한다.
시료 12는 시료 10의 산화물 반도체막(1905) 대신에 다층막(1906)을 사용하였다. 또한, 시료 12는 다층막(1906)을 구성하는 IGZO막의 두께가 시료 11과 다르다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의해 두께 20nm의 IGZO막을 성막하고, 이어서 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법에 의해 두께 15nm의 IGZO막을 성막하고, 그 다음에 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하였다. 이 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행하여 다층막(1906)을 형성하였다.
상술한 공정을 거쳐 시료 12를 제작하였다.
다음에, 시료 9 내지 시료 12에 제공된 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항을 측정하였다. 시료 9에서는 개구부(1913) 및 개구부(1915)에 프로브를 접촉시켜 산화물 반도체막(1905)의 시트 저항을 측정하였다. 또한, 시료 10 내지 시료 12에서는 개구부(1917) 및 개구부(1919)에 프로브를 접촉시켜, 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항을 측정하였다. 또한, 시료 9 내지 시료 12의 산화물 반도체막(1905) 및 다층막(1906)에서, 도전막(1907)과 도전막(1909)이 대향하는 폭을 1mm, 도전막(1907)과 도전막(1909) 사이의 거리를 10μm로 하였다. 또한, 시료 9 내지 시료 12에서 도전막(1907)의 전위를 접지 전위로 하고 도전막(1909)에 1V를 인가하였다.
시료 9 내지 시료 12의 시트 저항을 도 48에 나타내었다.
시료 9의 시트 저항은 약 1×1011Ω／sq.이었다. 또한, 시료 10의 시트 저항은 2620Ω／sq.이었다. 또한, 시료 11의 시트 저항은 4410Ω／sq.이었다. 또한, 시료 12의 시트 저항은 2930Ω／sq.이었다.
이와 같이, 산화물 반도체막(1905) 및 다층막(1906)에 접촉하는 절연막의 차이에 따라, 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항은 다른 값을 나타낸다.
또한, 상술한 시료 9 내지 시료 12의 시트 저항을 저항률로 환산한 경우, 시료 9는 3.9×105Ωcm, 시료 10은 9.3×10-3Ωcm, 시료 11은 1.3×10-2Ωcm, 시료 12는 1.3×10-2Ωcm이었다.
시료 9는 절연막(1910)으로서 사용되는 산화질화 실리콘막이 산화물 반도체막(1905) 위에 접촉하도록 형성되어 있다. 산화물 반도체막(1905)은 절연막(1911)으로서 사용되는 질화 실리콘막과 접촉하지 않는다. 한편, 시료 10 내지 시료 12는 절연막(1911)으로서 사용되는 질화 실리콘막이 산화물 반도체막(1905) 및 다층막(1906) 위에 접촉하도록 형성되어 있다. 이와 같이, 산화물 반도체막(1905) 및 다층막(1906)은 절연막(1911)으로서 사용되는 질화 실리콘막에 접촉하도록 형성되면, 산화물 반도체막(1905) 및 다층막(1906)에 결함, 대표적으로는 산소 결손이 형성됨과 동시에, 상기 질화 실리콘막 내의 수소가 산화물 반도체막(1905) 및 다층막(1906)으로 이동 또는 확산된다. 이 결과로서, 산화물 반도체막(1905) 및 다층막(1906)의 도전성이 향상된다.
예를 들어, 트랜지스터의 채널 형성 영역에 산화물 반도체막을 사용하는 경우, 시료 9와 같이 산화질화 실리콘막을 산화물 반도체막에 접촉하도록 제공하는 구성이 바람직하다. 또한, 용량 소자의 전극에 사용하는 투광성 도전막으로서는, 시료 10 내지 시료 12와 같이 질화 실리콘막을 산화물 반도체막 또는 다층막에 접촉하도록 제공하는 구성이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터의 채널 형성 영역에 사용되는 산화물 반도체막 또는 다층막과, 용량 소자의 전극에 사용되는 산화물 반도체막 또는 다층막을 동일 공정으로 제작하여도 산화물 반도체막 및 다층막의 저항률을 상이하게 할 수 있다.
다음에, 고온 고습 환경에서 보존된 시료 10 및 시료 11의 시트 저항값을 측정하였다. 여기서 이용한 각 시료의 조건에 대해서 이하에서 설명한다. 또한, 여기서는 일부의 조건에서, 시료 10 및 시료 11과 다른 조건을 이용하였다. 따라서, 시료 10 및 시료 11과 구조가 같고 제작 조건이 다른 시료를, 각각 시료 10a 및 시료 11a로 한다.
우선, 시료 10a의 제작 방법에 대해서 설명한다.
유리 기판(1901) 위에 절연막(1903) 및 절연막(1904)을 성막하였다.
절연막(1904) 위에, 산화물 반도체막(1905)으로서 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하고, 스퍼터링법에 의해 두께 35nm의 IGZO막을 성막하였다. 이 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행한 후에 350℃ 또는 450℃로 열처리를 수행함으로써 산화물 반도체막(1905)을 형성하였다.
절연막(1903) 및 산화물 반도체막(1905) 위에, 스퍼터링법에 의해 두께 50nm의 티타늄막 및 두께 400nm의 구리막을 순차적으로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행함으로써 도전막(1907) 및 도전막(1909)을 형성하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450nm의 산화질화 실리콘막을 성막한 후, 350℃의 질소 및 산소 혼합 분위기하에서 1시간의 열처리를 수행하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50nm의 질화 실리콘막을 성막하였다. 또한, 질화 실리콘막의 성막 온도를 220℃ 또는 350℃로 하였다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후에 에칭 처리를 수행함으로써, 절연막(1910, 1911)에 개구부(1913, 1915)를 형성하였다.
상술한 공정을 거쳐 시료 10a를 제작하였다.
다음에, 시료 11a의 제작 방법에 대해서 설명한다.
시료 11a는 시료 10a의 산화물 반도체막(1905) 대신에 다층막(1906)을 사용하였다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하고, 이어서 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의해 두께 10nm의 IGZO막을 성막하였다. 이 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 수행한 후에 350℃ 또는 450℃로 열처리를 수행하여 다층막(1906)을 형성하였다.
상술한 공정을 거쳐 시료 11a를 제작하였다.
다음에, 시료 10a에 제공된 산화물 반도체막(1905) 및 시료 11a에 제공된 다층막(1906)의 시트 저항을 측정하였다. 시료 10a 및 시료 11a에서는 개구부(1917) 및 개구부(1919)에 프로브를 접촉시켜 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항을 측정하였다. 또한, 시료 10a에 제공된 산화물 반도체막(1905) 및 시료 11a에 제공된 다층막(1906)에서, 도전막(1907) 및 도전막(1909)이 대향하는 폭을 1.5mm, 도전막(1907)과 도전막(1909) 사이의 거리를 10μm로 하였다. 또한, 시료 10a 및 시료 11a에서 도전막(1907)의 전위를 접지 전위로 하고 도전막(1909)에 1V를 인가하였다. 또한, 온도 60℃, 습도 95%의 분위기하에서 시료 10a 및 시료 11a를 60시간 및 130시간 보관한 후에 각 시료의 시트 저항을 측정하였다.
시료 10a 및 시료 11a의 시트 저항값을 도 49에 나타내었다. 또한, 도 49에서, 각 시료에서 절연막(1911)으로서 형성한 질화 실리콘막의 성막 온도가 220℃인 것은 실선으로 나타내고, 성막 온도가 350℃인 것은 파선으로 나타내었다. 또한, 각 시료에서, 검은 동그라미는 산화물 반도체막(1905)을 형성한 후에 350℃로 열처리를 수행한 것을 나타내고, 흰 동그라미 또는 삼각형은 산화물 반도체막(1905) 또는 다층막(1906)을 형성한 후에 450℃로 열처리를 수행한 것을 나타낸다. 동그라미는 각 시료가 산화물 반도체막(1905)을 갖는 것, 즉 시료 10a인 것을 나타낸다. 삼각형은 각 시료가 다층막(1906)을 갖는 것, 즉 시료 11a인 것을 나타낸다. 또한, 도 49에서, 다층막(1906)을 형성한 후에 350℃로 가열한 시료 11a의 측정 결과, 즉 검은 삼각형은 플롯하지 않았다.
도 49로부터, 시료 10a 및 시료 11a는 시트 저항값이 낮고, 용량 소자의 전극으로서 바람직한 시트 저항값인 0.2Ω／sq. 이하를 만족시키는 것을 알 수 있다. 또한, 시료 10a 및 시료 11a는 시트 저항값의 시간 변동량이 적은 것을 알 수 있다. 상술한 것으로부터, 질화 실리콘막에 접촉하는 산화물 반도체막 또는 다층막은 고온 고습 환경에서 시트 저항값의 변동량이 적기 때문에, 용량 소자의 전극에 사용되는 투광성 도전막으로서 사용할 수 있다.
다음에, 시료 10a 및 시료 11a에 있어서, 기판 온도를 25℃, 60℃, 및 150℃로 하여 각각의 시트 저항값을 측정한 결과를 도 50에 나타내었다. 또한, 여기서는 절연막(1911)으로서 형성한 질화 실리콘막의 성막 온도가 220℃이고, 산화물 반도체막(1905) 또는 다층막(1906)을 형성한 후에 350℃로 열처리를 수행한 시료를 시료 10a 및 시료 11a로서 사용하였다. 검은 동그라미는 시료 10a의 측정 결과를 나타내고, 검은 삼각형은 시료 11a의 측정 결과를 나타낸다.
도 50으로부터, 기판 온도를 높게 하여도 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항값은 변동되지 않는 것을 알 수 있다. 즉, 질화 실리콘막에 접촉하는 산화물 반도체막 또는 다층막은 축퇴형 반도체(degenerated semiconductor)라고 할 수도 있다. 질화 실리콘막에 접촉하는 산화물 반도체막 또는 다층막은 기판 온도가 변화되어도 시트 저항값의 변동량이 적기 때문에, 용량 소자의 전극에 사용되는 투광성 도전막으로서 사용할 수 있다.
본 실시예에 기재된 구성은 다른 실시형태 또는 실시예에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시예 4)
본 실시예는 산화물 반도체막과, 산화물 반도체막 위에 형성된 절연막과의 불순물 분석에 대해서 도 51을 사용하여 설명한다.
본 실시예에서는 불순물 분석용 시료로서 2종류의 시료(이하에서 시료 13 및 시료 14로 함)를 제작하였다.
우선, 시료 13의 제작 방법에 대해서 이하에서 설명한다.
시료 13으로서는 유리 기판 위에 IGZO막을 성막한 후에 질화 실리콘막을 성막하였다. 이 후, 질소 분위기하에서 450℃로 1시간의 열처리를 수행하고, 이어서 질소와 산소의 혼합 가스 분위기(질소=80%, 산소=20%)하에서 450℃×1시간의 열처리를 수행하였다.
상기 IGZO막은 스퍼터링법에 의해 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 Ar/O2=100/100sccm(O2=50%), 압력=0.6Pa, 성막 전력=5000W, 기판 온도=170℃의 성막 조건에서 두께 100nm로 성막되었다.
또한, 상기 질화 실리콘막은 PE-CVD법에 의해 SiH4/N2/NH3=50/5000/100sccm, 압력=100Pa, 성막 전력=1000W, 기판 온도=220℃의 성막 조건에서 두께 100nm로 성막되었다.
다음에, 시료 14의 제작 방법에 대해서 이하에서 설명한다.
유리 기판 위에 IGZO막을 성막한 후, 산화질화 실리콘막 및 질화 실리콘막을 적층하여 성막하였다. 이 후, 질소 분위기하에서 450℃로 1시간의 열처리를 수행하고, 이어서 질소와 산소의 혼합 가스 분위기(질소=80%, 산소=20%)하에서 450℃×1시간의 열처리를 수행하였다.
IGZO막의 성막 조건 및 질화 실리콘막의 성막 조건으로서는 시료 13과 같은 조건을 이용하였다. 또한, 산화질화 실리콘막은 PE-CVD법에 의해 SiH4/N2O=30/4000sccm, 압력=40Pa, 성막 전력=150W, 기판 온도=220℃의 성막 조건에서 두께 50nm의 산화질화 실리콘막을 성막한 후, PE-CVD법에 의해 SiH4/N2O=160/4000sccm, 압력=200Pa, 성막 전력=1500W, 기판 온도=220℃의 성막 조건에서 두께 400nm의 산화질화 실리콘막을 성막하였다.
시료 13 및 시료 14의 불순물 분석 결과를 도 51에 나타내었다.
또한, 불순물 분석으로서는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)을 이용하여, 도 51에 나타낸 화살표의 방향으로부터 분석하였다. 즉, 유리 기판 측으로부터 측정하였다.
또한, 도 51의 (A)는 시료 13의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다. 도 51의 (B)는 시료 14의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다.
도 51의 (A)로부터 IGZO막 내의 수소(H) 농도는 1.0×1020atoms/cm3인 것을 알 수 있다. 또한, 질화 실리콘막 내의 수소(H) 농도는 1.0×1023atoms/cm3인 것을 알 수 있다. 또한, 도 51의 (B)로부터 IGZO막 내의 수소(H) 농도는 5.0×1019atoms/cm3인 것을 알 수 있다. 또한, 산화질화 실리콘막 내의 수소(H) 농도는 3.0×1021atoms/cm3인 것을 알 수 있다.
또한, SIMS 분석은 그 측정 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻기 어려운 것이 알려져 있다. 따라서, 막 내의 수소(H)의 두께 방향의 분포를 SIMS로 분석할 경우, 대상이 되는 막이 존재하는 범위에서, 극단적인 변동이 없고 거의 일정한 강도를 얻을 수 있는 영역에서의 평균값을 채용한다.
이와 같이, IGZO막에 접촉하는 절연막의 구성을 바꿈으로써 IGZO막 내의 수소(H) 농도에 차이가 나는 것이 확인되었다.
예를 들어, 트랜지스터의 채널 형성 영역에 상술한 IGZO막을 사용하는 경우, 시료 14와 같이 IGZO막에 접촉하도록 산화질화 실리콘막을 제공하는 구성이 바람직하다. 또한, 용량 소자의 전극에 사용되는 투광성 도전막으로서는 시료 13과 같이 질화 실리콘막을 IGZO막에 접촉하도록 제공하는 구성이 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터의 채널 형성 영역에 사용되는 IGZO막과 용량 소자의 전극에 사용되는 IGZO막을 동일 공정으로 제작하여도 IGZO막 내의 수소 농도를 상이하게 할 수 있다.
(실시예 5)
본 실시예에서는 산화물 반도체막 및 다층막의 결함량에 대해서 도 52 및 도 53을 사용하여 설명한다.
우선, 시료의 구조에 대해서 설명한다.
시료 15는 석영 기판 위에 형성된 두께 35nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 100nm의 질화물 절연막을 구비한다.
시료 16 및 시료 17은 석영 기판 위에 형성된 두께 30nm의 다층막과, 다층막 위에 형성된 두께 100nm의 질화물 절연막을 구비한다. 또한, 시료 16의 다층막은 두께 10nm의 제 1 IGZO막, 두께 10nm의 제 2 IGZO막, 및 두께 10nm의 제 3 IGZO막이 순차적으로 적층된 구조이다. 또한, 시료 17은 두께 20nm의 제 1 IGZO막, 두께 15nm의 제 2 IGZO막, 및 두께 10nm의 제 3 IGZO막이 순차적으로 적층된 구조이다. 시료 16 및 시료 17은 산화물 반도체막 대신에 다층막을 구비하는 점에서 시료 15와 다르다.
시료 18은 석영 기판 위에 형성된 두께 100nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 250nm의 산화물 절연막과, 산화물 절연막 위에 형성된 두께 100nm의 질화물 절연막을 구비한다. 시료 18은 산화물 반도체막이 질화물 절연막과 접촉하지 않고 산화물 절연막과 접촉하는 점에서 시료 15 내지 시료 17과 다르다.
다음에, 각 시료의 제작 방법에 대해서 설명한다.
우선, 시료 15의 제작 방법에 대해서 설명한다.
석영 기판 위에 산화물 반도체막으로서 두께 35nm의 IGZO막을 성막하였다. IGZO막은 스퍼터링법에 의해 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 Ar/O2=100sccm/100sccm(O2=50%), 압력=0.6Pa, 성막 전력=5000W, 기판 온도=170℃의 성막 조건으로 형성되었다.
다음에, 제 1 열처리로서 450℃의 질소 분위기하에서 1시간의 열처리를 수행한 후, 450℃의 질소와 산소의 혼합 가스 분위기(질소=80%, 산소=20%)하에서 1시간의 열처리를 수행하였다.
다음에, 산화물 반도체막 위에 질화물 절연막으로서 두께 100nm의 질화 실리콘막을 성막하였다. 질화 실리콘막은 PE-CVD법에 의해 SiH4/N2/NH3=50/5000/100sccm, 압력=100Pa, 성막 전력=1000W, 기판 온도=350℃의 성막 조건으로 형성되었다.
다음에, 제 2 열처리로서 250℃의 질소 분위기하에서 1시간의 열처리를 수행하였다.
상술한 공정을 거쳐 시료 15를 제작하였다.
다음에, 시료 16의 제작 방법에 대해서 설명한다.
시료 16은 시료 15의 산화물 반도체막 대신에 다층막을 형성하였다. 다층막으로서는 석영 기판 위에, 스퍼터링법에 의해 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 Ar/O2=180/20sccm(O2=10%), 압력=0.6Pa, 성막 전력=5000W, 기판 온도=25℃의 성막 조건으로 두께 10nm의 제 1 IGZO막을 성막하였다. 다음에, 스퍼터링법에 의해 금속 산화물 타깃(In:Ga:Zn=1:1:1)을 이용하여 Ar/O2=100/100sccm(O2=50%), 압력=0.6Pa, 성막 전력=5000W, 기판 온도=170℃의 성막 조건에서 두께 10nm의 제 2 IGZO막을 성막하였다. 다음에, 스퍼터링법으로 금속 산화물 타깃(In:Ga:Zn=1:3:2)을 이용하여 Ar/O2=180/20sccm(O2=10%), 압력=0.6Pa, 성막 전력=5000W, 기판 온도=25℃의 성막 조건에서 두께 10nm의 제 3 IGZO막을 성막하였다.
나머지 공정은 시료 15와 같다. 상술한 공정을 거쳐 시료 16을 형성하였다.
다음에, 시료 17의 제작 방법에 대해서 설명한다.
시료 17은 시료 15의 산화물 반도체막 대신에 다층막을 형성하였다. 다층막으로서는 석영 기판 위에, 시료 16의 제 1 IGZO막과 같은 조건을 이용하여 두께 20nm의 제 1 IGZO막을 성막하였다. 다음에, 스퍼터링법으로 시료 16의 제 2 IGZO막과 같은 조건을 이용하여 두께 15nm의 제 2 IGZO막을 성막하였다. 다음에, 시료 16의 제 3 IGZO막과 같은 조건을 이용하여 두께 10nm의 제 3 IGZO막을 성막하였다.
나머지 공정은 시료 15와 같다. 상술한 공정을 거쳐 시료 17을 형성하였다.
다음에, 시료 18의 제작 방법에 대해서 설명한다.
시료 18은 시료 15와 같은 조건을 이용하여 석영 기판 위에 두께 100nm의 산화물 반도체막을 형성하였다.
다음에, 시료 15와 같은 조건을 이용하여 제 1 열처리를 수행하였다.
다음에, 산화물 반도체막 위에, 산화물 절연막으로서 두께 50nm의 제 1 산화질화 실리콘막 및 두께 200nm의 제 2 산화질화 실리콘막을 형성하였다. 여기서는 PE-CVD법에 의해, SiH4/N2O=30/4000sccm, 압력=40Pa, 성막 전력=150W, 기판 온도=220℃의 성막 조건에서 두께 50nm의 제 1 산화질화 실리콘막을 성막하고, 그 후, PE-CVD법에 의해, SiH4/N2O=160/4000sccm, 압력=200Pa, 성막 전력=1500W, 기판 온도=220℃의 성막 조건에서 두께 200nm의 제 2 산화질화 실리콘막을 성막하였다. 제 2 산화질화 실리콘막은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 막이다.
다음에, 시료 15와 같은 조건을 이용하여, 산화물 절연막 위에 두께 100nm의 질화 실리콘막을 형성하였다.
다음에, 시료 15와 같은 조건을 이용하여 제 2 열처리를 수행하였다.
상술한 공정을 거쳐 시료 18을 형성하였다.
다음에, 시료 15 내지 시료 18에 대해서 ESR 측정을 수행하였다. ESR 측정에서는 소정의 온도에서 마이크로파의 흡수가 일어나는 자기장의 값(H0)으로부터, 식 g=hν/βH0을 이용하여 g값이라는 파라미터가 얻어진다. 또한, ν는 마이크로파의 주파수이다. h는 플랑크 상수(Planck constant)이고 β는 보어 자자(Bohr magneton)이며, 양쪽 모두 상수이다.
여기서는, 하기 조건으로 ESR 측정을 수행하였다. 측정 온도를 실온(25℃)으로 하고, 8.92GHz의 고주파 전력(마이크로파 파워)을 20mW로 하고, 자기장의 방향은 제작한 시료의 막 표면에 평행하게 하였다.
시료 15 내지 시료 17에 포함되는 산화물 반도체막 및 다층막을 ESR 측정하여 얻어진 1차 미분 곡선을 도 52에 나타내었다. 도 52의 (A)는 시료 15의 측정 결과이고, 도 52의 (B)는 시료 16의 측정 결과이고, 도 52의 (C)는 시료 17의 측정 결과이다.
시료 18에 포함되는 산화물 반도체막을 ESR 측정하여 얻어진 1차 미분 곡선을 도 53에 나타내었다.
도 52의 (A) 내지 (C)에 있어서, 시료 15는 g값이 1.93일 때, 산화물 반도체막 내의 결함에 기인하는 대칭성을 갖는 신호가 검출되었다. 시료 16 및 시료 17은 g값이 1.95일 때, 다층막 내의 결함에 기인하는 대칭성을 갖는 신호가 검출되었다. 시료 15에서 g값이 1.93일 때의 스핀 밀도는 2.5×1019spins/cm3이고, 시료 16에서 g값이 1.93일 때 및 1.95일 때의 스핀 밀도의 총합은 1.6×1019spins/cm3이고, 시료 17에서 g값이 1.93일 때 및 1.95일 때의 스핀 밀도의 총합은 2.3×1019spins/cm3이었다. 즉 산화물 반도체막 및 다층막에는 결함이 함유되어 있는 것을 알 수 있다. 산화물 반도체막 및 다층막의 결함의 일례로서는 산소 결손을 들 수 있다.
도 53에 있어서, 시료 18은 시료 15의 산화물 반도체막, 시료 16 및 시료 17의 다층막에 비해, 산화물 반도체막의 두께가 두꺼움에도 불구하고, 결함에 기인하는 대칭성을 갖는 신호가 검출되지 않고, 즉 검출 하한 이하(여기서는, 검출 하한을 3.7×1016spins/cm3로 함)이었다. 이것으로부터, 산화물 반도체막에 함유되는 결함량을 검출할 수 없다는 것을 알 수 있다.
산화물 반도체막 또는 다층막에 질화물 절연막, 여기서는 PE-CVD에 의해 형성된 질화 실리콘막이 접촉하면, 산화물 반도체막 또는 다층막에 결함, 대표적으로는 산소 결손이 형성되는 것을 알 수 있다. 한편, 산화물 반도체막에 산화물 절연막, 여기서는 산화질화 실리콘막을 형성하면, 산화질화 실리콘막에 함유되는 과잉 산소, 즉 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소가 산화물 반도체막으로 확산되어, 산화물 반도체막 내의 결함이 증가되지 않는다.
상술한 것으로부터, 시료 15 내지 시료 17에서 나타내어진 바와 같이, 질화물 절연막에 접촉하는 산화물 반도체막 또는 다층막은 결함, 대표적으로는 산소 결손량이 많고 도전성이 높기 때문에, 용량 소자의 전극으로서 사용할 수 있다. 한편, 시료 18에서 나타내어진 바와 같이, 산화물 절연막에 접촉하는 산화물 반도체막 또는 다층막은 산소 결손량이 적고 도전성이 낮기 때문에, 트랜지스터의 채널 형성 영역으로서 사용할 수 있다.
여기서, 질화물 절연막과 접촉하는 산화물 반도체막 및 다층막의 저항률이 저하되는 원인에 대해서 이하에서 설명한다.
<H의 존재 형태간의 에너지와 안정성>
우선, 산화물 반도체막에 존재하는 H의 형태의 에너지와 안정성에 대해서 계산한 결과를 설명한다. 여기서는 산화물 반도체막으로서 InGaZnO4를 사용하였다.
계산에 사용한 구조는 InGaZnO4의 육방정 단위 격자를 a축 및 b축 방향으로 각각 2배로 한 84원자 벌크 모델을 기본으로 하였다.
벌크 모델에 있어서, 3개의 In원자 및 하나의 Zn원자와 결합한 O원자 하나가 H원자로 치환된 모델을 준비하였다(도 54의 (A) 참조). 또한, 도 54의 (A)에서, InO층의 a-b면을 c축으로부터 본 도면이 도 54의 (B)이다. 3개의 In원자 및 하나의 Zn원자와 결합한 O원자 하나가 제거된 영역을 산소 결손 Vo라고 표기하고, 도 54의 (A) 및 (B)에서 파선으로 도시하였다. 또한, 산소 결손 Vo 중에 위치하는 H원자를 VoH라고 표기한다.
또한, 벌크 모델에 있어서, 3개의 In원자 및 하나의 Zn원자와 결합한 O원자 하나가 제거되어 산소 결손 Vo를 형성한다. 이 Vo 근방에서, a-b면에 대해 하나의 Ga원자 및 2개의 Zn원자와 결합한 O원자에 H원자가 결합한 모델을 준비하였다(도 54의 (C) 참조). 또한, 도 54의 (C)에서 InO층의 a-b면을 c축으로부터 본 도면이 도 54의 (D)이다. 도 54의 (C) 및 (D)에서, 산소 결손 Vo를 파선으로 도시하였다. 또한, Vo를 가지며, 산소 결손 Vo 근방에서 a-b면에 대해 하나의 Ga원자 및 2개의 Zn원자와 결합한 O원자에 결합한 H원자를 갖는 모델을 Vo＋H라고 표기한다.
상기 2개의 모델에 대해서, 격자 상수를 고정한 최적화 계산을 하여 총에너지(total energy)를 산출하였다. 또한, 총에너지의 값이 작을수록 그 구조는 보다 안정적이라고 할 수 있다.
계산에는 제 1 원리 계산 소프트웨어 VASP(The Vienna Ab initio simulation package)를 이용하였다. 계산 조건을 표 1에 나타낸다.
(표 1)
Figure pat00002
전자 상태의 유사 퍼텐셜(pseudopotential)에는 Projector Augmented Wave(PAW)법에 의해 생성된 퍼텐셜을 이용하고, 범함수에는 GGA/PBE(Generalized-Gradient-Approximation/Perdew-Burke-Ernzerhof)를 이용하였다.
또한, 계산에 의해 산출된 2개의 모델의 총에너지를 표 2에 나타낸다.
(표 2)
Figure pat00003
표 2로부터 알 수 있듯이 VoH는 Vo+H보다 총에너지가 0.78eV 작다. 따라서, VoH가 Vo+H보다 안정적이라고 할 수 있다. 그러므로, 산소 결손(Vo)에 H원자가 가까워지면, H원자는 O원자와 결합하기보다 산소 결손 Vo 중에 트랩되기 쉽다고 생각된다.
<VoH의 열역학적 상태>
다음에, 산소 결손 Vo 중에 H원자가 트랩된 VoH의 형성 에너지와 하전(荷電) 상태에 대해서 계산한 결과를 설명한다. VoH는 하전 상태에 따라 형성 에너지가 다르고, 페르미 에너지에도 의존한다. 따라서, VoH는 페르미 에너지에 따라 안정적인 하전 상태가 다르다. 여기서는 VoH가 전자를 하나 방출한 상태를 (VoH)＋라고 표기하고, 전자를 하나 트랩한 상태를 (VoH)－라고 표기하고, 전자의 이동이 없는 상태를 (VoH)0이라고 표기한다. (VoH)＋, (VoH)－, (VoH)0 각각의 형성 에너지를 계산하였다.
계산에는 제 1 원리 계산 소프트웨어 VASP를 이용하였다. 계산 조건을 표 3에 나타낸다.
(표 3)
Figure pat00004
전자 상태 유사 퍼텐셜 계산에는 Projector Augmented Wave(PAW)법에 의해 생성된 퍼텐셜을 이용하고, 범함수에는 Heyd－Scuseria－Ernzerhof(HSE) DFT 하이브리드 범함수(HSE06)를 이용하였다.
또한, 산소 결손의 형성 에너지의 산출에서는 산소 결손 농도의 희박 한계를 가정하고, 전자 및 정공의 전도대, 가전자대로의 과잉 확대를 보정하여 에너지를 산출하였다. 또한, 완전 결정의 가전자대 상단을 에너지 원점으로 하고, 결함 구조에서 유래하는 가전자대의 편차는 평균 정전 퍼텐셜을 이용하여 보정하였다.
도 55의 (A)에 (VoH)＋, (VoH)－, (VoH)0 각각의 형성 에너지를 나타내었다. 가로축은 페르미 레벨이고 세로축은 형성 에너지이다. 실선은 (VoH)＋의 형성 에너지를 나타내고, 일점 쇄선은 (VoH)0의 형성 에너지를 나타내고, 파선은 (VoH)－의 형성 에너지를 나타낸다. 또한, VoH의 전하가 (VoH)＋로부터 (VoH)0을 거쳐 (VoH)－로 천이하는 천이 레벨을 ε(＋／－)라고 표기한다.
도 55의 (B)에 VoH의 열역학적 천이 레벨을 나타내었다. 계산 결과로부터, InGaZnO4의 에너지 갭은 2.739eV이었다. 또한, 가전자대의 에너지를 0eV로 하면, 천이 레벨(ε(＋／－))은 2.62eV이며, 전도대의 바로 아래에 존재한다. 이것으로부터, 산소 결손(Vo) 중에 H원자가 트랩됨으로써, InGaZnO4가 n형이 되는 것을 알 수 있다.
산화물 반도체막이 플라즈마에 노출되면, 산화물 반도체막은 대미지를 입고, 산화물 반도체막에 결함, 대표적으로는 산소 결손이 생성된다. 또한, 산화물 반도체막에 질화물 절연막이 접촉하면, 질화물 절연막 내의 수소가 산화물 반도체막으로 이동한다. 이로써, 산화물 반도체막 내의 산소 결손에 수소가 트랩됨으로써, 산화물 반도체막 중에 VoH가 형성되고, 산화물 반도체막이 n형이 되어, 저항률이 저하된다. 따라서, 질화물 절연막에 접촉하는 산화물 반도체막을 용량 소자의 전극으로서 사용할 수 있다.
101: 화소부
102: 트랜지스터
103: 트랜지스터
104: 주사선 구동 회로
105: 용량 소자
106: 신호선 구동 회로
107: 주사선
109: 신호선
111: 화소 회로
115: 용량선
132: 액정 소자
301: 화소
302: 기판
304a: 도전막
304b: 도전막
304c: 도전막
305: 절연막
305a: 질화물 절연막
305b: 질화물 절연막
305c: 질화물 절연막
306: 절연막
307: 산화물 반도체막
308a: 산화물 반도체막
308b: 산화물 반도체막
308c: 도전막
308d: 산화물 반도체막
309: 도전막
310a: 도전막
310b: 도전막
310c: 도전막
310d: 도전막
310e: 도전막
310f: 도전막
311: 절연막
311a: 절연막
311b: 절연막
312: 절연막
312a: 절연막
312b: 절연막
313: 절연막
314: 절연막
315: 도전막
316a: 도전막
316b: 도전막
316c: 도전막
317: 평탄화막
317a: 평탄화막
317b: 평탄화막
318: 배향막
320: 액정층
322: 액정 소자
330: 마스크
332: 마스크
334a: 저저항 영역
334b: 저저항 영역
336: 다층막
336a: 산화물 반도체막
336b: 산화물막
342: 기판
344: 차광막
346: 유색막
348: 절연막
350: 도전막
352: 배향막
362: 개구부
362c: 개구부
364: 개구부
364a: 개구부
364b: 개구부
364c: 개구부
365a: 개구부
365b: 개구부
365c: 개구부
372: 개구부
372a: 개구부
372b: 개구부
372c: 개구부
374a: 개구부
374b: 개구부
374c: 개구부
384a: 개구부
384b: 개구부
384c: 개구부
390: 절연막
391: 개구부
392: 절연막
393: 개구부
394: 절연막
401: 선 결함
410: 기판
411: 절연막
413: 화소 전극
415: 평탄화막
417: 액정층
419: 화소 전극
420: 기판
431: 선 결함
433: 결함
500: 액정 표시 장치
501: 액정 패널
510: 제어 회로
511: 검출부
520: 카운터 회로
530: 표시부
531: 화소
540: 주사선 구동 회로
541: 주사선
550: 데이터선 구동 회로
551: 데이터선
552: D-A 변환 회로
1901: 유리 기판
1903: 절연막
1904: 절연막
1905: 산화물 반도체막
1906: 다층막
1907: 도전막
1909: 도전막
1910: 절연막
1911: 절연막
1913: 개구부
1915: 개구부
1917: 개구부
1919: 개구부
3501: 배선
3502: 배선
3503: 트랜지스터
3504: 액정 소자
3510: 배선
3510_1: 배선
3510_2: 배선
3511: 배선
3515_1: 블록
3515_2: 블록
3516: 블록
3530: 전자 기기
3531: 하우징
3532: 터치 패널
3533: 배터리
3534: 제어부
3535: 배선
3536: 배선
3540: 표시 패널
3541: 기판
3542: 표시부
3543: 기판
3544: 터치 센서
3545: 기판
3546: 보호 기판
3547: 접착층
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9200: 컴퓨터
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DC-DC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (4)

  1. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의, 산화물 반도체막 및 제 1 도전막;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의, 제 2 절연막;
    상기 제 2 절연막 위의 화소 전극; 및
    상기 화소 전극 위의 유기 수지막을 포함하고,
    상기 화소 전극은 상기 소스 전극 및 상기 드레인 전극 중 한쪽과 전기적으로 접속되어 있고,
    상기 제 2 절연막은, 상기 제 1 도전막 위에 개구부를 포함하고,
    상기 개구부와 중첩되는 영역에서, 상기 제 1 도전막 위의 제 3 절연막은 상기 제 1 도전막과 상기 화소 전극 사이에 있고, 상기 유기 수지막이 상기 화소 전극 위에 있고,
    상기 산화물 반도체막 및 상기 제 1 도전막 각각은, In, Zn 및 O를 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의, 산화물 반도체막 및 제 1 도전막;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의, 제 2 절연막;
    상기 제 2 절연막 위의 화소 전극; 및
    상기 화소 전극 위의 유기 수지막을 포함하고,
    상기 화소 전극은 상기 소스 전극 및 상기 드레인 전극 중 한쪽과 전기적으로 접속되어 있고,
    상기 제 2 절연막은, 상기 제 1 도전막 위에 개구부를 포함하고,
    상기 개구부와 중첩되는 영역에서, 상기 제 1 도전막 위의 제 3 절연막은 상기 제 1 도전막과 상기 화소 전극 사이에 있고 상기 제 1 도전막과 상기 화소 전극에 각각 접하고, 상기 유기 수지막이 상기 화소 전극 위에 있고,
    상기 산화물 반도체막 및 상기 제 1 도전막 각각은, In, Zn 및 O를 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의, 산화물 반도체막 및 제 1 도전막;
    상기 산화물 반도체막 위의, 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의, 제 2 절연막;
    상기 제 2 절연막 위의 화소 전극; 및
    상기 화소 전극 위의 유기 수지막을 포함하고,
    상기 제 2 절연막은, 상기 소스 전극 및 상기 드레인 전극 중 한쪽 위의 제 1 개구부 및 상기 제 1 도전막 위의 제 2 개구부를 포함하고,
    상기 제 1 개구부에서, 상기 화소 전극은 상기 소스 전극 및 상기 드레인 전극 중 한쪽과 접하고,
    상기 제 2 개구부와 중첩되는 영역에서, 상기 화소 전극은 제 3 절연막을 개재하여 상기 제 1 도전막과 중첩되고,
    상기 제 2 개구부와 중첩되는 영역에서, 상기 화소 전극과 상기 제 3 절연막, 및 상기 제 3 절연막과 상기 제 1 도전막은 각각 접하고 있고,
    상기 산화물 반도체막 및 상기 제 1 도전막 각각은, In, Zn 및 O를 포함하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체막 및 상기 제 1 도전막은 동일한 In/Zn의 조성비를 갖는, 반도체 장치.
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