KR20200124316A - 정전 척들을 위한 보호 코팅 - Google Patents

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KR20200124316A
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스티븐 토핑
빈센트 부르카르트
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램 리써치 코포레이션
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Abstract

정전 척 (ESC) 이 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (Si3N4) 또는 둘의 조합의 코팅으로 커버된 적어도 일부를 갖는 척킹 표면을 포함한다. 코팅은 기판 프로세싱 툴의 프로세싱 챔버에 인 시츄로 도포될 수 있고, 프레시 코팅을 생성하기 위해 주기적으로 제거되고 인 시츄로 재도포될 수 있다.

Description

정전 척들을 위한 보호 코팅
관련된 출원에 대한 교차 참조
본 출원은 2018년 3월 20일에 출원된 미국 특허 출원 번호 제 15/926,349 호의 이익을 주장하고, 이는 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
정전 척들 (ElectroStatic Chucks; ESCs) 은 박막 증착, 플라즈마 에칭, 포토레지스트 스트립핑, 기판 세정뿐만 아니라 리소그래피, 이온 주입, 등과 같은 다양한 제조 툴들에 널리 사용된다.
ESC들은 척킹 표면 상에 일 극성의 전하 및 기판 상에 반대 극성의 전하를 인가함으로써 동작한다. 반대 전하들이 끌어당기기 때문에, 기판은 발생하는 정전력에 의해 제자리에 홀딩되거나 클램핑된다 (clamped).
Coulombic 및 Johnsen-Rahbek (“J-R”은 일반적으로 공지되는 ESC들의 2 가지 타입들이다. 둘 모두는 전극 위에 형성된 유전체를 포함하는 척킹 표면을 갖는다. Coulombic ESC들을 사용하면 유전체는 절연체인 반면, J-R 타입 척들을 사용하면 유전체는 유한한 저항률 (예를 들어, 상온에서 5.0e+15부터 5.0e+16 ohm-cm까지 범위의 벌크 저항률 및 550 ℃에서 5.0e+8에서 5.0e+9 ohm-cm의 벌크 저항률) 을 갖는다.
정전 척 (ESC) 이 개시된다. ESC는 기판을 척킹하도록 구성된 척킹 표면을 갖는 페데스탈을 포함한다. 척킹 표면은 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (Si3N4) 또는 둘의 조합의 코팅으로 커버된 적어도 일부를 포함한다.
또한 개시된 것은 기판 프로세싱 툴의 프로세싱 챔버 내의 ESC의 척킹 표면 상에 코팅을 증착하는 방법이다. 이 방법의 비배타적인 변동들에서, 증착된 코팅읕 실리콘 옥사이드 또는 실리콘 나이트라이드, 또는 둘의 조합이다.
더 개시된 것은 (a) ESC 페데스탈의 척킹 표면 상에 형성된 제 1 코팅을 제거하기 위해 할로겐 기반 세정제를 사용하는 단계; 및 (b) ESC 페데스탈의 척킹 표면 상에 형성된 제 2 코팅을 증착하는 단계에 대한 방법이다. 제 1 코팅을 제거하고 제 2 코팅으로 대체함으로써, 마모된 제 1 코팅은 프레시 (fresh) 제 2 코팅으로 리프레싱된다. 이 방법의 비배타적인 변동들에서, 증착된 코팅은 실리콘 옥사이드 또는 실리콘 나이트라이드, 또는 둘의 조합이다.
또 다른 실시예에서, 전술한 세정 및 코팅은 프로세싱 챔버에서 인 시츄로 (in situ) 수행될 수도 있다. 예를 들어, 루틴 유지보수 동안, 할로겐 기반 세정제가 기판 프로세싱의 부산물로서 프로세싱 챔버 내부의 표면들 상에 수집된 원치 않은 증착물들 및 입자들을 제거하기 위해 사용될 수도 있다. 세정에 이어서, 실리콘 옥사이드 및/또는 실리콘 나이트라이드의 코팅이 이후 후속하는 플라즈마 증착 단계에서 깨끗한 표면들에 통상적으로 도포된다. ESC의 척킹 표면 및 프로세싱 챔버에 대한 세정 및 재코팅 시퀀스는 본질적으로 동일하기 때문에, 척킹 표면은 프로세싱 챔버와 동시에 프로세싱 챔버에서 인 시츄로 세정되고 재코팅될 수 있다.
ESC의 척킹 표면 상에 형성된 실리콘 옥사이드 및 실리콘 나이트라이드의 사용은 다수의 이점들을 갖는다. 코팅은 기판들과 척킹 표면 사이의 열 팽창의 상이한 레이트들에 의해 유발된 측면 전단력들로 인해 열화 및 마모로부터 척킹 표면들을 보호하도록 사용될 수 있다. 실리콘 옥사이드 및 실리콘 나이트라이드의 코팅은 프로세싱 챔버에서 인 시츄로 척킹 표면 상에서 쉽게 증착되고 제거될 수 있다. 결과로서, 낡고 마모된 코팅이 모든 프로세싱 챔버 내부에서 필요에 따라 또는 고정된 인터벌들로, 제거되고 새로운 코팅으로 대체될 수 있다.
또 다른 비배타적인 실시예들에서, ESC 척에 도포된 코팅은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드와 실리콘 나이트라이드 모두의 조합, 또는 실리콘 옥사이드 및 실리콘 나이트라이드 각각의 하나 이상의 층들을 포함하는 다층 구조체일 수 있다.
본 출원 및 이의 이점들은, 첨부한 도면들과 함께 취해진 이하의 기술 (description) 을 참조함으로써 가장 잘 이해될 수도 있다.
도 1은 일 비배타적인 실시예에 따른 기판을 프로세싱하기 위한 기판 제조 툴의 블록도이다.
도 2는 일 비배타적인 실시예에 따른 정전 페데스탈의 단면의 사시도이다.
도 3은 일 비배타적인 실시예에 따른 프로세싱 챔버 내의 ESC의 척킹 표면에 인 시츄 코팅을 주기적으로 도포하기 위한 단계들을 예시하는 흐름도이다.
도 4a 및 도 4b는 비배타적인 실시예들에 따른 상이한 보호 코팅들을 갖는 기판의 확대된 단면도들이다.
도 5는 일 비배타적인 실시예에 따른 기판 제조 툴을 제어하기 위한 제어기로 구성될 수도 있는 컴퓨팅 시스템의 블록도이다.
도면들에서, 유사한 참조 번호들은 때때로 유사한 구조 엘리먼트들을 지정하기 위해 사용된다. 도면들의 도시들이 도식적이고, 반드시 스케일대로 도시되지 않는다는 것이 또한 인식되어야 한다.
본 출원은 첨부한 도면들에 예시된 바와 같이 출원의 일부 비배타적인 실시예들을 참조하여 이제 상세히 기술될 것이다. 이하의 기술에서, 본 개시의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 그러나, 본 개시가 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자들에게 명백할 것이다. 다른 예들에서, 공지된 프로세스 단계들 및/또는 구조체들은 본 개시를 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다.
타입과 상관 없이, ESC들은 몇 가지 한계들을 갖는다. 불소는 반도체 웨이퍼들과 같은 기판들의 증착 동안 종종 사용된다. ESC의 클램핑 표면의 불소로의 노출은 유전체에 전하 트랩들을 도입할 수 있어, 전기적 특성들에 부정적인 영향을 미쳐 충분한 힘으로 클램핑하는 능력을 감소시킨다. 또한, 많은 CVD 프로세스들의 부산물인 잔류 탄소가 또한 클램핑 표면 상에 형성될 수 있다. 탄소가 절연체이기 때문에, 이의 클램핑 표면 상의 존재는 J-R 타입 ESC들을 방해할 수도 있어, 또한 클램핑 강도를 감소시킨다.
불소 및/또는 잔류 탄소에 대한 노출을 방지하기 위해 ESC의 클램핑 표면 위에 PEC (Protective Electrostatic Cover) 를 사용하는 것이 공지된다. 그러나, PEC의 사용은 다수의 문제들을 생성한다. PEC를 사용하지 않을 때 프로세싱 챔버 내 또는 인접한 저장 위치가 필요하다. 또한, 저장 위치와 ESC 기판 사이에서 PEC를 이동시키고 배치하는 메커니즘이 필요하다. 이러한 메커니즘들은 원하지 않는 입자들을 생성하고, 주기적인 유지보수가 필요하고, 종종 파손되는 경향이 있다. 또한, 메커니즘의 동작을 제어하기 위해 제어 소프트웨어가 필요하다. 이러한 제어 소프트웨어는 툴에 복잡성을 부가하고 개발 비용을 증가시키는 경향이 있다.
도 1은 비배타적인 실시예에 사용될 수도 있는 기판 프로세싱 툴 (100) 의 블록도이다. 이 예에서, 기판 프로세싱 툴 (100) 은 프로세싱 챔버 (102), 가스 소스 (104), 무선 주파수 (Radio Frequency; RF) 소스 (106), 바이어스 소스 (108), 배기 펌프 (110), 온도 제어기 (112), 진공 소스 (114) 및 제어기 (116) 를 포함한다. 프로세싱 챔버 (102) 는 RF 소스 (106) 에 커플링된 전극 (118), 및 기판 (122) 을 척킹하기 위한 ESC 페데스탈 (120) 을 포함한다.
툴 (100) 의 동작 동안, 기판 (122) 은 가스 소스 (104) 에 의해 공급된 가스를 포함하는 프로세싱 챔버 (102) 내의 ESC 페데스탈 (120) 상에 척킹된다. RF 소스 (106) 로부터의 RF 전력이 전극 (118) 에 인가되면, 프로세싱 챔버 (102) 내에서 기판 (122) 을 프로세싱하기 위한 플라즈마가 생성된다. 툴의 타입에 따라, 플라즈마는 박막 증착, 에칭, 등을 포함하는 다양한 방식들로 기판 (122) 을 프로세싱하기 위해 사용될 수도 있다.
예시되지 않았지만, 대안적인 실시예들에서, RF 소스 (106) 는 대안적으로 페데스탈 (120) 에 커플링될 수 있다는 것에 유의해야 한다. 이 대안적인 실시예를 사용하면, 페데스탈 (120) 은 또한 프로세싱 챔버 (102) 내에 플라즈마를 생성하기 위해 전극으로서 역할한다.
또한 동작 동안, 제어기 (116) 는 프로세싱 챔버 (102) 내의 다수의 동작들, 예컨대 바이어스 소스 (108) 를 통해 기판 (122) 에 인가된 바이어스, 배기 펌프 (110) 를 통해 프로세싱 챔버 (102) 로부터 플라즈마 또는 다른 가스들의 배기, 온도 제어기 (112) 및 진공 소스 (114) 를 통해 페데스탈 (120) 및/또는 기판 (122) 의 온도를 선택적으로 제어할 수도 있다. 이들 엘리먼트들 각각 및 그들의 동작이 공지되었기 때문에, 간결성을 위해 본 명세서에 상세한 설명이 제공되지 않는다.
도 1에서, 다양한 컴포넌트들 (108 내지 116) 과 프로세싱 챔버 (102) 및/또는 페데스탈 (120) 사이에 다양한 전기 및/또는 배관이 제공된다. 도면들의 세부사항들을 과도하게 복잡하게 하지 않기 위해, 예시된 바와 같이 다양한 전기 연결부들 및/또는 배관 연결부들이 단일 연결부 (124) 로 간략화된다는 것에 유의해야 한다. 프로세싱 챔버 (102) 안팎으로 그리고/또는 페데스탈 (120) 로의 다양한 전기 및 배관의 라우팅은 매우 복잡하지만, 본 명세서에서 간결성을 위해 다루지 않는다는 것이 잘 이해된다.
일 비배타적인 실시예에서, 툴 (100) 은 리모트 플라즈마 소스 (126) 를 포함하거나 이와 협력하여 동작할 수도 있다. 리모트 플라즈마 소스 (126) 에서 생성된 플라즈마가 프로세싱 챔버 (102) 에 공급된다. 리모트 플라즈마 생성기를 사용하는 일 가능한 이유는 통상적으로 목표되지 않는, 프로세싱 챔버 (102) 내의 표면들의 이온 충격을 감소시키거나 제거하기 위한 것이다. 예를 들어, 일 비배타적인 실시예에서, 리모트 플라즈마 소스 (126) 는 프로세싱 챔버 (102) 를 세정하기 위해 사용될 수도 있고, 이는 통상적으로 열화를 가속화하는 이온 충격으로 노출을 감소시킴으로써 프로세싱 챔버 (102) 내의 다양한 표면들 및/또는 컴포넌트들의 수명을 증가시키는 경향이 있다.
대안적인 실시예들에서, 페데스탈 (120) 은 Coulombic 및 Johnsen-Rahbek (“J-R”) 타입 ESC이다.
또 다른 실시예들에서, 페데스탈 (120) 은 다수의 열 전도성 재료들로 이루어질 수도 있다. 이러한 재료들은 알루미늄 나이트라이드, 알루미늄 옥사이드, 세라믹, 다른 열 전도성 재료들, 또는 이들의 임의의 조합을 포함할 수도 있지만, 이에 제한되지 않는다.
툴 (100) 은 LPCVD (Low Pressure CVD), UHVCVD (Ultra High Vacuum CVD), PECVD (Plasma Enhanced CVD), RPECVD (Remote Plasma Enhanced CVD) 또는 ALDCVD (Atomic Layer Deposition CVD) 과 같은, CVD (Chemical Vapor Deposition) 툴들의 몇 가지 상이한 타입들 중 하나일 수 있다. 이들 툴들 각각이 공지되었기 때문에, 상세한 설명은 간결성을 위해 본 명세서에 제공되지 않는다. 그러나, CVD 툴의 타입에 관계없이, 기판 (122) 은 통상적으로 기판 (122) 의 표면 상에서 반응하거나 분해되어 목표된 증착 층을 형성하는, 하나 이상의 전구체들에 노출된다. 이 프로세스를 복수의 횟수들로 반복함으로써, 복수의 층들이 기판 (122) 의 표면 상에 형성될 수 있다. 본 명세서에 제공된 CVD 툴들의 이 목록은 완전한 것이 아니고, 제한하는 것으로 해석되지 않아야 한다는 것을 이해해야 한다. 반대로, 본 명세서에 기술된 바와 같은 페데스탈 (120) 은 임의의 타입의 CVD 툴 또는 기판을 프로세싱하기 위해 사용되는 툴과 함께 사용될 수도 있다.
도 2를 참조하면, ESC 페데스탈 (120) 의 사시 단면도가 도시된다. ESC 페데스탈 (120) 은 기판 (미도시) 을 척킹하기 위한 척킹 표면 (204) 을 갖는 ESC 척 (202), 페데스탈 마운트 (208) 에 제공된 리세스 (recess) 상에 장착될 때 ESC 척 (202) 을 지지하도록 구성된 페데스탈 스템 (stem) (206) 을 포함한다.
척킹 표면 (204) 은 복수의 상승된 최소 콘택트 영역들 (Minimum Contact Areas; MCA들) (210) 을 포함한다. 비배타적인 실시예에서, ESC 척 (202), 척킹 표면 (204) 및 MCA들은 알루미늄 나이트라이드로 이루어진다. 프로세싱 챔버 (102) 와 같은 CVD 프로세싱 챔버에서 일반적으로 사용된 동작 온도들 (예를 들어, 400 내지 650 ℃) 에서, 알루미늄 나이트라이드는 유한한 저항을 갖는다. 이와 같이, 이 특정한 실시예에서 ESC 페데스탈 (120) 은 JR 타입 ESC이다. 다른 실시예들에서, 다른 재료들이 사용될 수도 있다. 전기적 절연체들인 재료들을 갖는 ESC 페데스탈은 Coulombic 타입 ESC일 것이다.
MCA들 (210) 은 다수의 기능들을 수행한다. 첫 번째로, MCA들 (210) 은 표면 (204) 상에 척킹될 때 기판 (122) 의 후면과 물리적으로 콘택트하는 표면적을 규정한다. 결과로서, 클램핑 정전력을 생성하기 위해 필요한 전하 전달은 이들 위치들에 집중된다. 두 번째로, MCA들 (210) 은 척킹 표면 (204) 과 콘택트하는 기판 (122) 의 후면 표면적의 양을 감소시킨다. 결과로서, 금속 오염 및 전류 누설 모두가 감소된다.
일 특정한 실시예에서, MCA들 (210) 은 둥근 형상이고, 대략 1 밀 (0.001 인치) 의 높이, 대략 0.028 인치 (0.7112 mm) 의 직경 및 0.015 인치 (3.81 mm) 의 피치 (pitch) 를 갖는다. 도 2가 스케일 (scale) 로 도시되지 않았다는 것이 주목되어야 한다. 간결성을 위해, 도시된 MCA들 (210) 은 척킹 표면 (204) 에 대해 상당히 보다 크다. 실제 실시예들에서, MCA들 (210) 은 통상적으로 예시된 것보다 작을 것이다.
도 2의 실시예는 단지 예시이고, 제한하는 것으로 해석되지 않아야 한다. 다양한 다른 실시예들에서, MCA들 (210) 은 다양한 형상들 (예를 들어, 정사각형, 직사각형, 타원형, 다각형, 등) 을 가정할 수도 있고, 높이가 보다 크거나 보다 짧을 수도 있고, 치수들 및 피치가 가변할 수도 있으며, 척킹 표면 (204) 의 보다 크거나 보다 작은 비율을 커버할 수도 있다. 또한, MCA들 (210) 은 척킹 표면 (204) 상에 매우 다양한 배치들 (예를 들어, 행, 열, 특정한 패턴, 등) 로 배치될 수도 있다. 실제 실시예들에서, 척킹 표면 (204) 상의 형상, 높이, 피치, 표면적 및 패턴은 광범위하게 가변할 수도 있고, 기판 (122) 의 사이즈, 필요한 클램핑력의 양, 툴 (100) 의 타입, 및 다수의 다른 엔지니어링 고려사항들과 같은 다수의 설계 제약들에 의해 적어도 부분적으로 좌우된다.
MCA들 (210) 및 실리콘 웨이퍼와 같은 기판 (122) 은 통상적으로 상이한 재료들로 이루어진다. 결과로서, MCA들 (210) 및 기판 (122) 의 후면은 통상적으로 프로세싱 챔버 (102) 내에서 클램핑 동안 발생된 온도 변화들과 상이한 레이트로 팽창/수축될 것이다. 상이한 팽창/수축 레이트들은 MCA들 (210) 의 상부 표면들에 걸쳐 측면 전단력을 생성한다. 시간이 지나면서, 이들 힘들은 MCA들 (210) 을 열화시키고, 표면 거칠기를 변경하고, 높이를 감소시키고, 전기적 특성들을 변경하는 것으로 공지되었고, 이들 모두는 척킹 표면 (204) 에서 생성된 정전력의 정도를 열화시키는 경향이 있다.
종래의 관행은 ESC (120) 의 척킹 표면 (204) 및/또는 MCA들 (210) 상에 재료가 증착되지 않을 것을 지시한다. 이러한 재료가 존재하면, 일반적으로 척킹 표면 또는 근방에 전하 트랩들이 발생할 것이고, 전기적 특성들에 부정적 영향을 미치며 정전하 클램핑 효과를 방해한다. 따라서, 일반적으로, 재료 또는 코팅이 통상적으로 종래의 ESC들과의 클램핑 표면에 도포되지 않거나 달리 제공되지 않는다.
종래의 관행과 반대로, 출원인은 ESC (120) 의 척킹 표면 (204) 상의 코팅으로 실리콘 옥사이드 (SiO2) 또는 실리콘 나이트라이드 (Si3N4) 를 제안한다. 실리콘 옥사이드 및 실리콘 나이트라이드 모두의 전자들은 상승된 온도들에서 보다 여기된다 (excited). 결과로서, 이들 재료들 중 하나 (또는 둘 모두의 조합) 는 보다 전도성이 되고, 450 내지 600 ℃ 범위의 상승된 온도들에서 유한한 저항을 갖는, 보다 유전체처럼 작용하는 경향이 있다. 이 온도 범위가 CVD 툴들과 같은 기판 프로세싱 툴들의 특정한 프로세싱 챔버에서 종종 사용되기 때문에, 출원인은 실리콘 옥사이드 및/또는 실리콘 나이트라이드가 실제로 ESC의 척킹 표면에 유리하게 사용될 수 있다는 것을 발견했다.
MCA들 (210) 을 포함하는 척킹 표면 (204) 상에 형성된 실리콘 옥사이드 및 실리콘 나이트라이드의 사용은 다수의 이점들을 갖는다:
(1) 코팅은 상기 언급된 바와 같이 기판들 (122) 의 상이한 레이트들의 열 팽창에 의해 유발된 측면 전단력으로 인한 열화 및 마모로부터 MCA들 (210) 을 보호하도록 사용될 수 있다.
(2) 실리콘 옥사이드 및 실리콘 나이트라이드의 코팅은 프로세싱 챔버 (102) 에서 인 시츄로 척킹 표면 (204) 및/또는 MCA들 (210) 상에서 쉽게 증착되고 제거될 수 있다. 결과로서, 낡은 마모된 코팅은 프로세싱 챔버 (102) 의 모든 내부에서 필요에 따라 또는 고정된 인터벌들로 제거되고 새로운 코팅으로 대체될 수 있다.
(3) 또한, 프로세싱 챔버 (102) 의 입자 성능은 페데스탈 (120) 및 프로세싱 챔버 (102) 의 표면들 상에 코팅을 도포함으로써 개선될 수 있다. 이 코팅은 입자들을 이들 표면들에 부착하여, 기판 (122) 상의 입자 오염의 가능성을 감소시킨다. 코팅은 부가적으로 페데스탈 (120) 의 척킹 표면 (204) 상의 임의의 금속 오염에 대한 보호 층을 제공하고, 이에 따라 기판들 상에 전달되는 금속 오염을 최소화한다.
도 3을 참조하면, 프로세싱 챔버 (102) 에서 인 시츄로 ESC (120) 의 척킹 표면 (204) 에 코팅을 주기적으로 도포하기 위한 단계들을 예시하는 흐름도 (300) 가 도시된다.
개시 단계 (302) 에서, 실리콘 옥사이드 또는 실리콘 나이트라이드 (또는 둘의 조합) 의 코팅은 ESC 척 (202) 의 척킹 표면 (204) 의 MCA들 (210) 을 포함하여 적어도 부분적으로 형성된다. 코팅은 프로세싱 챔버 (102) 내로 실리콘 전구체 및 반응물질을 도입함으로써 형성된다. 이어서 실리콘 전구체 및 반응물질이 프로세싱 챔버 내에 있는 동안 CVD 플라즈마가 생성된다. 결과로서, 코팅은 척킹 표면 (204) 상에 증착되거나 형성된다.
일 실시예에서, 코팅은 MCA들 (210) 을 포함하는 전체 척킹 표면 (204) 에 걸쳐 형성된다. 다른 실시예들에서, 척킹 표면 (204) 의 부분들은 마스킹될 수 있고, 마스크는 나중에 코팅이 형성된 후 제거된다. 결과로서, 코팅은 척킹 표면 (204) 의 마스킹되지 않은 (non-masked) 부분들 상에만 제공된다.
다양한 실시예들에서, 실리콘 전구체 또는 실리콘 소스는 (a) 실란, (B) TEOS (Tetraethyl Orthosilicate), 또는 (a) 와 (b) 모두의 조합을 포함하는 그룹으로부터 선택된다. 반응물질은 (a) 산소 (O2), (b) 아산화질소 (N2O), (c) 암모니아 (NH3), (d) 질소 (N2) 또는 (a) 내지 (c) 의 임의의 조합을 포함하는 그룹으로부터 선택된다. 전구체 및 반응물질이 프로세싱 챔버 (102) 내에 존재하면, 코팅은 CVD 프로세스 동안 증착될 수 있다.
코팅의 재료 구성은 사용된 반응물질의 타입에 종속된다. 전구체로 실란 또는 TEOS를 사용하면, 실리콘 코팅이 척킹 표면 (204) 상에 증착되거나 척킹 표면 (204) 상에서 성장한다. 반응물질이 산소 또는 아산화질소와 같은 산화제이면, 실리콘 코팅이 산화되고, 실리콘 옥사이드를 발생시킨다. 반면 반응물질이 암모니아 또는 질소이면, 실리콘 나이트라이드가 발생한다.
암모니아 그리고 산소 및/또는 아산화질소 모두가 반응물질로 사용되면, 발생하는 코팅은 실리콘 옥사이드 및 실리콘 나이트라이드의 혼합물이다.
대안적으로, 일 반응물질을 초기에 사용하고 나중에 다른 반응물질을 사용함으로써, 다층 코팅이 형성될 수 있다. 예를 들어, 초기에 산소 및/또는 아산화질소를 사용하고 나중에 암모니아를 사용함으로써, 하단부에 실리콘 옥사이드 및 상단부에 실리콘 나이트라이드를 갖는 다층 코팅이 형성된다. 반응물질들의 시퀀스를 스워핑함으로써 (swapping), 상보적인 다층 구조체가 생성될 수 있다.
단계 (304) 에서, 목표된 재료 및 두께의 코팅이 이전 단계들에서 형성되면, 기판들 (122) 이 기판 프로세싱 툴 (100) 내로 로딩된다.
단계 (306) 에서, 기판들 (122) 은 프로세싱 챔버 (102) 내에서 프로세싱된다. 프로세싱은 일반적으로 ESC (120) 의 척킹 표면 (204) 상에 기판 (122) 을 척킹하고 프로세싱 챔버 내의 온도를 미리 결정된 범위 내로 유지하는 것을 수반한다. 상기 언급된 바와 같이, 이 범위는 일 실시예에서 400 내지 650 ℃일 수도 있다. 다른 실시예들에서, 보다 고온 또는 보다 저온의 다른 범위들이 사용될 수도 있다. 척킹되면, 기판 (122) 은 프로세싱 챔버 (102) 내에서 프로세싱된다. 상기 언급된 바와 같이, 프로세싱은 박막 층 증착, 에칭, 포토레지스트 스트립핑 (photo-resist striping), 기판 세정뿐만 아니라 리소그래피 (lithography), 이온 주입 등을 수반할 수도 있다.
단계 (308) 에서, 프로세싱 챔버 (102) 가 세정되어야 하는지 여부의 결정이 이루어진다. 이 결정을 하는데 다수의 요인들이 사용될 수도 있다. 결정은 시간의 기간 동안 프로세싱 챔버 (102) 내에서 수행된 프로세스들의 축적된 양에 기반할 수 있다. 예를 들어 툴 (102) 이 CVD 툴이면, 세정 인터벌들은 이전의 세정 이후 기판들 (122) 상에 증착된 증착 재료의 특정한 양에 기반하여 결정될 수도 있다. 다른 결정 요인들은 시간 (예를 들어, 툴은 주기적으로 고정된 인터벌로 세정됨), 또는 미리 결정된 수의 기판들 (122) 이 프로세싱된 이후, 또는 이들 또는 다른 요인들의 임의의 조합을 포함할 수도 있다. 결정이 프로세싱 챔버 (102) 를 세정하지 않는 것으로 이루어지면, 단계들 (304 및/또는 306) 이 반복된다.
프로세싱 챔버 (102) 를 세정할 때라는 결정이 이루어지면, 척킹 표면 (204) 을 포함하는 프로세싱 챔버 (102) 내의 세정 동작이 단계 (310) 에 제공된 바와 같이 수행된다. 세정 프로세스는 일반적으로 프로세싱 챔버 (102) 내에서 인 시츄로 ESC (120) 의 척킹 표면 (204) 상에 형성된 코팅을 제거하기 위해 할로겐 기반 세정제를 사용하는 것을 수반한다. 불소, 질소 트리플루오라이드 또는 다른 불소 함유 가스들과 같은 할로겐 기반 세정제가 프로세싱 챔버 (102) 내로 도입된다. 당업계에 공지된 바와 같이, 다른 노출된 표면들과 함께 척킹 표면 (204) 및 MCA들 (210) 상의 코팅을 제거하거나 에칭하는, 플라즈마가 이후 생성된다.
코팅이 제거되면, 상기 단계들 (302) 에 제공된 바와 같이 척킹 표면 (204) 및 MCA들 (210) 상에 새로운 코팅이 형성된다. 이후, 단계들 (304 내지 310) 은 계속해서 반복될 수 있다. 사이클 각각으로, 낡고 마모된 코팅이 단계 (310) 에서 제거되고, 단계 (302) 에서 새로운, 프레시 코팅이 도포된다.
또 다른 실시예에서, 전술한 세정 및 코팅은 프로세싱 챔버 (102) 의 루틴 유지보수 동안 기판 프로세싱 툴에서 인 시츄로 수행될 수도 있다. 예를 들어, 할로겐 기반 세정제는 기판 프로세싱의 부산물로서 프로세싱 챔버 (102) 내부 표면들 상에 수집된 원치 않은 증착물들 및 입자들을 제거하기 위해 가끔 사용될 수도 있다. 세정에 이어서, 실리콘 옥사이드 및/또는 실리콘 나이트라이드의 코팅이 통상적으로 후속하는 플라즈마 증착 단계에서 프로세싱 챔버 (102) 내의 깨끗한 표면들에 증착된다. 페데스탈 (120) 의 척킹 표면 (204) 및 프로세싱 챔버 (102) 에 대한 세정 및 재코팅 시퀀스가 본질적으로 동일하기 때문에, 둘 모두는 동일한 세정 및 증착 시퀀스를 사용하여 프로세싱 챔버 (120) 에서 인 시츄로 세정되고 재코팅될 수 있다.
도 4a를 참조하면, ESC 척 (202) 의 척킹 표면 (204) 상의 기판 (122) 의 확대된 단면도가 도시된다. 이 실시예를 사용하면, 코팅 (402) 이 MCA들 (210) 위 그리고 사이에 제공되고, 전체 척킹 표면 (204) 을 커버한다. 이전에 언급된 바와 같이, 코팅 (402) 은 실리콘 옥사이드, 실리콘 나이트라이드 또는 둘의 조합일 수 있다.
도 4b를 참조하면, ESC 척 (202) 의 척킹 표면 (204) 상의 기판 (122) 의 또 다른 확대된 단면도가 도시된다. 이 실시예를 사용하면, 다층 코팅 (404) 이 MCA들 위 그리고 사이에 제공되고, 상단 층 (406) 및 하단 층 (408) 을 포함한다. 이전에 언급된 바와 같이, 상단 층 (406) 은 실리콘 옥사이드이고 하단 층 (408) 은 실리콘 나이트라이드일 수 있고 또는 그 반대일 수 있다.
도 4a 및 도 4b의 두 실시예들이 MCA들 (210) 을 포함하는 전체 척킹 표면 (204) 위의 코팅 (402/404) 을 도시하지만, 도시된 이들 도면들은 이렇게 제한되지 않아야 한다. 반대로, 코팅들 (402/404) 은 예를 들어, 단지 MCA들 (210) 의 상단부의 척킹 표면 (204) 에만 부분적으로 형성될 수 있다.
또 다른 실시예들에서, 단일 층 (예를 들어, 도 4a) 또는 다층 (예를 들어, 도 4b) 인지 여부에 상관 없이, 코팅은 대략 2.5 마이크로미터 두께이다. 대안적인 실시예들에서, 코팅은 1.0 내지 5.0 마이크로미터 또는 50 나노미터 내지 30 마이크로미터 두께의 범위일 수도 있다. 1.0 이상과 같은, 보다 두꺼운 코팅들을 갖는 종래의 CVD 툴들로, 1.0 내지 5.0 범위의 보다 두꺼운 코팅이 통상적으로 도포된다. ALDCVD (Atomic Layer Deposition CVD) 툴들과 같은 다른 툴들로, 대략 50 나노미터의 매우 박형의 코팅이 도포될 수 있다.
(도 1에 도시된 바와 같이) 리모트 플라즈마 소스 (126) 를 포함하거나 함께 동작하는 특정한 기판 프로세싱 툴들 (100) 을 사용하여, 단계들 (302 및 310) 에 관해 상기 기술된 바와 같이, 코팅(들) (402/404) 을 형성하거나 제거하기 위해 사용되는 다양한 플라즈마가, 리모트 플라즈마 소스 (126) 에 리모트로 생성되고, 이후 ESC (120) 를 포함하는 프로세싱 챔버 (102) 내에 공급될 수 있다. 낡은 코팅을 제거하고 프레시 코팅으로 대체되는 상기 기술된 단계들은 상기 기술된 것과 달리, 보다 많거나, 보다 적거나 동일하다.
실리콘 옥사이드 및 실리콘 나이트라이드 (또는 둘 모두의 조합) 는 기판 (122) 을 클램핑하기 위해 필요한 정전력들에 부정적으로 영향을 미치지 않고, 상승된 온도들에서 척킹 표면 (204) 상에 사용될 수 있다. 특정한 범위가 상기 언급되었지만, 이들 온도들은 제한하는 것으로 해석되지 않아야 한다는 것이 이해되어야 한다. 반대로, 실리콘 옥사이드 또는 실리콘 나이트라이드로 코팅된 척킹 표면 (204) 의 적어도 일부가 기판을 클램핑하기에 충분한 정전력을 생성하는 레벨로 상승되는 실리콘 옥사이드 또는 실리콘 나이트라이드의 전기적 전도성이 제공된, 임의의 온도가 적용될 수도 있다.
코팅 (402/404) 은 또한 종래의 정전 기판 척들을 플라크하는 (plaque) 다수의 문제들을 해결함으로써 기판 클램핑을 개선하는 것을 돕는다. 예를 들어, 정전 척의 척킹 표면 상의 탄소의 존재는 아마도 척킹 표면과 기판 사이의 정전 클램핑력을 감소시키는 경향이 있는 전기적 단락 (electrical shorting) 을 유발하는 경향이 있는 것으로 공지되었다. 그러나, 상기 기술된 코팅 프로세스는 척킹 표면으로부터의 탄소의 존재를 제거하는 경향이 있다. 결과로서, 전기적 단락의 발생은 상당히 감소된다. 또한, 프로세싱 챔버 내의 불소의 존재는 특정한 타입들의 척킹 표면들, 예컨대 전하 트랩들을 생성하는 세라믹으로 이루어진 척킹 표면들을 투과하는 것으로 공지되었다. 그러나, 출원인은 본 명세서에 기술된 바와 같이 450 내지 600 ℃의 프로세싱 온도에서, 전하 트랩들의 발생이 감소된다는 것을 발견했다. 결과로서, 정전 클램핑력이 부정적 영향을 받지 않는다.
도 5를 참조하면, 일 비배타적인 실시예에 따른 기판 프로세싱 툴 (100) 을 제어하기 위한 제어기 (166) 로 구성될 수도 있는, 컴퓨팅 시스템의 블록도가 도시된다.
제어기 (116) 는 컴퓨터, 서버, 소형 휴대용 디바이스로부터 대형 슈퍼 컴퓨터까지 범위의 많은 물리적 형태들을 가질 수도 있다. 제어기 (116) 는 하나 이상의 프로세서들 (502) 을 포함하고, (그래픽, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (504), 메인 메모리 (506) (예를 들어, RAM (Random Access Memory)), 저장 디바이스 (508) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (510) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스들 (512) (예를 들어, 키보드들, 터치 스크린들, 키패드들, 마우스들 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (514) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (514) 는 소프트웨어 및 데이터로 하여금 링크를 통해 제어기 (116) 와 외부 디바이스들 사이에서 이송되게 한다. 제어기 (116) 는 또한 전술한 디바이스들/모듈들이 연결되는 통신 인프라스트럭처 (516) (예를 들어, 통신 버스, 크로스-오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (514) 를 통해 전달된 정보는 신호들을 반송하고, 전선 또는 케이블, 광섬유, 전화선, 휴대전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해, 통신 인터페이스 (514) 에 의해 수신될 수 있는 전자, 전자기, 광학, 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (502) 이 상기 기술된 방법 단계들을 수행하는 동안 네트워크로부터 정보를 수신할 수도 있고, 또는 네트워크에 정보를 출력할 수도 있다는 것이 고려된다. 또한, 방법 실시예들은 프로세서들 상에서만 실행될 수도 있거나, 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
용어 “비일시적 컴퓨터 판독가능 매체”는 일반적으로 메인 메모리, 보조 메모리, 이동식 저장장치, 및 하드 디스크들, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM 및 다른 형태들의 영구 메모리와 같은 저장 디바이스들과 같은 매체를 지칭하도록 사용되고, 반송파들 또는 신호들과 같은 일시적 주제를 커버하는 것으로 해석되지 않는다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 구현된 컴퓨터 데이터 신호에 의해 송신되고, 프로세서에 의해 실행 가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
본 출원이 다양한 증착 툴들의 맥락으로 기술되었지만, 이것이 제한하는 것으로 해석되지 않아야 한다는 것이 이해되어야 한다. 반대로 본 명세서에 기술된 바와 같은 ESC 페데스탈 (120) 은 리소그래피 툴들, 플라즈마 에칭 또는 화학적 에칭 툴들, 이온 주입 툴들, 기판 세정 툴들, 등을 포함하지만 이에 제한되지 않는 매우 다양한 기판 프로세싱 툴들에서 사용될 수도 있다.
몇몇 실시예들만이 상세히 기술되었지만, 본 출원은 본 명세서에 개시된 정신 또는 범위로부터 벗어나지 않고 많은 다른 형태들로 구현될 수도 있다는 것이 인식되어야 한다. 예를 들어, 기판은 반도체 웨이퍼, 별개의 반도체 디바이스, 평평한 패널 디스플레이, 또는 임의의 다른 타입의 워크피스일 수 있다.
따라서, 본 실시예들은 예시적이고, 제한적이지 않은 것으로 간주되어야 하며, 실시예들은 본 명세서에 주어진 세부사항들로 한정되지 않고, 첨부된 청구항들의 범위 및 등가물들 내에서 변경될 수도 있다.

Claims (26)

  1. 기판을 척킹하도록 구성된 척킹 표면을 갖는 페데스탈을 포함하는 정전 척 (ElectroStatic Chuck; ESC) 에 있어서,
    상기 척킹 표면의 적어도 일부는 실리콘 옥사이드 또는 실리콘 나이트라이드의 코팅을 갖는, 정전 척.
  2. 제 1 항에 있어서,
    상기 코팅은 실리콘 옥사이드 및 실리콘 나이트라이드의 조합인, 정전 척.
  3. 제 1 항에 있어서,
    상기 코팅은 다층인 (multi-layered), 정전 척.
  4. 제 1 항에 있어서,
    상기 코팅은 이하:
    (a) 1.0 마이크로미터 내지 5.0 마이크로미터; 또는
    (b) 50 나노미터 내지 30 마이크로미터 중 하나의 범위의 두께를 갖는, 정전 척.
  5. 제 1 항에 있어서,
    기판이 기판 프로세싱 챔버 내의 상기 척킹 표면에 척킹될 때 450 내지 600 ℃ 범위의 온도에서 동작하도록 더 구성되는, 정전 척.
  6. 제 1 항에 있어서,
    상기 실리콘 나이트라이드 또는 상기 실리콘 옥사이드로 코팅된 상기 척킹 표면의 상기 적어도 일부가 상기 기판을 클램핑하기에 충분한 정전력을 생성하는 레벨로 상기 실리콘 옥사이드 또는 상기 실리콘 나이트라이드의 전기 전도도가 상승하도록, 상승된 온도로 유지된 기판 프로세싱 챔버 내에서 동작하도록 더 구성되는, 정전 척.
  7. 제 1 항에 있어서,
    상기 실리콘 옥사이드 또는 상기 실리콘 나이트라이드의 상기 코팅을 갖는 상기 척킹 표면의 상기 적어도 일부는 상기 척킹 표면 상에 형성된 하나 이상의 최소 콘택트 영역들을 포함하는, 정전 척.
  8. 제 1 항에 있어서,
    상기 ESC는 Coulombic 타입 ESC 또는 Johnsen-Rahbek (J-R) 타입 ESC인, 정전 척.
  9. (a) 정전 척 (ESC) 페데스탈의 척킹 표면 상에 형성된 제 1 코팅을 제거하기 위해 할로겐 기반 세정제를 사용하는 단계; 및
    (b) 상기 ESC 페데스탈의 상기 척킹 표면 상에 형성된 제 2 코팅을 증착하는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 ESC 페데스탈의 상기 척킹 표면이 새로운 제 2 코팅으로 반복 각각마다 리프레싱되도록, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 더 포함하는, 방법.
  11. 제 10 항에 있어서,
    상기 단계 (a) 및 상기 단계 (b) 는 프로세싱 챔버에서 인 시츄로 (in situ) 수행되고, 반복 각각은 상기 프로세싱 챔버에서 상기 ESC 페데스탈의 상기 척킹 표면에 척킹되는 동안 특정한 양의 증착 재료가 하나 이상의 기판들 상에 증착된 시기에 의해 결정되는, 방법.
  12. 제 11 항에 있어서,
    상기 프로세싱 챔버는 화학적 기상 프로세싱 챔버 또는 원자 층 증착 (Atomic Layer Deposition; ALD) 챔버인, 방법.
  13. 제 9 항에 있어서,
    상기 할로겐 기반 세정제는 불소인, 방법.
  14. 제 9 항에 있어서,
    상기 제 1 코팅 및 상기 제 2 코팅은: 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥사이드와 실리콘 나이트라이드 모두의 조합을 포함하는 그룹으로부터 각각 선택되는, 방법.
  15. 제 10 항에 있어서,
    상기 제 2 코팅은 (a) 1.0 마이크로미터 내지 5.0 마이크로미터 또는 (b) 50 나노미터 내지 30 마이크로미터 범위의 두께를 갖는, 방법.
  16. 제 9 항에 있어서,
    ESC 페데스탈의 상기 척킹 표면은 Coulombic 타입 또는 Johnsen-Rahbek 타입 척킹 표면인, 방법.
  17. 제 9 항에 있어서,
    상기 제 2 코팅은 다층인, 방법.
  18. 기판 프로세싱 툴에 있어서,
    프로세싱 챔버; 및
    상기 프로세싱 챔버 내에 구성된 기판을 척킹하기 위한 척킹 표면을 갖는 정전 척 (ESC) 페데스탈을 포함하고,
    상기 기판 프로세싱 툴은,
    (a) 상기 프로세싱 챔버에 제공된 세정제를 사용하여 상기 프로세싱 챔버 내의 표면들 및 상기 척킹 표면 상에 형성된 증착물들을 세정하는 단계; 및
    (b) 상기 세정에 이어서 실리콘 옥사이드 또는 실리콘 나이트라이드로 상기 프로세싱 챔버 내의 상기 표면들 및 상기 척킹 표면을 코팅하는 단계를 포함하는, 유지보수 루팅 (routing) 을 구현하도록 더 구성되고,
    상기 척킹 표면의 상기 세정 및 상기 코팅은 상기 프로세싱 챔버 내의 상기 표면들이 각각 세정되고 코팅되는 동안 상기 프로세싱 챔버에서 인 시츄로 수행되는, 기판 프로세싱 툴.
  19. 제 18 항에 있어서,
    상기 ESC는 Coulombic 타입 또는 Johnsen-Rahbek (J-R) 타입 ESC인, 기판 프로세싱 툴.
  20. 제 18 항에 있어서,
    상기 척킹 표면 상의 상기 코팅은 이하:
    (a) 1.0 마이크로미터 내지 5.0 마이크로미터; 또는
    (b) 50 나노미터 내지 30 마이크로미터의 범위의 두께를 갖는, 기판 프로세싱 툴.
  21. 제 18 항에 있어서,
    상기 척킹 표면 상의 상기 코팅은 다층인, 기판 프로세싱 툴.
  22. 제 18 항에 있어서,
    상기 기판 프로세싱 챔버는 이하:
    (a) 화학적 기상 프로세싱 챔버;
    (b) 원자 층 증착 (ALD) 챔버 중 하나인, 기판 프로세싱 툴.
  23. 제 18 항에 있어서,
    상기 세정제는 불소를 포함하는 할로겐 기반 세정제인, 기판 프로세싱 툴.
  24. 제 18 항에 있어서,
    상기 프로세싱 챔버 내의 상기 표면들 및 상기 척킹 표면을 코팅하는 단계는,
    상기 프로세싱 챔버 내에 플라즈마를 제공하는 단계로서, 상기 플라즈마는 실리콘 전구체 및 반응물질을 포함하는, 상기 플라즈마를 제공하는 단계; 및
    상기 프로세싱 챔버 내의 상기 표면들 및 상기 척킹 표면을 상기 플라즈마에 노출하는 단계로서, 상기 노출은 상기 프로세싱 챔버의 상기 표면들 및 상기 척킹 표면 상에 상기 코팅의 형성을 발생시키는, 상기 노출하는 단계를 더 포함하는, 기판 프로세싱 툴.
  25. 제 18 항에 있어서,
    상기 플라즈마는,
    상기 플라즈마를 리모트로 생성하고 상기 플라즈마를 상기 프로세싱 챔버에 공급하는 단계; 또는
    상기 프로세싱 챔버 내에서 상기 플라즈마를 생성하는 단계에 의해 제공되는, 기판 프로세싱 툴.
  26. 제 18 항에 있어서,
    실리콘 옥사이드 또는 실리콘 나이트라이드의 새로운 코팅이 반복 각각에 이어 상기 프로세싱 챔버에서 인 시츄로 상기 척킹 표면 상에 각각 형성되도록 상기 단계 (a) 및 상기 단계 (b) 를 주기적으로 반복하도록 더 구성되는, 기판 프로세싱 툴.
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