KR20200059310A - 반도체 웨이퍼 제조를 위한 매칭리스 (matchless) 플라즈마 소스 - Google Patents
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Abstract
매칭리스 플라즈마 소스가 기술된다. 매칭리스 플라즈마 소스는 하프-브리지 트랜지스터 회로의 출력에서 생성되는 증폭된 구형 파형의 형상을 제어하기 위해 애자일 DC (direct current) 레일의 DC 전압 소스에 커플링되는 제어기를 포함한다. 매칭리스 플라즈마 소스는 플라즈마 챔버의 안테나와 같은, 전극에 전력을 공급하기 위해 증폭된 구형 파형을 생성하도록 사용된 하프-브리지 트랜지스터 회로를 더 포함한다. 매칭리스 플라즈마 소스는 또한 하프-브리지 트랜지스터 회로와 전극 사이에 반응 회로를 포함한다. 반응 회로는 전극의 리액턴스를 부인하기 위해 고-품질 계수를 갖는다. 매칭리스 플라즈마 소스를 전극에 커플링하는 RF (radio frequency) 매칭부 및 RF 케이블이 없다.
Description
본 실시예는 전극에 커플링하기 위한 매칭리스 플라즈마 소스에 관한 것이다.
플라즈마 시스템이 웨이퍼들 상에서 다양한 동작들을 수행하도록 사용된다. 플라즈마 시스템은 RF (radio frequency) 생성기, RF 매칭부, 및 플라즈마 챔버를 포함한다. RF 생성기는 RF 케이블을 통해 RF 매칭부에 커플링되고 RF 매칭부는 플라즈마 챔버에 커플링된다. RF 전력은 내부에서 웨이퍼가 프로세싱되는 플라즈마 챔버로의 RF 케이블 및 RF 매칭부를 통해 제공된다. 또한, 하나 이상의 가스들이 플라즈마 챔버로 공급되고 그리고 RF 전력의 수신시, 플라즈마가 플라즈마 챔버 내에서 생성된다.
이러한 맥락에서 본 개시에 기술된 실시예들이 발생한다.
본 개시의 실시예들은 전극에 커플링하기 위해 매칭리스 플라즈마 소스를 제공하기 위한 시스템들, 장치, 방법들 및 컴퓨터 프로그램들을 제공한다. 본 실시예들은 다수의 방식들, 예를 들어, 프로세스, 또는 장치, 또는 시스템, 또는 하드웨어의 단편, 또는 방법, 또는 컴퓨터 판독가능 매체로 구현될 수 있다는 것이 인식될 것이다. 몇몇 실시예들이 이하에 기술된다.
일부 실시예들에서, 매칭리스 (matchless) 플라즈마 소스와 같은 RF 전력 전달 시스템이 RF 전력을 사용하는 임의의 웨이퍼 제조 챔버에서 플라즈마를 생성하거나 개질하기 위해 사용될 수 있는 여기 전극에 커플링된다. 예를 들어, RF 전력 전달 시스템은 여기 전극; 예컨대 하나 이상의 코일들, 또는 샤워헤드, 또는 웨이퍼 플래튼, 또는 척에 RF 전력을 제공한다. RF 전력은 전력을 전극에 커플링하기 위해 저 임피던스 전압 소스로서 동작하는, FET들 (field-effect transistors) 또는 IGBT들 (insulated-gate bipolar transistors) 과 같은 전력 트랜지스터들을 사용하여 전극에 커플링된다. RF 생성기, RF 케이블, 및 RF 매칭부가 사용되는 시스템과 비교하여 이렇게 하는 것의 다수의 이점들이 있다. 이점들은 RF 매칭부 및 RF 케이블의 비용의 감소, 플라즈마 점화 및 임피던스 튜닝 속도의 상승, 상이한 타입들의 진보된 펄스들을 형성하는 능력들의 상승, 및 코일 전력 멀티플렉싱을 포함한다.
50 Ω 출력 섹션을 갖는 RF 생성기는 50 Ω 송신 라인인, RF 케이블을 사용하여 부하에 전력을 제공한다. 더욱이, 전력은 부하의 임피던스를 50 Ω이 되도록 변환하도록, RF 케이블로부터 기계적 또는 전자 RF 임피던스 매칭 박스인 RF 매칭부로 공급된다. 모든 임피던스들이 50 Ω에 매칭될 때, 최대 전력이 0 W의 반사된 전력을 갖는 부하로 전달된다. 이는 플라즈마 프로세싱, 예를 들어, 에칭, 증착 및 PVD (physical vapor deposition)을 사용한 웨이퍼 제조시 전력이 전달되는 방법이다. 따라서, 동작은 향후 프로세스 능력을 억제하는 제한들을 갖는다. 제한들은 플라즈마 점화 및 임피던스 튜닝의 제한된 속도, RF 매칭부 및 RF 케이블의 고비용, 상이한 타입들의 펄스들을 생산하는 제한된 능력, 및 플라즈마 균일성의 제한된 제어를 포함한다.
본 개시에 기술된 일부 실시예들에서, 50 Ω에 가까워지도록 부하 임피던스를 변환하도록 사용된 50 Ω RF 전력 생성기, 50 Ω RF 케이블, 및 RF 매칭부는 전력공급될 여기 전극으로 저 임피던스 전압 소스의 접속으로 대체된다. 저 임피던스 전압 소스는 하프-브리지 셋업으로 조직되고 슈트-스루 (shoot through) 를 방지하도록 푸시-풀 구성 또는 풀 브리지 (H) 에서 동작되는, 전력 트랜지스터들, 예컨대 FET들 또는 IGBT들을 포함한다. 전력 트랜지스터들은 FET 게이트 구동기와 같은 게이트 구동기로 전송된 RF 주파수 및 펄싱과 연관된 신호들을 사용하여 제어기 보드로부터 제어된다. 저 임피던스 전압 소스로부터 출력되는 전력은 애자일 (agile) DC (direct current) 레일에 의해 결정된다. 애자일 DC 레일은 저 임피던스 전압 소스로부터 전력 출력을 상승, 감소, 또는 펄싱하도록 사용된다. 애자일 DC 레일의 사용은 임의 성형 펄스들이 구성되게 하는 동안, 전력 조절 및 변조를 위한 것이다. 펄싱 능력들은 RF 생성기, RF 케이블, 및 RF 매칭부를 갖는 플라즈마 툴과 비교하여 향상된다.
더욱이, 다양한 실시예들에서, 전력 요건들에 따라, 복수의 트랜지스터들, 예컨대 FET들 또는 IGBT들이 미리 결정된 전력 출력을 제공하도록 풀-브리지 셋업 또는 하프-브리지 셋업에서 조합된다. 통상적으로, 트랜지스터 각각의 출력 임피던스는 약 0.01 Ω 내지 약 10 Ω이다. 트랜지스터들의 수의 변화와 함께, 미리 결정된 전력 출력이 달성된다.
일부 실시예들에서, 여기 전극에 전력을 공급하기 위해, 반응 회로가 여기 전극의 리액턴스를 무효화하기 위해 전력 트랜지스터들와 직렬로 배치된다. 플라즈마를 사용하지 않고, 전력 트랜지스터들은 본질적으로 저 저항성 부하를 보인다. 전력 트랜지스터들의 풀-브리지 셋업 또는 하프-브리지 셋업의 출력과 여기 전극 사이에 배치된 반응 회로는 직렬 공진을 제공하고 전극의 리액턴스를 무효화하도록 고 품질 계수 (Q) 를 생성한다. 반응 회로의 리액턴스는 전력 생성기의 동작 주파수 고 Q를 제공하도록 설계된다. 예를 들어, Q는 대략 웨이퍼 제조 챔버 내에서 플라즈마가 점화되지 않는 무 플라즈마 경우에서, 약 50 내지 약 500이다. 고 Q의 이점은 여기 전극이 챔버 내에서 실질적으로 순간적인 플라즈마 점화를 만드는, 고 전압 및 전자기장을 경험하는 것이다. 실질적으로 순간적인 점화는 웨이퍼 제조 챔버 내에서 플라즈마 지속이 이어진다.
일단 플라즈마가 점화되면, 다양한 실시예들에서, 동작 주파수는 애자일 DC 레일 전압과 함께 전력 트랜지스터들의 출력에서 복소 전압과 복소 전류 간 위상 차를 측정함으로써 그리고 0 ° 위상 차를 유지함으로써 전력 트랜지스터들로부터 일정한 출력 전력을 유지하도록 조정된다. 예를 들어, 고속 디지털화기가 여기 전극에 입력되는 전류를 측정하기 위해 사용되고, 동작 주파수는 0 °의 위상 차를 달성하도록 변화된다.
몇몇 실시예들에서, 본 명세서에 기술된 시스템들 및 방법들은 모든 플라즈마 프로세싱 임피던스 범위들을 커버한다.
일 양태들은 첨부된 도면들과 함께 취해진 이하의 상세한 기술로부터 자명해질 것이다.
실시예들은 첨부된 도면들과 함께 취해진 이하의 기술을 참조함으로써 이해된다.
도 1은 매칭리스 플라즈마 소스와 전극 사이에 RF (radio frequency) 매칭부 및 RF 케이블을 커플링하지 않고 매칭리스 플라즈마 소스로부터 전극으로 전력을 제공하기 위한 시스템의 일 실시예의 도면이다.
도 2는 매칭리스 플라즈마 소스의 상세들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3a는 도 2의 매칭리스 플라즈마 소스의 입력 섹션, 출력 섹션, 및 반응 회로에 관한 추가 상세들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3b는 도 3a의 시스템의 전압 및 전류 (VI) 프로브를 사용하는 대신, 전압 프로브 및 전류 프로브가 사용되는 것을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3c는 도 3a 및 도 3b의 시스템의 하프-브리지 FET 회로에 걸쳐 전압들을 제한하도록 사용된 다이오드들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3d는 CCP (capacitively coupled plasma) 챔버에 커플링된 인덕터를 갖는 반응 회로의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 4a는 도 3a 및 도 3b의 시스템의 하프-브리지 FET 회로의 출력에서 생성된 증폭된 구형 파형 (square waveform) 의 인벨롭의 형상을 예시하기 위한 그래프의 일 실시예이다.
도 4b는 증폭된 구형 파형으로부터 고차 고조파 (higher-order harmonics) 의 제거를 예시하기 위한 그래프의 일 실시예이다.
도 5a는 도 3a 및 도 3b의 시스템의 반응 회로로부터 출력되는 펄스-성형된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5b는 반응 회로로부터 출력되는 삼각형-성형된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5c는 반응 회로로부터 출력되는 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5d는 반응 회로로부터 출력되는 다른 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5e는 반응 회로로부터 출력되는 또 다른 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5f는 반응 회로로부터 출력되는 임의-형상의 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5g는 반응 회로로부터 출력되는 연속파 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5h는 반응 회로로부터 출력되는 펄스-성형된 사인 파형의 인벨롭을 예시하기 위한 그래프의 일 실시예이다.
도 5i는 반응 회로로부터 출력되는 삼각형-성형된 사인 파형의 인벨롭을 예시하기 위한 그래프의 일 실시예이다.
도 6a는 플라즈마를 사용하지 않은 생성기의 동작 주파수의 변화와 함께 도 1의 시스템의 플라즈마 챔버 내 전극에서 전류 및 전압의 비의 크기의 변화를 예시하기 위한 공진 플롯의 일 실시예이다.
도 6b는 플라즈마를 사용한 생성기의 동작 주파수의 변화와 함께 전극에서 전압, 전류, 및 전력의 변화를 예시하기 위한 공진 플롯의 일 실시예이다.
도 7a는 도 1의 시스템이 사용될 때, 웨이퍼의 표면에 걸친 이온 포화 전류를 예시하기 위한 그래프의 일 실시예이다.
도 7b는 50 Ω RF 생성기, RF 매칭부 및 RF 케이블이 사용될 때 이온 포화 전류를 예시하기 위한 그래프의 일 실시예이다.
도 8은 도 1의 시스템의 사용이 플라즈마 챔버 내 플라즈마 임피던스의 복수의 튜닝 범위들을 달성하는 것을 용이하게 하고 튜닝 범위들은 50 Ω RF 생성기, RF 매칭부 및 RF 케이블의 사용에 의해 달성된 것과 유사하다는 것을 예시하기 위한 그래프의 일 실시예이다 .
도 9a는 전극으로 제공하기 위해 반응 회로의 출력에 공급되는 전력을 예시하기 위한 그래프의 일 실시예이다.
도 9b는 전극에 공급되는 펄스 성형된 사인 파형의 전압 대 시간을 예시하기 위한 그래프의 일 실시예이다.
도 9c는 도 3a 및 도 3b의 시스템의 전력 FET로부터 출력되는 출력 전압을 예시하기 위한 그래프의 일 실시예이다.
도 9d는 전력 FET로부터 출력되는 출력된 전류를 예시하기 위한 그래프의 일 실시예이다.
도 10a는 펄싱 동안 동작 주파수 대 시간 t를 예시하기 위한 그래프의 일 실시예이다.
도 10b는 전극에 공급될 전압 및 전류가 전극에 공급하기 위한 전력의 레벨을 달성하기 위한 시간 기간 동안 동위상 (in phase) 이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 10c는 전극에 공급될 전압 및 전류가 전력의 레벨을 달성하기 위한 다른 시간 기간 동안 동위상이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 10d는 전극에 공급될 전압 및 전류가 전력의 레벨을 달성하기 위한 또 다른 시간 기간 동안 동위상이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 11a는 전극에 전력을 공급하기 위한 FET들 및 변압기들 (transformers) 을 갖는 트리를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 11b는 전극에 전력을 공급하기 위한 트랜지스터 회로의 또 다른 트리를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 11c는 전극에 전력을 공급하도록 사용된 H 브리지 회로의 일 실시예의 도면이다.
도 12a는 트랜지스터 회로 보드를 냉각시키도록 사용된 냉각 플레이트를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 12ba는 복수의 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12bb는 도 12ba에 예시된 시스템의 상면도이다.
도 12c는 칩들이 인쇄 회로 기판 상에 수직으로 장착될 때 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 상단 등측도이다.
도 12d는 냉각 플레이트가 수직으로 장착된 보드에 인접하게 배치될 때 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 상단 등측도이다.
도 12e는 IC 칩들을 냉각하기 위한 일 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12f는 IC 칩들을 냉각하기 위한 다른 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12g는 IC 칩들을 냉각하기 위한 또 다른 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12h는 채널들이 밀링되는 (mill) 컨테이너 및 냉각 플레이트를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 13은 냉각 플레이트의 일 실시예의 등측도이다.
도 14a는 매칭리스 플라즈마 소스를 갖는 ICP (inductively coupled plasma)/TCP (transformer coupled plasma) 챔버의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14b는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 TCP 코일이 RF 매칭부를 통해 RF 생성기에 커플링되는, ICP 챔버의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 TCP 코일에 커플링되는, ICP 챔버의 또 다른 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14d는 Faraday 차폐부로 매칭리스 플라즈마 소스의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14e는 TCP 플라즈마 챔버의 상이한 TCP 코일들이 멀티플렉싱 방식으로 동작되는, 멀티플렉싱 동작을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15a는 CCP 챔버 내 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15b는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되는 CCP 챔버를 갖는 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 CCP 챔버의 상부 전극에 커플링되는 CCP 챔버를 갖는 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15d는 CCP 챔버의 기판 홀더로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15e는 CCP 챔버의 상부 전극으로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15f는 CCP 챔버의 상부 전극으로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링 및 CCP 챔버의 기판 홀더로 또 다른 매칭리스 전력 소스 및 RF 전력 공급부들의 또 다른 세트의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16a는 매칭리스 플라즈마 소스에 커플링되는 샤워헤드를 갖는 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16b는 매칭리스 플라즈마 소스가 샤워헤드 대신 기판 홀더에 커플링되는 도 16a의 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 샤워헤드에 커플링되는 도 16a의 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17a는 복수의 마이크로소스들로 복수의 매칭리스 플라즈마 소스들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17b는 50 Ω RF 생성기 및 매칭리스 플라즈마 소스로 기판 홀더의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17c는 매칭리스 플라즈마 소스로부터 척 내 그리드로 RF 전력의 제공 및 50 Ω RF 생성기로부터 척의 캐소드로 RF 전력의 제공을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 18은 매칭리스 플라즈마 소스를 하우징하도록 사용되는 인클로저 (enclosure) 를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 19는 RF 케이블 및 RF 매칭부를 예시하기 위한 시스템의 일 실시예의 블록도이다.
도 1은 매칭리스 플라즈마 소스와 전극 사이에 RF (radio frequency) 매칭부 및 RF 케이블을 커플링하지 않고 매칭리스 플라즈마 소스로부터 전극으로 전력을 제공하기 위한 시스템의 일 실시예의 도면이다.
도 2는 매칭리스 플라즈마 소스의 상세들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3a는 도 2의 매칭리스 플라즈마 소스의 입력 섹션, 출력 섹션, 및 반응 회로에 관한 추가 상세들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3b는 도 3a의 시스템의 전압 및 전류 (VI) 프로브를 사용하는 대신, 전압 프로브 및 전류 프로브가 사용되는 것을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3c는 도 3a 및 도 3b의 시스템의 하프-브리지 FET 회로에 걸쳐 전압들을 제한하도록 사용된 다이오드들을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 3d는 CCP (capacitively coupled plasma) 챔버에 커플링된 인덕터를 갖는 반응 회로의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 4a는 도 3a 및 도 3b의 시스템의 하프-브리지 FET 회로의 출력에서 생성된 증폭된 구형 파형 (square waveform) 의 인벨롭의 형상을 예시하기 위한 그래프의 일 실시예이다.
도 4b는 증폭된 구형 파형으로부터 고차 고조파 (higher-order harmonics) 의 제거를 예시하기 위한 그래프의 일 실시예이다.
도 5a는 도 3a 및 도 3b의 시스템의 반응 회로로부터 출력되는 펄스-성형된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5b는 반응 회로로부터 출력되는 삼각형-성형된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5c는 반응 회로로부터 출력되는 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5d는 반응 회로로부터 출력되는 다른 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5e는 반응 회로로부터 출력되는 또 다른 복수 상태 펄싱된 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5f는 반응 회로로부터 출력되는 임의-형상의 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5g는 반응 회로로부터 출력되는 연속파 사인 파형을 예시하기 위한 그래프의 일 실시예이다.
도 5h는 반응 회로로부터 출력되는 펄스-성형된 사인 파형의 인벨롭을 예시하기 위한 그래프의 일 실시예이다.
도 5i는 반응 회로로부터 출력되는 삼각형-성형된 사인 파형의 인벨롭을 예시하기 위한 그래프의 일 실시예이다.
도 6a는 플라즈마를 사용하지 않은 생성기의 동작 주파수의 변화와 함께 도 1의 시스템의 플라즈마 챔버 내 전극에서 전류 및 전압의 비의 크기의 변화를 예시하기 위한 공진 플롯의 일 실시예이다.
도 6b는 플라즈마를 사용한 생성기의 동작 주파수의 변화와 함께 전극에서 전압, 전류, 및 전력의 변화를 예시하기 위한 공진 플롯의 일 실시예이다.
도 7a는 도 1의 시스템이 사용될 때, 웨이퍼의 표면에 걸친 이온 포화 전류를 예시하기 위한 그래프의 일 실시예이다.
도 7b는 50 Ω RF 생성기, RF 매칭부 및 RF 케이블이 사용될 때 이온 포화 전류를 예시하기 위한 그래프의 일 실시예이다.
도 8은 도 1의 시스템의 사용이 플라즈마 챔버 내 플라즈마 임피던스의 복수의 튜닝 범위들을 달성하는 것을 용이하게 하고 튜닝 범위들은 50 Ω RF 생성기, RF 매칭부 및 RF 케이블의 사용에 의해 달성된 것과 유사하다는 것을 예시하기 위한 그래프의 일 실시예이다 .
도 9a는 전극으로 제공하기 위해 반응 회로의 출력에 공급되는 전력을 예시하기 위한 그래프의 일 실시예이다.
도 9b는 전극에 공급되는 펄스 성형된 사인 파형의 전압 대 시간을 예시하기 위한 그래프의 일 실시예이다.
도 9c는 도 3a 및 도 3b의 시스템의 전력 FET로부터 출력되는 출력 전압을 예시하기 위한 그래프의 일 실시예이다.
도 9d는 전력 FET로부터 출력되는 출력된 전류를 예시하기 위한 그래프의 일 실시예이다.
도 10a는 펄싱 동안 동작 주파수 대 시간 t를 예시하기 위한 그래프의 일 실시예이다.
도 10b는 전극에 공급될 전압 및 전류가 전극에 공급하기 위한 전력의 레벨을 달성하기 위한 시간 기간 동안 동위상 (in phase) 이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 10c는 전극에 공급될 전압 및 전류가 전력의 레벨을 달성하기 위한 다른 시간 기간 동안 동위상이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 10d는 전극에 공급될 전압 및 전류가 전력의 레벨을 달성하기 위한 또 다른 시간 기간 동안 동위상이라는 것을 예시하기 위한 그래프의 일 실시예이다.
도 11a는 전극에 전력을 공급하기 위한 FET들 및 변압기들 (transformers) 을 갖는 트리를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 11b는 전극에 전력을 공급하기 위한 트랜지스터 회로의 또 다른 트리를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 11c는 전극에 전력을 공급하도록 사용된 H 브리지 회로의 일 실시예의 도면이다.
도 12a는 트랜지스터 회로 보드를 냉각시키도록 사용된 냉각 플레이트를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 12ba는 복수의 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12bb는 도 12ba에 예시된 시스템의 상면도이다.
도 12c는 칩들이 인쇄 회로 기판 상에 수직으로 장착될 때 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 상단 등측도이다.
도 12d는 냉각 플레이트가 수직으로 장착된 보드에 인접하게 배치될 때 IC 칩들의 냉각을 예시하기 위한 시스템의 일 실시예의 상단 등측도이다.
도 12e는 IC 칩들을 냉각하기 위한 일 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12f는 IC 칩들을 냉각하기 위한 다른 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12g는 IC 칩들을 냉각하기 위한 또 다른 실시예를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 12h는 채널들이 밀링되는 (mill) 컨테이너 및 냉각 플레이트를 예시하기 위한 시스템의 일 실시예의 측면도이다.
도 13은 냉각 플레이트의 일 실시예의 등측도이다.
도 14a는 매칭리스 플라즈마 소스를 갖는 ICP (inductively coupled plasma)/TCP (transformer coupled plasma) 챔버의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14b는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 TCP 코일이 RF 매칭부를 통해 RF 생성기에 커플링되는, ICP 챔버의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 TCP 코일에 커플링되는, ICP 챔버의 또 다른 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14d는 Faraday 차폐부로 매칭리스 플라즈마 소스의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 14e는 TCP 플라즈마 챔버의 상이한 TCP 코일들이 멀티플렉싱 방식으로 동작되는, 멀티플렉싱 동작을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15a는 CCP 챔버 내 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15b는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되는 CCP 챔버를 갖는 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 CCP 챔버의 상부 전극에 커플링되는 CCP 챔버를 갖는 매칭리스 플라즈마 소스의 사용을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15d는 CCP 챔버의 기판 홀더로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15e는 CCP 챔버의 상부 전극으로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 15f는 CCP 챔버의 상부 전극으로 매칭리스 전력 소스 및 RF 전력 공급부들의 커플링 및 CCP 챔버의 기판 홀더로 또 다른 매칭리스 전력 소스 및 RF 전력 공급부들의 또 다른 세트의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16a는 매칭리스 플라즈마 소스에 커플링되는 샤워헤드를 갖는 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16b는 매칭리스 플라즈마 소스가 샤워헤드 대신 기판 홀더에 커플링되는 도 16a의 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 16c는 매칭리스 플라즈마 소스가 기판 홀더에 커플링되고 또 다른 매칭리스 플라즈마 소스가 샤워헤드에 커플링되는 도 16a의 플라즈마 챔버를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17a는 복수의 마이크로소스들로 복수의 매칭리스 플라즈마 소스들의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17b는 50 Ω RF 생성기 및 매칭리스 플라즈마 소스로 기판 홀더의 커플링을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 17c는 매칭리스 플라즈마 소스로부터 척 내 그리드로 RF 전력의 제공 및 50 Ω RF 생성기로부터 척의 캐소드로 RF 전력의 제공을 예시하기 위한 시스템의 일 실시예의 도면이다.
도 18은 매칭리스 플라즈마 소스를 하우징하도록 사용되는 인클로저 (enclosure) 를 예시하기 위한 시스템의 일 실시예의 도면이다.
도 19는 RF 케이블 및 RF 매칭부를 예시하기 위한 시스템의 일 실시예의 블록도이다.
이하의 실시예들은 전극에 커플링하기 위한 매칭리스 플라즈마 소스를 기술한다. 전극이 많은 형태들을 취할 수도 있고, 많은 타입들의 RF (radio frequency) 전력을 제공하기 위한 시스템들에 통합될 수도 있다는 것이 이해되어야 한다. 일반적으로 말하면, 전극은 또한 전기적 접속부에 의해 RF 전력을 수신하는 안테나로서 지칭될 수도 있다. 본 명세서에 기술된 몇몇 실시예들의 맥락에서, RF 전력이 하나 이상의 프로세스 동작들을 수행하기 위해 플라즈마를 점화할 목적들을 위한 챔버의 전극으로 공급된다. 예로서, 플라즈마는 본 명세서 전반에 기술된 에칭 동작들, 증착 동작들, 챔버 세정 동작들, 및 다른 동작들을 수행하기 위해 전달된 RF 전력을 사용하여 점화될 수도 있다. 유용한 구조적 구현예들 및 RF 전력의 효과적인 전달 및 플라즈마의 정밀 제어된 점화를 위한 사용들을 예시하는 매칭리스 플라즈마 소스 (MPS) 의 예들이 기술될 것이다. 본 실시예들은 이들 구체적인 상세들의 전부 또는 일부 없이 실시될 수도 있다는 것이 자명할 것이다. 다른 예들에서, 공지의 프로세스 동작들은 본 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
매칭리스 플라즈마 소스는 플라즈마의 사전 스트라이킹 (striking) 을 위한, 고 전류 및 고 전압을 발생시키는 고 품질 계수를 포함하는 기술적 장점들을 갖는다. 기술적 장점들은 안정한 프로세싱 동작을 위한 플라즈마 지속성을 위해 최적의 품질 계수를 더 포함한다. 더욱이, 기술적 장점들은 보다 고 성능의 플라즈마 툴에 대한 보다 저 비용을 포함한다. 매칭리스 플라즈마 소스는 저 출력 임피던스를 갖는다. 더욱이, 매칭리스 플라즈마 소스가 사용될 때, RF (radio frequency) 매칭부 및 RF 케이블을 사용할 필요가 없다.
매칭리스 플라즈마 소스는 임피던스 튜닝 속도를 상승시키기 위해, 발전된 펄스 능력들을 제공하기 위해, 그리고 코일 전력 멀티플렉싱을 제공하기 위해 제공된다. 매칭리스 플라즈마 소스는 샤워헤드, 코일, 안테나, 또는 웨이퍼 플래튼과 같은 전극으로 연결되도록 구성된다. 매칭리스 플라즈마 소스와 플라즈마 챔버 사이에 RF 케이블 및 RF 매칭부를 사용할 필요가 없다. RF 매칭부 및 RF 케이블의 결여는 모든 임의의 전력이 플라즈마 챔버로부터 매칭리스 플라즈마 소스를 향해 반사될 기회들을 감소, 예컨대 제거한다. RF 매칭부가 사용되지 않기 때문에, 임피던스 튜닝 속도의 상승이 없다. RF 매칭부는 다수의 회로 컴포넌트들을 갖고, 이들 중 일부는 플라즈마 챔버와 연관된 임피던스를 튜닝하도록 조정된다. 이러한 조정은 임피던스 튜닝 속도를 감소시킨다. 본 명세서에 기술된, 시스템들 및 방법들은 임피던스 튜닝 속도를 상승시키기 위한 RF 매칭부가 없다. 이에 더하여, RF 매칭부 및 RF 케이블에 대한 비용들이 절약된다.
매칭리스 플라즈마 소스는 입력 섹션 및 출력 섹션을 갖는다. 입력 섹션은 드라이빙 주파수에서 동작하는 신호 생성기를 갖는다. 출력 섹션과 연관된 반응 회로는 플라즈마를 사용하지 않고 고 품질 계수 (Q) 를 생성한다. 드라이빙 주파수에서 반응 회로에 의해 생성된 고 Q는 전극으로 고 전압을 제공하는 것을 용이하게 한다. 전극의 표면으로의 고 전압은 플라즈마 챔버 내에서 매우 양호하게 플라즈마 점화를 한다.
더욱이, 출력 섹션은 하프-브리지 FET (field-effect transistor) 회로를 포함한다. 일단 플라즈마가 플라즈마 챔버 내에서 점화되면, 드라이빙 주파수는 하프-브리지 FET 회로로부터 일정한 출력 전력을 유지하도록 조정된다. 예를 들어, 고속 디지털화기가 입력 전류 파형 및 입력 전압 파형을 측정하기 위해 하프-브리지 FET 회로의 출력에 커플링된다. 입력 전류 파형 및 전압 파형은 입력 전류 파형과 입력 전압 파형 사이의 위상 차가 0 °가 될 때까지 드라이빙 주파수를 변화시키는 동안 측정된다. 이와 같이, 바람직한 일정한 전력은 위상 차를 0이 되게 제어함으로써 전극에 제공된다.
게다가, 전극은 상이한 타입들의 프로세스들, 예컨대, 에칭, 세정, 스퍼터링, 증착, 등을 지지하도록 상이한 타입들의 파형들에 의해 드라이빙된다. 예를 들어, 임의-형상의 펄스가 하프-브리지 FET 회로의 출력에서 생성되고 또는 복수 상태 펄스가 출력에서 생성된다. 이에 따라, 상이한 형상들 및 상이한 전력 레벨들의 펄스들이 전극을 드라이빙하도록 사용된다. 상이한 파형들은 하프-브리지 FET 회로 내 애자일 DC 레일의 출력에 제공되는 DC (direct current) 전압의 양을 제어함으로써 생성된다. DC 전압은 DC 애자일 레일의 DC 소스로 전압 값들을 제공하는 제어기 보드에 의해 제어된다. 이에 더하여, 드라이빙 주파수는 플라즈마 챔버와 연관된 임피던스를 튜닝하기 위해 고 레이트, 예컨대 10 ㎲ 미만으로 튜닝된다.
도 1은 매칭리스 플라즈마 소스 (102) 로부터 전극 (106) 으로 전력을 제공하기 위한 시스템 (100) 의 일 실시예의 도면이다. 시스템 (100) 은 매칭리스 플라즈마 소스 (102) 및 플라즈마 챔버 (104) 를 포함한다. 매칭리스 플라즈마 소스 (102) 의 일 예는 저 임피던스 전압 소스이다. 플라즈마 챔버 (104) 의 예들은 CCP (capacitively coupled plasma) 챔버, CVD (chemical vapor deposition) 챔버, ALD (atomic layer deposition) 챔버, TCP (transformer coupled plasma) 반응기, PECVD (plasma enhanced chemical vapor deposition) 챔버, 플라즈마 에칭 챔버, 플라즈마 증착 챔버, 또는 PEALD (plasma enhanced atomic layer deposition) 챔버를 포함한다. 더욱이, 안테나 (106) 의 예들은 샤워헤드, 척, 기판 지지부, 용량성 상부 전극, TCP (transformer coupled plasma) 코일, 및 웨이퍼 플래튼을 포함한다. 매칭리스 플라즈마 소스 (102) 는 접속부 (110), 예컨대 전도체, 또는 RF 스트랩, 또는 실린더, 또는 브리지 전도체, 또는 이들의 조합을 통해 전극 (106) 에 커플링된다.
매칭리스 플라즈마 소스 (102) 와 플라즈마 챔버 (104) 사이에 RF 매칭부가 없다는 것을 주의해야 한다. 더욱이, 매칭리스 플라즈마 소스를 안테나에 커플링하는 RF 케이블이 없다. RF 매칭부는 플라즈마 챔버와 같은 부하의 임피던스를 RF 매칭부의 출력에 커플링되는, RF 매칭부의 입력에 커플링되는, RF 생성기 및 RF 케이블과 같은 소스의 임피던스를 매칭하기 위해 인덕터들 및 커패시터들과 같은 복수의 회로 컴포넌트들을 포함한다. 매칭리스 플라즈마 소스 (102) 에 의해 생성되는 전력의 대부분은 전극 (106) 에 인가된다. 예를 들어, 매칭리스 플라즈마 소스 (102) 과 전극 (106) 사이에 RF 매칭부 및 RF 케이블이 없기 때문에, 전력은 매칭리스 플라즈마 소스 (102) 로부터 전극 (106) 으로 효과적으로 공급된다.
그 상에서 IC들이 제조되는 웨이퍼와 같은 기판 (108) 이 플라즈마 챔버 (104) 내에서 전극 (106) 의 상단 표면 상 또는 전극 (106) 아래에 배치된다. 매칭리스 플라즈마 소스 (102) 는 RF 신호인 성형된 사인 파형을 생성하기 위해 50 ㎑ (kilohertz) 내지 100 ㎒ (megahertz) 로부터 이를 포함하는 범위의 동작 주파수를 동작시킨다. 성형된 사인 파형은 기판 (108) 을 프로세싱하기 위해 매칭리스 플라즈마 소스 (102) 로부터 접속부 (110) 를 통해 전극 (106) 으로 공급된다. 기판 (108) 을 프로세싱하는 예시들은 기판 (108) 상에 재료들을 증착하는 것, 기판 (108) 을 에칭하는 것, 기판 (108) 을 세정하는 것, 및 기판 (108) 을 스퍼터링하는 것을 포함한다.
도 2는 매칭리스 플라즈마 소스 (102) 의 상세들을 예시하기 위한 시스템 (200) 의 일 실시예의 도면이다. 시스템 (200) 은 매칭리스 플라즈마 소스 (102), 접속부 (110), 및 플라즈마 챔버 (104) 를 포함한다. 매칭리스 플라즈마 소스 (102) 는 입력 섹션 (202), 및 출력 섹션 (204), 및 반응 회로 (206) 를 포함한다. 입력 섹션 (202) 은 출력 섹션 (204) 에 커플링되고, 또한 반응 회로 (206) 에 커플링된다. 반응 회로 (206) 는 접속부 (110) 를 통해 전극 (106) 에 커플링된다.
입력 섹션 (202) 은 신호 생성기 및 게이트 구동기의 일부를 포함한다. 출력 섹션 (204) 은 게이트 구동기의 나머지 부분 및 하프-브리지 트랜지스터 회로를 포함한다. 반응 회로 (206) 의 일 예는 가변 커패시터를 포함한다. 반응 회로 (206) 의 다른 예는 고정 커패시터를 포함한다. 반응 회로 (206) 의 또 다른 예는 직렬, 또는 병렬, 또는 이들의 조합으로 서로 커플링되는 복수의 커패시터들 및/또는 인덕터들을 포함한다. 커패시터들 중 일부는 가변이고 나머지 커패시터들을 고정이다. 또 다른 예로서, 모든 커패시터들은 가변이거나 고정이다. 유사하게, 인덕터들 중 일부는 가변이고 나머지 인덕터들은 고정이다. 또 다른 예로서, 모든 인덕터들은 가변이거나 고정이다.
입력 섹션 (202) 은 복수의 구형파 신호들을 생성하고 구형파 신호들을 출력 섹션 (204) 에 제공한다. 출력 섹션 (204) 은 입력 섹션 (202) 으로부터 수신된 복수의 구형파 신호들로부터 증폭된 구형 파형을 생성한다. 더욱이, 출력 섹션 (204) 은 증폭된 구형 파형의 인벨롭, 예컨대 피크-투-피크 (peak-to-peak) 크기를 성형한다. 예를 들어, 성형 제어 신호 (203) 가 인벨롭을 생성하기 위해 입력 섹션 (202) 으로부터 출력 섹션 (204) 으로 공급된다. 성형 제어 신호 (203) 는 증폭된 구형 파형을 성형할 복수의 전압 값들을 갖는다.
성형되는 증폭된 구형 파형은 출력 섹션 (204) 으로부터 반응 회로 (206) 로 전송된다. 반응 회로 (206) 는 기본 주파수를 갖는 성형된 사인 파형을 생성하기 위해 증폭된 구형 파형의 고차 고조파를 제거, 예컨대 필터링한다. 성형된 사인 파형은 성형되는 인벨롭을 갖는다.
성형된 사인 파형은 기판 (108) 을 프로세싱하기 위해 반응 회로 (206) 로부터 접속부 (110) 를 통해 전극 (106) 으로 전송된다. 예를 들어, 불소 함유 가스들, 산소 함유 가스들, 질소 함유 가스들, 금속들 및 유전체들의 증착을 위한 액체들, 등과 같은 하나 이상의 프로세스 재료들이 플라즈마 챔버 (104) 로 공급된다. 성형된 사인 파형 및 프로세스 재료들의 수용시, 기판 (108) 을 프로세싱하기 위해 플라즈마가 플라즈마 챔버 (104) 내에서 점화된다.
더욱이, 반응 회로 (206) 의 리액턴스는 반응 회로 (206) 의 리액턴스를 변화시키기 위해 입력 섹션 (202) 으로부터 반응 회로 (206) 로 품질 계수 제어 신호 (207) 를 전송함으로써 수정된다. 이에 더하여, 일부 실시예들에서, 피드백 신호 (205) 가 출력 섹션 (204) 의 출력 O1로부터 입력 섹션 (202) 으로 전송된다. 위상 차가 위상 차를 감소, 예컨대 무효화하도록 출력 섹션 (204) 을 제어하기 위해 피드백 신호 (205) 로부터 식별되거나 결정된다.
다양한 실시예들에서, 피드백 신호 (205) 에 더하여 또는 대신, 선택가능한 피드백 신호 (209) 가 반응 회로 (206) 의 출력으로부터 입력 섹션 (202) 으로 제공된다.
일부 실시예들에서, 입력 섹션 (202) 은 신호 생성기를 갖는 제어기 보드를 포함하고 게이트 구동기를 더 포함하고 그리고 출력 섹션은 하프-브리지 트랜지스터 회로를 포함한다.
도 3a는 입력 섹션 (202), 출력 섹션 (204), 및 반응 회로 (206) 에 관한 추가 상세들을 예시하기 위한 시스템 (300) 의 일 실시예의 도면이다. 입력 섹션 (202) 은 제어기 보드 (302) 및 게이트 구동기 (311) 의 일부를 포함한다. 게이트 구동기 (311) 는 제어기 보드 (302) 에 커플링된다. 출력 섹션 (204) 은 게이트 구동기 (311) 의 나머지 부분 및 하프-브리지 FET (field effect transistor) 회로 (318) 를 포함한다. 하프-브리지 FET 회로 (318) 또는 이하에 기술된 트리는 때때로 본 명세서에서 증폭 회로로 지칭되고, 게이트 구동기 (311) 에 커플링된다.
반응 회로 (206) 는 가변 커패시터인, 커패시터 (322A) 를 포함한다. 제어기 보드 (302) 는 제어기 (304), 신호 생성기 (306), 및 주파수 입력 (308) 을 포함한다. 본 명세서에 사용된 바와 같은 제어기의 예는 프로세서 및 메모리 디바이스를 포함한다. 제어기의 또 다른 예들은 마이크로프로세서, ASIC (application specific integrated circuit), CPU (central processing unit), 프로세서, 또는 PLD (programmable logic device), 또는 이상적으로 FPGA (Field Programable Gate Array) 를 포함한다. 신호 생성기 (306) 는 구형파 신호, 예컨대 디지털 파형 또는 펄스 트레인을 생성하는 구형파 오실레이터이다. 구형파는 제 1 논리 레벨, 예컨대 고 또는 1과 제 2 논리 레벨, 예컨대 저 또는 0 사이에서 펄싱한다. 신호 생성기 (306) 는 400 ㎑, 또는 2 ㎒, 또는 13.56 ㎒, 또는 27 ㎒, 또는 60 ㎒와 같은 동작 주파수에서 구형파 신호를 생성한다.
게이트 구동기 (311) 는 게이트 구동기 하위-부분 (310), 커패시터 (312), 레지스터 (314), 및 변압기 (316) 의 주 권선 (316A) 을 갖는, 부분을 포함한다. 더욱이, 게이트 구동기 (311) 는 변압기 (316) 의 보조 권선들 (316B 및 316C) 을 포함하는 나머지 부분을 포함한다. 게이트 구동기 하위-부분 (310) 은 복수의 게이트 구동기들 (310A 및 310B) 을 포함한다. 게이트 구동기들 (310A 및 310B) 각각은 일 단부에서 포지티브 전압 소스에 커플링되고 그리고 반대편 단부에서 네거티브 전압 소스에 커플링된다.
하프-브리지 FET 회로 (318) 는 서로 푸시-풀 구성으로 커플링되는 FET (318A) 및 FET (318B) 를 포함한다. FET의 일 예는 MOSFET (metal oxide semiconductor field effect transistor) 를 포함한다. 예시를 위해, 하프-브리지 FET 회로 (318) 의 FET 각각은 실리콘 카바이드, 또는 실리콘, 또는 갈륨 나이트라이드로 이루어진다. FET (318A 및 318B) 각각은 0.01 Ω로부터 10 Ω를 포함하는 미리 결정된 범위 내에 있는 출력 임피던스를 갖는다. 더욱이, 하프-브리지 FET 회로 (318) 는 전압 소스 Vdc 및 FET (318A) 의 드레인 단자 D 및 FET (318A) 의 소스 단자 S에 커플링되는 전도성 엘리먼트 (319), 예컨대 전도체를 포함하는, (점선 섹션 내에 예시된) DC 레일 (313) 을 포함한다. 더욱이, 전도성 엘리먼트 (319) 는 FET (318B) 의 드레인 단자 D에 그리고 FET (318B) 의 소스 단자 S에 커플링된다. FET (318A) 의 소스 단자 S는 FET (318B) 의 드레인 단자 D에 커플링되고 FET (318B) 의 소스 단자 S는 접지 전위에 커플링된다. 전극 (106) 은 TCP 코일로서 예시되지만, 대신 플라즈마 챔버 (104) 내 CCP 구성의 전극일 수 있다.
시스템 (300) 은 하프-브리지 FET 회로 (318) 의 출력 O1에 커플링되는 전압 및 전류 (VI) 프로브 (324) 를 더 포함한다. 이 VI 프로브 (324) 는 출력 O1에서 복소 전류, 출력 O1에서 복소 전압, 및 복소 전압과 복소 전류 간 위상 차를 측정하는 센서이다. 복소 전류는 크기 및 위상을 갖는다. 유사하게, 복소 전압은 크기 및 위상을 갖는다. 출력 O1은 FET (318A) 의 소스 단자 S와 FET (318B) 의 드레인 단자 D 사이이다. VI 프로브 (324) 는 제어기 (304) 에 커플링된다.
제어기 (304) 는 주파수 입력 (308), 예컨대 동작 주파수를 신호 생성기 (306) 에 제공하기 위해 신호 생성기 (306) 에 커플링된다. 제어기 (304) 는 또한 전도체를 통해 DC 레일 (313) 의 전압 소스 Vdc에 커플링된다. 더욱이, 신호 생성기 (306) 는 이의 출력에서 게이트 구동기들 (310A 및 310B) 에 커플링된다. 게이트 구동기 (310A) 는 커패시터 (312) 에 커플링되고 게이트 구동기 (310B) 는 레지스터 (314) 에 커플링된다. 커패시터 (312) 및 레지스터 (314) 는 변압기 (316) 의 주 권선 (316A) 에 커플링된다.
더욱이, 변압기 (316) 의 보조 권선 (316B) 은 FET (318A) 의 게이트 단자에 커플링되고 변압기 (316) 의 보조 권선 (316C) 은 FET (318B) 의 게이트 단자에 커플링된다. 하프-브리지 FET 회로 (318) 의 출력 O1은 커패시터 (322A) 에 커플링되고 커패시터 (322A) 는 접속부 (110) 를 통해 전극 (106) 의 TCP 코일에 커플링된다.
제어기 (304) 는 설정, 예컨대 주파수 입력 (308) 을 생성하고, 주파수 입력 (308) 을 신호 생성기 (306) 에 제공한다. 주파수 입력 (308) 은 2 ㎒ 또는 13.56 ㎒와 같은 값의 동작 주파수이다. 신호 생성기 (306) 는 제어기 (304) 로부터 설정 수신시 동작 주파수를 갖는 입력 RF 신호를 생성한다. 입력 RF 신호는 구형파 신호이다. 게이트 구동기들 (310A 및 310B) 은 증폭된 RF 신호를 생성하도록 입력 RF 신호를 증폭하고 증폭된 RF 신호를 변압기 (316) 의 주 권선 (316A) 에 제공한다.
증폭된 RF 신호의 전류의 플로우의 방향성에 기초하여, 보조 권선 (316B) 또는 보조 권선 (316C) 은 문턱값 전압을 갖는 게이트 구동 신호를 생성한다. 예를 들어, 증폭된 RF 신호의 전류가 점으로 나타낸, 주 권선 (316A) 의 포지티브로 대전된 단자로부터 점이 없이 나타낸, 주 권선 (316A) 의 네거티브로 대전된 단자로 흐를 때, 보조 권선 (316B) 은 FET (318A) 를 턴온하기 위한 문턱값 전압을 갖는 게이트 구동 신호 (315A) 를 생성하고, 보조 권선 (316C) 은 문턱값 전압을 생성하지 않고 FET (318B) 는 오프된다. 한편, 증폭된 RF 신호의 전류가 주 권선 (316A) 의 네거티브로 대전된 단자로부터 주 권선 (316A) 의 포지티브로 대전된 단자로 흐를 때, 보조 권선 (316C) 은 FET (318B) 를 턴온하기 위한 문턱값 전압을 갖는 게이트 구동 신호 (315B) 를 생성하고, 보조 권선 (316B) 은 문턱값 전압을 생성하지 않고 FET (318A) 는 오프된다.
게이트 구동 신호 (315A 및 315B) 각각은 동작 주파수를 갖는 구형파, 예를 들어, 디지털 신호 또는 펄싱된 신호이다. 예를 들어, 게이트 구동기 신호 (315A 및 315B) 각각은 저 레벨과 고 레벨 사이에서 전이한다. 동작 주파수를 갖는 게이트 구동기 신호들 (315A 및 315B) 은 서로에 대해 역 동기화된다. 예시를 위해, 게이트 구동기 신호 (315A) 는 저 레벨, 예컨대 저 전력 레벨로부터 고 레벨, 예컨대 고 전력 레벨로 전이한다. 게이트 구동기 신호 (315A) 가 저 레벨로부터 고 레벨로 전이하는, 시간 인터벌 또는 시간 동안, 게이트 구동기 신호 (315B) 는 고 레벨로부터 저 레벨로 전이한다. 유사하게, 게이트 구동기 신호 (315A) 가 고 레벨로부터 저 레벨로 전이하는 시간 인터벌 또는 시간 동안 게이트 구동기 신호 (315B) 는 저 레벨로부터 고 레벨로 전이한다. 역 동기화는 FET들 (318A 및 318B) 로 하여금 연속적으로 턴온되고 연속적으로 턴오프되게 한다.
FET들 (318A 및 318B) 은 연속하여 동작된다. 예를 들어, FET (318A) 가 턴온될 때, FET (318B) 는 턴오프되고 FET (318B) 가 턴온될 때, FET (318A) 는 턴오프된다. 예시를 위해, FET (318A) 가 턴온되는 시간 기간 또는 시간 동안 FET (318B) 는 턴오프된다. 더욱이, FET (318B) 가 턴온되는 시간 기간 또는 시간 동안, FET (318A) 는 턴오프된다. FET들 (318A 및 318B) 은 동시에 또는 동일한 시간 기간 동안 온되지 않는다.
FET (318A) 가 온될 때, 출력 O1에서 전압을 생성하도록 전류가 전압 소스 Vdc로부터 출력 O1로 흐르고 FET (318B) 는 오프된다. 출력에서 전압은 제어기 (304) 또는 이하에 더 기술되는 임의 파형 생성기로부터 수신된 전압 값들에 따라 생성된다. FET (318B) 가 오프될 때, 출력 O1로부터 FET (318B) 에 커플링되는 접지 전위로 전류 흐름이 없다. 전류는 출력 O1으로부터 커패시터 (322A) 로 흐른다. 전류는 FET (318A) 가 온될 때, 전압 소스 Vdc로부터 커패시터 (322A) 로 푸시된다. 더욱이, FET (318B) 가 온될 때, 출력 O1에서 생성되는 전압은 출력 O1로부터 FET (318B) 에 커플링된 접지 전위로 흐르는 전류를 생성하고 FET (318A) 가 오프된다. 전류가 출력 O1로부터 접지 전위로 풀링된다. FET (318A) 가 오프되는 시간 인터벌 동안, 전압 소스 Vdc로부터 출력 O1로 전류가 흐르지 않는다.
게다가, 제어기 (304) 는 전압 값들을 갖는 제어 신호, 예컨대 성형 제어 신호 (203) 를 생성하고 전압 소스 Vdc를 제어기 (304) 에 커플링하는 전도체를 통해 제어 신호를 전압 소스 Vdc에 제공한다. 전압 값들은 예를 들어, 0으로부터 80 V 범위여서, 애자일 DC 레일 (313) 이 이 범위 내에서 동작한다. 전압 값들은 전압 신호의 성형된 인벨롭을 규정하여 출력 O1에서 증폭된 구형 파형 성형된 인벨롭을 더 규정하도록 전압 소스 Vdc에 의해 생성되는 전압 신호의 크기들이다. 예를 들어, 출력 O1에서 연속 파형을 생성하기 위해, 전압 값들은 연속 파형의 피크-투-피크 크기를 제공한다. 피크-투-피크 크기는 연속 파형의 성형된 인벨롭을 규정한다. 또 다른 예로서, 출력 O1에서 펄싱된 형상의 성형된 인벨롭을 갖는 증폭된 구형 파형을 생성하도록, 전압 값들은 증폭된 구형 파형의 피크-투-피크 크기가 제 1 파라미터 레벨, 예컨대 고 레벨로부터 제 2 파라미터 레벨, 예컨대 저 레벨로 변화하거나, 제 2 파라미터 레벨로부터 제 1 파라미터 레벨로 변화하도록, 시간 또는 미리 결정된 시간 기간 동안 실질적으로 순간적으로 변화된다. 또 다른 예로서, 출력 O1에서 임의 형상의 성형된 인벨롭을 갖는 증폭된 구형 파형을 생성하기 위해, 전압 값들은 증폭된 구형 파형의 피크-투-피크 크기가 목표된 방식으로 변화하도록 제어기 (304) 에 의해 임의의 방식으로 변화된다. 임의 형상의 증폭된 구형 파형이 생성될 때, 제어기 (304) 는 임의 파형 생성기로서 작용한다. 또 다른 예로서, 출력 O1에서 복수 상태 펄싱된 형상의 성형된 인벨롭을 갖는 증폭된 구형 파형을 생성하기 위해, 전압 값들은 증폭된 구형 파형의 피크-투-피크 크기가 고 파라미터 레벨로부터 하나 이상의 중간 레벨들로 변화하고, 이어서 하나 이상의 중간 레벨들로부터 또 다른 레벨, 예컨대 저 파라미터 레벨 또는 고 파라미터 레벨로 변화하도록 실질적으로 순간적으로, 예컨대 한번에 변화된다. 복수 상태 펄싱된 형상의 성형된 인벨롭을 갖는 증폭된 구형 파형은 2 내지 1000 의 범위와 같은 임의의 수의 상태들을 갖는다는 것을 주의해야 한다.
본 명세서에 사용된 바와 같은 파라미터 레벨은 또 다른 파라미터 레벨의 하나 이상의 파라미터 값들을 제외한 하나 이상의 파라미터 값들을 포함한다. 예를 들어, 파라미터 레벨의 전력량은 상이한 파라미터 레벨의 전력량보다 크거나 보다 작다. 파라미터의 예들은 전류, 전압, 및 전력을 포함한다.
게이트 구동 신호들 (315A 및 315B) 에 기초하여 FET들 (318A 및 318B) 을 연속적으로 동작시키고 전압 값들을 변화시키기 위해 애자일 DC 전압 레일 전압 Vdc를 제어함으로써, 증폭된 구형 파형이 출력 O1에서 생성된다. 증폭된 구형 파형의 증폭 양은 하프-브리지 FET 회로 (318) 의 FET들의 출력 임피던스들, 제어기 (304) 에 의해 전압 소스 Vdc에 공급되는 전압 값들, 및 전압 소스 Vdc의 최대 달성가능한 전압 값에 기초한다. 증폭된 구형 파형은 성형된 인벨롭을 갖는다. TCP 코일의 인덕턴스와 조합하여, 커패시터 (322A) 는 증폭된 구형 파형을 수신하고 기본 주파수를 갖는 성형된 사인 파형을 생성하도록 증폭된 구형 파형의 고차 고조파를 감소, 예컨대 제거 또는 필터링한다. 성형된 사인 파형은 또한 성형된 인벨롭을 갖는다. 성형된 사인 파형은 플라즈마 챔버 (104) 내에서 플라즈마를 점화하거나 유지하기 위해 커패시터 (322A) 의 출력으로부터 접속부 (110) 를 통해 전극 (106) 의 TCP 코일로 공급된다. 플라즈마는 기판 (108) (도 1) 을 프로세싱하도록 사용된다.
VI 프로브 (324) 는 출력 O1에서 증폭된 구형 파형의 복소 전압 및 전류를 측정하고 복소 전압 및 전류를 포함하는 피드백 신호 (205) 를 제어기 (304) 로 제공한다. 제어기 (304) 는 VI 프로브 (324) 로부터 수신된 복소 전압 및 전류로부터 증폭된 구형 파형의 복소 전압과 증폭된 구형 파형의 복소 전류 간 위상 차를 식별하고, 그리고 위상 차가 미리 결정된 한계 내인지 여부를 결정한다. 예를 들어, 제어기 (304) 는 위상 차가 0 또는 0으로부터 미리 결정된 백분율 내인지 여부를 결정한다. 위상 차가 미리 결정된 한계 내가 아니라는 결정시, 제어기 (304) 는 주파수 입력 (308) 을 변화시키기 위해 동작 주파수의 주파수 값들을 변화시킨다. 변화된 주파수 값들은 신호 생성기 (306) 의 동작 주파수를 변화시키기 위해 제어기 (304) 로부터 신호 생성기 (306) 로 제공된다. 동작 주파수가 예를 들어, 10 ㎲ 이하로 변화된다. 제어기 (304) 가 VI 프로브 (324) 에 의해 측정되는 복소 전압과 복소 전류 간 위상 차가 미리 결정된 한계 내라고 결정할 때까지 신호 생성기 (306) 의 동작 주파수가 변화된다. 복소 전압과 복소 전류 간 위상 차가 미리 결정된 한계 내라는 결정시, 제어기 (304) 는 주파수 입력 (308) 을 더 변화시키지 않는다. 위상 차가 미리 결정된 한계 내일 때, 전력의 미리 결정된 양이 출력 O1로부터 반응 회로 (206) 를 통해 전극 (106) 으로 제공된다.
주파수 입력 (308) 에 더하여 또는 대신, 제어기 (304) 는 전압 소스 Vdc에 의해 생성된 전압 신호를 변화시키도록 애자일 DC 레일 전압 Vdc에 공급될 전압 값들을 변화시킨다. 변화된 전압 값들의 수신시, 전압 소스 Vdc는 변화된 전압 값들을 갖도록 전압 신호를 변화시킨다. 제어기 (304) 는 미리 결정된 전력 설정점이 달성될 때까지, 전압 값들을 변화시키도록 계속된다. 미리 결정된 전력 설정점이 제어기 (304) 의 메모리 디바이스에 저장된다.
다양한 실시예들에서, 출력 O1에서 증폭된 구형 파형의 전압을 변화시키는 대신, 증폭된 구형 파형의 전류가 변화된다. 예를 들어, 전압 값들의 변화는 하프-브리지 FET 회로 (318) 의 출력 O1에서 생성된 증폭된 구형 파형의 전류의 변화를 제어한다. 예시를 위해, 전압 값들은 출력 O1에서 증폭된 구형 파형의 미리 결정된 전류 값들을 달성하도록 변화된다. 미리 결정된 전류 값들은 제어기 (304) 의 메모리 디바이스에 저장된다. 더욱이, 일부 실시예들에서, 출력 O1에서 증폭된 구형 파형의 전압을 변화시키는 대신, 증폭된 구형 파형의 전력이 변화된다. 예를 들어, 전압 값들의 변화는 출력 O1에서 생성된 증폭된 구형 파형의 전력의 변화를 제어한다. 예를 들어, 전압 값들은 출력 O1에서 증폭된 구형 파형의 미리 결정된 전력 값들을 달성하도록 변화된다. 미리 결정된 전력 값들은 제어기 (304) 의 메모리 디바이스에 저장된다. 출력 O1에서 생성된 증폭된 구형 파형의 전압, 전류, 또는 전력의 임의의 변화는 반응 회로 (206) 의 출력에서 생성된 성형된 사인 파형의 전압, 전류, 또는 전력의 동일한 변화를 생성한다는 것을 주의해야 한다.
일부 실시예들에서, 제어기 (304) 는 모터 구동기 및 모터를 통해 반응 회로 (206) 에 커플링된다. 모터 구동기의 일 예는 하나 이상의 트랜지스터들을 포함한다. 제어기 (304) 는 모터 구동기로부터 모터로 전송되는, 전류 신호를 생성하도록 신호, 예컨대 품질 계수 제어 신호 (207) 를 모터 구동기로 전송한다. 모터는 전류 신호 수신시 반응 회로 (206) 의 리액턴스를 변화시키도록 동작한다. 예를 들어, 모터는 반응 회로 (206) 의 커패시턴스를 변화시키기 위해 커패시터 (322A) 의 플레이트들 간 면적을 변화시키도록 동작시킨다. 또 다른 예로서, 모터는 반응 회로 (206) 의 인덕터의 인덕턴스를 변화시키도록 동작한다. 예를 들어, 반응 회로 (206) 의 리액턴스는 반응 회로 (206) 의 미리 결정된 품질 계수, 예컨대 고 품질 계수를 유지하기 위해 변화된다. 또 다른 예로서, 반응 회로 (206) 의 리액턴스는 반응 회로 (206) 가 커플링되는 플라즈마 챔버의 타입, 예컨대 CCP 또는 ICP에 기초하여 변화된다.
커패시터 (312) 및 레지스터 (314)
커패시터 (312) 는 주 권선 (316A) 의 인덕턴스를 감소, 예컨대 소거 또는 무효화하는 커패시턴스를 갖는다. 주 권선 (316A) 의 인덕턴스의 감소는 사각 형상의 게이트 구동 신호들 (315A 및 315B) 의 생성을 용이하게 한다. 더욱이, 레지스터 (314) 는 신호 생성기 (306) 에 의해 생성되는 구형파 신호의 오실레이션을 감소시킨다.
애자일 DC 레일 (313)
DC 레일 (313) 은 제어기 (304) 에 의해 전압 소스 Vdc의 고속 제어가 있는 애자일이다. 제어기 (304) 및 전압 소스 Vdc 모두는 전자 회로들이고, 이는 제어기 (304) 로 하여금 전압 소스 Vdc를 실질적으로 순간적으로 제어하게 한다. 예를 들어, 제어기 (304) 가 전압 값들을 전압 소스 Vdc로 전송하는 시간에, 전압 소스 Vdc는 전압 소스에 의해 생성되는 전압 신호의 전압을 변화시킨다.
레지스턴스 (320)
레지스턴스 (320) 는 하프-브리지 FET 회로 (318) 의 출력 O1에서 보았다. 레지스턴스 (320) 는 전극 (106) 의 스트레이 레지스턴스 (stray resistance), 플라즈마 챔버 (104) 내에서 점화될 때, 플라즈마의 스트레이 레지스턴스 및 접속부 (110) 의 스트레이 레지스턴스이다.
커패시터 (322A)
TCP 코일의 인덕턴스와 조합하여 커패시터 (322A) 는 고 품질 계수 (Q) 를 갖는다. 예를 들어, 커패시터 (322A) 에서 손실된 증폭된 구형 파형의 전력의 양은 커패시터 (322A) 를 통해 전극 (106) 으로 전송된 증폭된 구형 파형의 전력의 양과 비교하여 낮다. 증폭된 구형 파형의 전력은 커패시터 (322A) 로부터 성형된 사인 파형 출력을 통해 전극 (106) 으로 전송된다. 회로의 고 품질 계수는 플라즈마 챔버 (104) 내 고속 플라즈마 점화를 용이하게 한다. 더욱이, 커패시터 (322A) 는 TCP 코일의 유도성 리액턴스 및 플라즈마 챔버 (104) 내에서 점화될 때 플라즈마를 공진하는 커패시턴스 값을 갖는다. 예를 들어, 반응 회로 (206) 는 전극 (106) 의 리액턴스, 또는 접속부 (110) 의 리액턴스, 또는 플라즈마 챔버 (104) 내에서 점화될 때 플라즈마 의 리액턴스, 또는 이들의 조합을 감소, 예컨대 무효화하거나 소거하는 리액턴스를 갖는다. 반응 회로 (206) 의 리액턴스는 커패시터 (322A) 의 커패시턴스를 조정함으로써 달성된다. CCP 챔버의 경우, 반응 회로 (206) 는 하나 이상의 인덕터들을 포함하고, 인덕터의 리액턴스는 하나 이상의 인덕터들의 인덕턴스를 조정함으로써 달성된다. 리액턴스의 감소로 인해, 출력 O1은 레지스턴스 (320) 를 보이고 어떠한 리액턴스도 보이지 않는다.
FET들 (318A 및 318B)
하프-브리지 FET 회로 (318) 또는 도 11a 및 도 11b에 이하에 기술된 트리의 FET 각각이 일부 실시예들에서, 실리콘 카바이드로부터 제조된다. 실리콘 카바이드 FET는 저 내부 레지스턴스 및 고속 스위칭 시간을 갖는다. 저 내부 레지스턴스는 FET가 10 ㎲ 미만과 같이 거의 순간적으로 턴온되고 고속으로 턴오프하는 것을 용이하게 하는, 보다 고 효율을 제공한다. 예를 들어, 본 명세서에 기술된, FET 각각은 미리 결정된 시간 기간 미만, 예컨대 10 ㎲ 미만으로 턴온 또는 턴오프된다. 예시로서, FET 각각은 약 1 ㎲ 내지 약 5 ㎲의 시간 기간에 턴온 또는 턴오프된다. 또 다른 예시로서, FET 각각은 약 3 ㎲ 내지 약 7 ㎲의 시간 기간에 턴온 또는 턴오프된다. 또 다른 예시로서, 약 0.5 ㎲ 내지 약 10 ㎲의 시간 기간에 턴온 또는 턴오프된다. 고속 터닝 온 및 터닝 오프때문에, 터닝 온으로부터 터닝 오프로 전이 및 터닝 오프로부터 터닝 온으로 전이시 보다 적은 지연, 예컨대 지연이 없다. 예를 들어, FET (318A) 는 FET (318B) 가 턴오프되는 동시에 또는 시간 기간 동안 턴온되고 FET (318A) 는 FET (318B) 가 턴온되는 동시에 또는 시간 기간 동안 턴오프된다. FET들 (318A 및 318B) 의 온-시간의 오버랩이 발생할 때, FET들을 손상시킬 수도 있는 슈트 스루가 있다. FET들의 거의 순간적인 터닝 온 및 터닝 오프가 손상 기회들을 감소시키는, 슈트 스루가 발생할 기회들을 감소시킨다. 더욱이, 실리콘 카바이드 FET는 냉각하기 보다 쉽다. 예를 들어, 실리콘 카바이드 FET의 저 내부 레지스턴스는 실리콘 카바이드 FET에 의해 생성된 열의 양을 감소시킨다. 따라서, 냉각 플레이트 또는 열 싱크 (heat sink) 를 사용하여 실리콘 카바이드 FET를 냉각하기 보다 쉽다.
매칭리스 플라즈마 소스 (102) 의 컴포넌트들, 예컨대 트랜지스터들은 전자 컴포넌트이다. 더욱이, 매칭리스 플라즈마 소스 (102) 와 전극 (106) 사이에 RF 매칭부 및 RF 케이블이 없다. 전자 컴포넌트들 및 RF 매칭부 및 RF 케이블의 결여는 고속 플라즈마 점화 및 플라즈마 지속성을 용이하게 하도록 반복성 및 일관성을 용이하게 한다.
일부 실시예들에서, 제어기 (304) 대신 또는 이에 더하여, 복수의 제어기들이 사용된다. 예를 들어, 복수의 제어기들 중 일 제어기는 전압 소스 Vdc에 커플링되고 복수의 제어기들 중 또 다른 제어기는 주파수 입력 (308) 을 제공하기 위해 신호 생성기 (306) 에 커플링된다. 예시를 위해, 제어기 (304) 는 임의 파형 생성기, 예컨대 디지털 신호 프로세서에 커플링되고 , 그리고 주파수 제어기에 커플링된다. 주파수 제어기는 신호 생성기 (306) 에 커플링된다. 제어기 (304) 는 임의 파형 생성기로 신호를 전송하고 주파수 제어기로 또 다른 신호를 전송한다. 제어기 (304) 로부터 신호 수신시, 임의 파형 생성기는 출력 O1에서 증폭된 구형 파형을 성형하기 위해 성형 제어 신호 (203) 의 전압 값들을 생성한다. 더욱이, 제어기 (304) 로부터 다른 신호 수신시, 주파수 제어기는 피드백 신호 (205) 내에서 수신된 복소 전압과 복소 전류 간 위상 차를 감소시키도록 신호 생성기 (306) 에 의해 생성되는 구형파 신호의 주파수 값들을 생성한다.
다양한 실시예들에서, 제어기 (304) 및 신호 생성기 (306) 는 분리된 회로 보드들 상에 제작된다.
몇몇 실시예들에서, 게이트 구동기 (311) 의 일부로서 사용될 변압기 (316) 대신, 트랜지스터들, 예컨대 FET들 또는 IGBT들 (insulated-gate bipolar transistors) 이 게이트 구동기 (311) 의 일부를 형성하도록 서로 커플링된다.
다양한 실시예들에서, FET들 대신, 또 다른 타입의 트랜지스터, 예컨대 IGBT 또는 MESFET, 또는 JFET (junction field effect transistor) 가 본 명세서에서 사용된다.
일부 실시예들에서, 하프-브리지 FET 회로 (318) 대신, 트랜지스터들의 트리를 포함하는 또 다른 하프-브리지 회로가 사용된다. 예를 들어, 트리의 제 1 단은 제 1 전압 소스에 커플링된 32 개의 트랜지스터들을 포함한다. 32 개의 트랜지스터들 중 반은 FET (318A) 가 보조 권선 (316B) 에 커플링되는 것과 동일한 방식으로 변압기의 보조 권선에 커플링되고 32 개의 트랜지스터들 중 나머지 반은 FET (318B) 는 보조 권선 (316C) 에 커플링되는 것과 동일한 방식으로 변압기의 보조 권선에 커플링된다. 제 1 단 옆에 위치된 트리의 제 2 단은 제 2 전압 소스에 커플링된 16 개의 트랜지스터들을 포함한다. 더욱이, 트리의 제 3 단은 제 2 단 옆에 위치되고 8 개의 트랜지스터들을 포함한다. 또한, 트리의 제 4 단은 제 3 단 옆에 위치되고 4 개의 트랜지스터들을 포함한다. 트리의 제 5 단은 제 4 단 옆에 위치되고 출력 O1에 커플링되는 2 개의 트랜지스터들을 포함한다.
다양한 실시예들에서, VI 프로브 (324) 대신, 전압 센서 및 전류 센서가 출력 O1에 커플링된다.
일부 실시예들에서, 직렬 커패시터 (322A) 에 더하여, 션트 커패시터가 또한 사용된다. 션트 커패시터는 일 단부에서 접속부 (110) 에 커플링되고 또 다른 단부에서 접지 전위에 커플링된다. 다양한 실시예들에서, 복수의 션트 커패시터들은 션트 커패시터 대신 사용된다. 복수의 션트 커패시터들은 직렬로 또는 병렬로 서로 커플링된다.
다양한 실시예들에서, 커패시터 (322A) 대신 또는 이에 더하여, 인덕터가 전극 (106) 의 리액턴스를 무효화하기 위해 커패시터 (322A) 에 직렬 또는 병렬로 커플링된다. 일부 실시예들에서, 임의의 수의 인덕터들이 전극 (106) 의 리액턴스를 무효화하도록 커패시터 (322A) 에 직렬 또는 병렬로 커플링된다.
본 명세서에 기술된 FET들은 n-타입이다. 일부 실시예들에서, n-타입 FET들 대신, p-타입 FET들이 사용된다. 예를 들어, 하프-브리지 회로에서, 전압 소스 Vdc는 전도성 엘리먼트 (319) 를 통해 p-타입 FET의 소스 단자에 커플링된다. 더욱이, p-타입 FET의 드레인 단자가 또 다른 p-타입 FET의 소스 단자에 커플링된다. 다른 p-타입 FET의 드레인 단자는 접지 전위에 커플링된다.
도 3b는 VI 프로브 (324) (도 3a) 대신, 전압 프로브 (350) 및 전류 프로브 (352) 가 사용되는 것을 예시하기 위한 시스템 (348) 의 일 실시예의 도면이다. 시스템 (348) 은 시스템 (348) 에서, VI 프로브 (324) 대신 전압 프로브 (350) 및 전류 프로브 (352) 가 사용되는 것을 제외하고 시스템 (300) 과 동일하다. 전압 프로브 (350) 는 출력 O1에서 증폭된 구형 파형의 전압을 측정하기 위해 하프-브리지 FET 회로 (318) 의 출력 O1에 커플링된 센서이다. 더욱이, 전류 프로브 (352) 는 접속부 (110) 상의 지점에, 예컨대 반응 회로 (206) 의 출력에 커플링된다. 이 지점은 반응 회로 (206) 와 전극 (106) 사이에 위치된다. 전압 프로브 (350) 는 전도체를 통해 제어기 (304) 에 커플링되고 전류 프로브 (352) 는 전도체를 통해 제어기 (304) 에 커플링된다.
전압 프로브 (350) 는 출력 O1에서 증폭된 구형 파형의 복소 전압을 측정하고 복소 전압을 제어기 (304) 에 제공한다. 더욱이, 전류 프로브 (352) 는 반응 회로 (206) 로부터 성형된 사인 파형 출력의 복소 전류를 측정하고 복소 전류를 제어기 (304) 에 제공한다. 복소 전압은 피드백 신호 (205) 내에 제공되고 복소 전류는 선택가능한 피드백 신호 (209) 내에서 제어기 (304) 로 제공된다. 제어기 (304) 는 복소 전압의 위상 및 복소 전류의 위상을 식별하고, 복소 전압의 위상과 복소 전류의 위상 간 위상 차를 결정한다. 제어기 (304) 는 미리 결정된 한계 내이도록 위상 차를 감소시키기 위해, 신호 생성기 (306) 의 동작 주파수, 또는 출력 O1에서 파라미터의 크기, 또는 이들의 조합을 제어한다.
도 3c는 하프-브리지 FET 회로 (318) (도 3a, 도 3b, 및 도 3d) 의 FET들 (318A 및 318B) 에 걸쳐 전압들을 제한하도록 사용된 다이오드들을 예시하기 위한 시스템 (370) 의 일 실시예의 도면이다. 시스템 (370) 은 시스템 (370) 에서 복수의 다이오드들 (D1 및 D2) 이 사용되는 것을 제외하고 도 3a의 시스템 (300) 또는 도 3b의 시스템 (348) 과 동일하다. 더욱이, 시스템 (370) 에서, 커패시터 (372) 가 사용된다. 다이오드 (D1) 가 FET (318A) 의 드레인 단자와 소스 단자 사이에 커플링되고 다이오드 (D2) 가 FET (318B) 의 드레인 단자와 소스 단자 사이에 커플링된다. 더욱이, 커패시터 (372) 는 FET (318A) 의 드레인 단자 D에 그리고 FET (318B) 의 소스 단자 S에 커플링된다.
FET (318A) 가 턴온되고 FET (318B) 는 턴오프될 때, FET (318A) 에 걸친 전압이 상승되고 전압이 다이오드 (D1) 에 의해 제한될 때까지 포지티브로 계속된다. 유사하게, FET (318A) 가 턴오프되고 FET (318B) 는 턴온될 때, FET (318B) 에 걸친 전압이 상승되고 전압이 다이오드 (D2) 에 의해 제한될 때까지 네거티브로 계속된다. 이와 같이, 다이오드 (D1) 는 FET (318A) 에 걸친 슈트 스루 기회들을 감소, 예컨대 방지하고, 다이오드 (D2) 는 FET (318B) 에 걸친 슈트 스루 기회들을 감소, 예컨대 방지한다.
FET들 (318A 및 318B) 의 터닝 오프 및 터닝 온 시 지연이 있는 경우, DC 레일 (313) 의 전류는 출력 O1로부터 전극 (106) 으로 커패시터 (322A) 를 통해 전류가 흐를 기회들을 감소시키기 위해 커패시터 (372) 를 통해 통과한다. 예를 들어, FET들 (318A 및 318B) 모두가 온되거나 오프되는 시간 기간 동안 DC 레일 (313) 로부터 커패시터 (372) 로 전류가 흐른다. 이는 전극 (106) 으로 전류가 흐를 기회들을 감소시킨다.
도 3c의 실시예들에 예시된 다이오드들이 도 3a, 도 3b, 및 도 3d의 임의의 실시예들의 대응하는 FET들에 커플링될 수 있다는 것을 주의해야 한다.
도 3d는 플라즈마 챔버 (104) 가 CCP 플라즈마 챔버일 때 플라즈마 챔버 (104) 에 커플링되는 인덕터 (382) 를 갖는 반응 회로 (206) 를 예시하기 위한 시스템 (380) 의 일 실시예의 도면이다. 시스템 (380) 은 시스템 (380) 에서, 플라즈마 챔버 (104) 가 CCP 플라즈마 챔버인 것을 제외하고 도 3a의 시스템 (300) 과 동일하다. 플라즈마 챔버 (104) 가 CCP 플라즈마 챔버일 때, 반응 회로 (206) 는 커패시터 (322A) 대신 인덕터 (382) 를 포함한다. 인덕터 (382) 는 출력 O1에 그리고 전극 (106), 예컨대 CCP 챔버의 척의 상부 전극 또는 하부 전극에 커플링된다.
일부 실시예들에서, 인덕터 (382) 대신, 가변 인덕터가 사용된다. 가변 인덕터의 인덕턴스는 커패시터 (322A) 의 커패시턴스가 제어기 (304) 에 의해 제어되는 것과 동일한 방식으로 제어기 (304) 에 의해 제어된다. 다양한 실시예들에서, 반응 회로 (206) 는 직렬로, 또는 병렬로, 또는 이들의 조합으로 서로 커플링되는 복수의 인덕터들을 포함한다. 인덕터들 중 일부는 가변이고 나머지 인덕터들은 고정이다. 또 다른 예로서, 반응 회로 (206) 의 인덕터들 모두는 가변이거나 고정이다.
도 4a는 하프-브리지 FET 회로 (318) 의 출력 O1 (도 3a 및 도 3b) 에서 생성된 증폭된 구형 파형의 일 예인, 증폭된 구형 파형 (406) 의 인벨롭 (408) 의 형상을 예시하기 위한 그래프 (402) 의 일 실시예이다. 그래프 (402) 는 증폭된 구형 파형 (406) 의 파라미터 대 시간 t를 플롯팅한다. 도시된 바와 같이, 증폭된 구형 파형 (406) 은 복수의 파라미터 레벨들, 예컨대 저 레벨 P1과 고 레벨 P2 사이에서 전이한다. 저 레벨 P1은 고 레벨 P2의 피크-투-피크 크기들보다 낮은 피크-투-피크 크기들을 갖는다.
일부 실시예들에서, 성형된 인벨롭 (408) 을 갖는 증폭된 구형 파형 (406) 대신, 상이한 형상, 예컨대 임의 형상, 복수-레벨 펄스 형상, 연속파 형상, 또는 삼각형 형상의 성형된 인벨롭을 갖는 또 다른 증폭된 구형 파형이 생성된다는 것을 주의해야 한다.
도 4b는 하프-브리지 FET 회로 (318) 의 출력 O1 (도 3a 및 도 3b) 에서 생성되는 증폭된 구형 파형 (406) 의 고차 고조파의 제거를 예시하기 위한 그래프 (404) 의 일 실시예이다. 그래프 (404) 는 증폭된 구형 파형 (406) 의 파라미터 대 시간 t를 플롯팅한다. 증폭된 구형 파형 (406) 은 기본 주파수를 갖는 파형 (408A) 및 고차 고조파 주파수들을 갖는 다수의 파형들, 예컨대 파형 (408B 및 408C) 으로 이루어진다. 파형 (408B) 은 2차 (second order) 고조파 주파수를 갖고 파형 (408C) 은 3차 (third order) 고조파 주파수를 갖는다. 반응 회로 (206) (도 3a 및 도 3b) 의 고 품질 계수는 반응 회로 (206) 의 출력에서 파형 (408A) 을 제공하기 위해 증폭된 구형 파형 (406) 으로부터 고차 고조파의 제거를 용이하게 한다. 파형 (408A) 은 반응 회로 (206) 로부터 전극 (106) 으로 공급된다. 파형 (408A) 은 반응 회로 (206) 로부터 출력되는 성형된 사인 파형 의 일 예이다.
도 5a는 성형된 인벨롭의 일 예인 인벨롭 (506) 을 갖는 성형된 사인 파형 (504) 을 예시하기 위한 그래프 (502) 이 일 예이다. 성형된 사인 파형 (504) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 그래프 (502) 는 성형된 사인 파형 (504) 의 파라미터 대 시간 t를 플롯팅한다. 인벨롭 (506) 은 피크-투-피크 파라미터, 예컨대 피크-투-피크 전압이고, 사각-형상, 예컨대 펄스 형상을 갖는다.
도 5b는 삼각형-성형된 사인 파형 (510) 을 예시하기 위한 그래프 (508) 의 일 예이다. 삼각형-성형된 사인 파형 (510) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 그래프 (508) 는 삼각형-성형된 사인 파형 (510) 의 파라미터 대 시간 t를 플롯팅한다. 성형된 사인 파형 (510) 은 성형된 인벨롭의 일 예인, 삼각형 인벨롭 (512) 을 갖는다.
일부 실시예들에서, 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형은 톱니 파형인 인벨롭을 갖는다.
도 5c는 복수-상태 사인 파형 (516) 을 예시하기 위한 그래프 (514) 의 실시예이다. 그래프 (514) 는 복수-상태 사인 파형 (516) 의 파라미터 대 시간 t를 플롯팅한다. 성형된 사인 파형 (516) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 복수-상태 사인 파형 (516) 은 복수의 상태들 (S1, S2, 및 S3) 을 갖는 인벨롭 (518) 을 갖는다. 인벨롭 (518) 은 성형된 인벨롭의 일 예이다. 상태 S1 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터가 상태 S2 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터보다 크다. 더욱이, 상태 S2 동안 복수-상태 사인 파형 (516) 피크-투-피크 파라미터는 상태 S3 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터보다 크다. 상태들 (S1, S2, 및 S3) 은 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수보다 낮은 주파수에서 반복된다. 성형된 사인 파형 (516) 은 동작 주파수를 갖는다.
일부 실시예들에서, 상태 S1 동안 복수-상태 사인 파형 (516) 피크-투-피크 파라미터는 상태 S2 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 작거나 보다 크다. 더욱이, 상태 S2 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터는 상태 S3 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 크거나 보다 작다. 또한, 상태 S3 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터는 상태 S1 동안 복수-상태 사인 파형 (516) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 크거나 보다 작다.
도 5d는 복수-상태 사인 파형 (522) 을 예시하기 위한 그래프 (520) 의 일 실시예이다. 그래프 (520) 는 복수-상태 사인 파형 (522) 의 파라미터 대 시간 t를 플롯팅한다. 성형된 사인 파형 (522) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 복수-상태 사인 파형 (522) 은 복수의 상태들 (S1, S2, S3, 및 S4) 을 갖는 인벨롭 (524) 을 갖는다. 인벨롭 (524) 은 성형된 인벨롭의 일 예이다. 상태 S1 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S2 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터보다 크다. 더욱이, 상태 S2 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S3 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터보다 크다. 게다가, 상태 S3 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S4 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터보다 크다. 도 5d에 예시된 바와 같이, 상태들 (S1, S2, S3, 및 S4) 는 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수보다 낮은 주파수에서 반복된다. 성형된 사인 파형 (522) 은 동작 주파수를 갖는다.
일부 실시예들에서, 상태 S1 동안복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S2 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 작거나 보다 크다. 더욱이, 상태 S2 동안복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S3 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 크거나 보다 작다. 또한, 상태 S3 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S4 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 크거나 보다 작다. 상태 S4 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터는 상태 S1 동안 복수-상태 사인 파형 (522) 의 피크-투-피크 파라미터와 상이, 예컨대 보다 크거나 보다 작다.
도 5e는 성형된 사인 파형 (526) 의 복수-상태 펄싱을 예시하기 위한 그래프 (524) 의 일 실시예이다. 그래프 (524) 는 복수-상태 사인 파형 (526) 의 파라미터 대 시간 t를 플롯팅한다. 성형된 사인 파형 (526) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 성형된 사인 파형 (526) 은 상태 S1 내지 상태 Sn 사이에서 교번하는 복수-상태 인벨롭 (528) 을 갖고, 여기서 n은 1보다 크다. 예를 들어, 복수-상태 인벨롭 (528) 은 상태 S1로부터 상태 S2로 전이한다. 복수-상태 인벨롭 (528) 은 상태 Sn에 도달할 때까지, 상태 S2로부터 상태 S3으로 더 전이한다. 예로서, n의 값은 4로부터 1000의 범위이다. 예시를 위해, 성형된 사인 파형 (526) 은 100 개의 상태들을 갖는다. 상태 S1 내지 상태 Sn은 주기적으로 반복된다. 인벨롭 (528) 은 성형된 인벨롭의 일 예이다.
상태 S1 내지 상태 Sn 중 일 상태 동안, 파라미터 레벨, 예컨대 피크-투-피크 파라미터 값은 상태 S1 내지 상태 Sn 중 또 다른 상태 동안 파라미터 레벨과 상이하다는 것을 주의해야 한다. 예를 들어, 상태 S1 내지 상태 S5 동안 피크-투-피크 파라미터 값들은 서로 상이하다. 도 5e에 예시된 바와 같이, 상태 S1 내지 상태 Sn은 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수보다 낮은 주파수로 반복된다. 성형된 사인 파형 (526) 은 동작 주파수를 갖는다.
도 5f는 성형된 사인 파형 (532) 의 인벨롭 (534) 을 예시하는 그래프 (530) 의 일 실시예이다. 인벨롭 (534) 은 성형된 인벨롭의 일 예이다. 성형된 사인 파형 (532) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다. 그래프 (530) 는 성형된 사인 파형 (532) 의 파라미터 대 시간 t를 플롯팅한다.
성형된 사인 파형 (532) 은 임의 형상인 인벨롭 (534) 을 갖는다. 예를 들어, 인벨롭 (534) 은 주기적으로 반복되는 복수의 상태 S1 내지 상태 S8을 갖는다. 상태 S1 및 상태 S2 각각 동안, 인벨롭 (534) 은 0 기울기를 갖는다. 더욱이, 상태 S3 동안 인벨롭 (534) 은 포지티브 기울기를 갖고, 그리고 상태 S4 동안, 인벨롭 (534) 은 네거티브 기울기를 갖는다. 게다가, 상태 S5 동안, 인벨롭 (534) 은 포지티브 기울기를 갖는다. 상태 S6 동안, 인벨롭 (534) 은 네거티브 기울기를 갖고 그리고 상태 S7 동안, 인벨롭 (534) 은 포지티브 기울기를 갖는다. 상태 S8 동안, 인벨롭 (534) 은 네거티브 기울기를 갖는다. 도 5f에 예시된 바와 같이, 상태 S1 내지 상태 S8 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수보다 낮은 주파수로 반복된다. 성형된 사인 파형 (532) 은 동작 주파수를 갖는다.
일부 실시예들에서, 인벨롭 (534) 은 도 5f에 예시된 상태 S1 내지 상태 S8 중 하나 이상 동안 상이한 기울기들을 갖는다는 것을 주의해야 한다. 예를 들어, 상태 S4 동안, 네거티브 기울기 대신, 성형된 사인 파형 (532) 은 포지티브 기울기 또는 0 기울기를 갖는다. 또 다른 예인, 상태 S5 동안, 포지티브 기울기 대신, 성형된 사인 파형 (532) 은 네거티브 기울기 또는 0 기울기를 갖는다.
도 5g는 연속 파형을 갖는 성형된 사인 파형 (538) 을 예시하기 위한 그래프 (536) 의 일 실시예이다. 예를 들어, 성형된 사인 파형 (538) 은 연속이고, 일 파라미터 레벨로부터 또 다른 파라미터 레벨로 펄싱되지 않는, 인벨롭 (540) 을 갖는다. 더 예시하기 위해, 피크-투-피크 성형된 사인 파형 (538) 의 파라미터는 일정하거나 일정과 일정한 미리 결정된 변동 사이에 놓인다. 인벨롭 (540) 은 성형된 인벨롭의 일 예이다. 그래프 (536) 는 성형된 사인 파형 (538) 의 파라미터 대 시간 t를 플롯팅한다. 성형된 사인 파형 (538) 은 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 일 예이다.
도 5h는 반응 회로 (206) (도 2) 로부터 출력되는 펄스-성형된 사인 파형의 인벨롭 (542) 을 예시하기 위한 그래프 (540) 의 일 실시예이다. 그래프 (540) 는 펄스-성형된 사인 파형의 전력 대 ㎳로 측정된 시간 t를 플롯팅한다. 인벨롭 (542) 을 갖는 펄스-성형된 사인 파형은 도 5a의 사인 파형 (504) 과 유사하다. 인벨롭 (542) 은 펄스 형상을 갖고 저 상태와 고 상태 사이에서 전이한다. 저 상태는 고 상태의 전력 레벨들보다 낮은, 전력 레벨들, 예컨대 1 이상의 전력량들을 갖는다. 예를 들어, 고 상태의 총 전력량들은 350 내지 400 W의 범위이고 저 상태의 총 전력량들은 80 W 내지 120 W의 범위이다.
도 5h는 반응 회로 (206) (도 2) 로부터 출력되는 성형된 사인 파형의 인벨롭 (546) 을 예시하기 위한 그래프 (544) 의 일 실시예이다. 그래프 (544) 는 성형된 사인 파형의 전력 대 ㎳로 측정된 시간 t를 플롯팅한다. 인벨롭 (546) 을 갖는 성형된 사인 파형은 도 5b의 사인 파형 (510) 과 유사하다. 인벨롭 (546) 은 삼각형-형상이다. 예를 들어, 인벨롭 (546) 은 네거티브 기울기가 바로 이어지는 포지티브 기울기를 갖는다. 네거티브 기울기는 또 다른 포지티브 기울기가 바로 이어지고, 또 다른 네거티브 기울기가 이어진다.
도 6a는 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수의 변화와 함께 전극 (106) (도 1) 과 연관된 전류와 전압의 비의 크기의 변화를 예시하기 위한 공진 플롯인, 그래프 (600) 의 일 실시예이다. 그래프 (600) 는 플라즈마 챔버 (104) (도 1) 내에서 플라즈마가 점화되지 않을 때 생성된다. 전류 및 전압은 전극 (106) 에서 측정된다. 그래프 (600) 는 신호 생성기 (306) 의 전류와 전압의 비의 크기 대 동작 주파수의 변화를 플롯팅한다. 그래프 (600) 로부터 명백한 바와 같이, 플라즈마가 플라즈마 챔버 (104) 내에서 점화될 때 전극 (106) 의 품질 계수 Q는 높다.
도 6b는 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수의 변화와 함께 전극 (106) (도 1) 에서 전압, 전류, 및 전력의 변화를 예시하기 위한 공진 플롯인 그래프 (602) 의 일 실시예이다. 그래프 (602) 는 신호 생성기 (306) 의 전극 (106) 에서 측정된 전력, 전압, 및 전류 대 동작 주파수를 플롯팅한다. 그래프는 플라즈마가 플라즈마 챔버 (104) (도 1) 에서 점화될 때 전력, 전압 및 전류를 플롯팅한다. 신호 생성기 (306) 의 동작 주파수는 전극 (106) 에서 측정된 전력, 전압, 및 전류를 제어하기 위해 제어기 (304) (도 3a 및 도 3b) 에 의해 제어된다. 그래프 (602) 로부터 명백한 바와 같이, 전극 (106) 에서 품질 계수 Q는 플라즈마 챔버 (104) 내 플라즈마에 의한 에너지의 소비 때문에 그래프 (600) 에 도시된 품질 계수와 비교하여 감소된다.
도 7a는 웨이퍼의 표면에 걸쳐 ㎃ (milliampere) 로 측정된, 이온 포화 전류를 예시하기 위한 그래프 (702) 의 일 실시예이다. 그래프 (702) 는 매칭리스 플라즈마 소스 (102) 와 플라즈마 챔버 (104) 사이에 RF 매칭부 및 RF 케이블을 커플링하지 않고 매칭리스 플라즈마 소스 (102) (도 1) 에 커플링되는 플라즈마 챔버 (104) (도 1) 에서 프로세싱된 상이한 웨이퍼들에 대한 웨이퍼 중심으로부터 거리 대 이온 포화 전류를 플롯팅한다. 웨이퍼 중심으로부터 거리는 ㎜ (millimeter) 로 측정되었다. 방사상 이온 포화 전류에 대한 상이한 전력 비 효과는 도 7a에 예시된다.
도 7b는 RF 매칭부 및 RF 케이블이 도 19에 이하에 예시된 시스템 (1902) 에서 사용될 때 이온 포화 전류를 예시하기 위한 그래프 (704) 의 일 실시예이다. 시스템 (1902) 은 RF 케이블 (1908) 및 RF 매칭부 (1906) (도 19) 를 포함한다. 그래프 (704) 는 이온 포화 전류 대 웨이퍼 중심으로부터 거리를 플롯팅한다. 방사상 이온 포화 전류에 대한 상이한 전력 비 효과는 그래프 (704) 에 도시된다. 시스템 (100) (도 1) 또는 시스템 (1902) 이 사용될 때 웨이퍼들의 표면들에 걸친 이온 포화 전류의 유사성이 있다는 것을 주의해야 한다.
도 8은 도 1의 시스템 (100) 의 사용이 RF 매칭부를 사용하여 달성된 것과 비교하여 플라즈마 챔버 (104) (도 1) 내에서 플라즈마의 임피던스들의 유사한 튜닝 범위를 달성하는 것을 용이하게 한다는 것을 예시하기 위한 그래프 (800) 의 일 실시예이다. 그래프 (800) 는 플라즈마 챔버 (104) 내 플라즈마의 리액턴스 X 대 플라즈마의 레지스턴스 R를 플롯팅한다. 그래프 (800) 는 플라즈마의 레지스턴스들 및 리액턴스들의 값들을 갖는 복수의 튜닝 범위들 (T1, T2 및 T3) 을 포함하고, 튜닝 범위들 (T1, T2 및 T3) 은 매칭리스 플라즈마 소스 (102) 가 도 1에 예시된 바와 같이 플라즈마 챔버 (104) 에 커플링될 때 달성된다. 플라즈마의 레지스턴스들 및 리액턴스들의 모든 튜닝 범위들 (T1, T2 및 T3) 은 도 1의 시스템 (100) 을 사용하여 달성된다.
도 9a는 전극 (106) (도 2) 으로 제공하기 위해 반응 회로 (206) 의 출력 (도 2) 에 공급되는 전력을 예시하기 위한 그래프 (902) 의 일 실시예이다. 전력은 인벨롭 (904) 에 따라 성형된다. 그래프 (902) 는 전력 대 시간 t를 플롯팅한다.
도 9b는 플라즈마 챔버 (104) (도 1) 에 공급되는 성형된 사인 파형의 전압 대 시간 t를 예시하기 위한 그래프 (906) 의 일 실시예이다. 전압은 상부 경계 (908A) 및 하부 경계 (908B) 를 더 갖는 펄스-성형된 인벨롭 (908) 을 갖는다. 경계들 (908A 및 908B) 은 피크-투-피크 전압을 규정한다.
도 9c는 전력 FET, 예컨대 FET (318A) 또는 FET (318B) (도 3a, 도 3b, 및 도 3d) 로부터 제공되는, 출력 O1에서 (도 3a 및 도 3b) 의 전압을 예시하기 위한 그래프 (910) 의 일 실시예이다. 출력 O1에서 전압은 상부 경계 (912A) 및 하부 경계 (912B) 를 더 갖는 인벨롭 (912) 을 갖는다. 경계들 (912A 및 912B) 은 피크-투-피크 전압을 규정한다.
도 9d는 출력 O1에서 전력 FET (도 3a, 도 3b, 및 도 3d) 로부터 제공되는 전류를 예시하기 위한 그래프 (914) 의 일 실시예이다. 출력 O1에서 전류는 상부 경계 (916A) 및 하부 경계 (916B) 를 더 갖는 인벨롭 (916) 을 갖는다. 경계들 (916A 및 916B) 은 피크-투-피크 전류를 규정한다.
도 10a는 신호 생성기 (306) (도 3a 및 도 3b) 의 동작 주파수 대 ㎳로 측정된 시간 t 의 플롯 (1002) 을 예시하는 그래프 (1000) 의 일 실시예이다. 동작 주파수는 50 ㎲ 이하인, 미리 결정된 시간 기간 이내에 제어기 (304) (도 3a, 도 3b, 및 도 3d) 에 의해 튜닝된다. 예를 들어, 제어기 (304) 에 의한 신호 생성기 (306) 의 동작 주파수의 임의의 변화가 게이트 구동기 (311), 하프-브리지 FET 회로 (318), 및 반응 회로 (206) (도 3a, 도 3b, 및 도 3d) 를 통해 50 ㎲ 이하로 전극 (106) 으로 전파된다. 미리 결정된 시간 기간은 플라즈마 챔버 (104) 내 플라즈마의 플라즈마 임피던스 달성을 용이하게 한다. 미리 결정된 시간 기간의 또 다른 예는 100 ㎲를 포함한다. 예를 들어, 동작 주파수는 10 ㎲ 내지 100 ㎲의 시간 기간에 튜닝된다. 미리 결정된 시간 기간의 또 다른 예는 70 ㎲를 포함한다. 예를 들어, 동작 주파수는 20 ㎲ 내지 70 ㎲의 시간 기간에 튜닝된다. 신호 생성기 (306) 의 자가 조절은 동작 주파수가 튜닝될 때 발생한다.
도 10b는 하프-브리지 FET 회로 (318) 의 출력 O1에서 (도 3a, 도 3b, 및 도 3d) 에서 측정된 전압 신호 (1006B) 및 전류 신호 (1006A) 가 전극 (106) 으로 공급할 전력의 레벨을 달성하기 위해 제 1 시간 기간 동안 동위상인 것을 예시하기 위한 그래프 (1004) 의 일 실시예이다. 그래프 (1004) 는 전류 신호 (1006A) 및 전압 신호 (1006B) 대 시간 t를 플롯팅한다. 그래프 (1004) 로부터 명백한 바와 같이, 0.95 ㎳의 시간에, 전류 신호 (1006A) 및 전압 신호 (1006B) 모두는 동위상이다.
도 10c는 전극 (106) 으로 공급할 전력 레벨을 달성하기 위해 제 2 시간 기간 동안 전압 신호 (1006B) 및 전류 신호 (1006A) 가 동위상이라는 것을 예시하기 위한 그래프 (1008) 의 일 실시예이다. 그래프 (1008) 는 전류 신호 (1006A) 및 전압 신호 (1006B) 대 시간 t를 플롯팅한다. 그래프 (1008) 로부터 명백한 바와 같이, 약 1 ㎳의 시간에, 전류 신호 (1006A) 및 전압 신호 (1006B) 모두가 동위상이다.
도 10d는 전극 (106) 에 공급할 전력 레벨을 달성하기 위해 전압 신호 (1006B) 및 전류 신호 (1006A) 가 제 3 시간 기간 동안 동위상이라는 것을 예시하기 위한 그래프 (1010) 의 일 실시예이다. 그래프 (1010) 는 전류 신호 (1006A) 및 전압 신호 (1006B) 대 시간 t를 플롯팅한다. 그래프 (1008) 로부터 명백한 바와 같이, 1.05 ㎳의 시간에서, 전류 신호 (1006A) 및 전압 신호 (1006B) 모두가 동위상이다. 따라서, 제 1 시간 기간, 제 2 시간 기간, 및 제 3 시간 기간 동안, 전류 신호 (1006A) 는 제 1 시간 기간, 제 2 시간 기간, 및 제 3 시간 기간 동안 전력 레벨을 달성하기 위해 전압 신호 (1006B) 와 동위상이라는 것을 주의해야 한다.
도 11a는 FET들 (1102A, 1102B, 1102C, 1102D, 1102E, 1102F, 1102G, 1102H, 1102I, 1102J, 1102K, 1102L, 1102M, 1102N, 1102O, 및 1102P), 및 변압기들 (1106A, 1106B, 1106C, 1106D, 1106E, 1106F, 및 1106G) 의 트리 (1101) 를 예시하기 위한 시스템 (1100) 의 일 실시예의 도면이다.
시스템 (1100) 은 트리 (1101), 커패시터 (322A), 및 플라즈마 부하를 포함한다. 플라즈마 부하는 전극 (106) 및 점화된다면 플라즈마를 포함한다. 트리 (1101) 는 복수의 하프-브리지 회로들 (1104A, 1104B, 1104C, 1104D, 1104E, 1104F, 1104G, 및 1104H) 을 포함한다. 하프-브리지 회로 (1104A) 는 FET들 (1102A 및 1102B) 을 포함한다. 유사하게, 하프-브리지 회로 (1104B) 는 FET들 (1102C 및 1102D) 을 포함하고, 하프-브리지 회로 (1104C) 는 FET들 (1102E 및 1102F) 을 포함하고, 하프-브리지 회로 (1104D) 는 FET들 (1102G 및 1102H) 을 포함하고, 그리고 하프-브리지 회로 (1104E) 는 FET들 (1102I 및 1102J) 을 포함한다. 더욱이, 하프-브리지 회로 (1104F) 는 FET들 (1102K 및 1102L) 을 포함하고, 하프-브리지 회로 (1104G) 는 FET들 (1102M 및 1102N) 을 포함하고, 그리고 하프-브리지 회로 (1104H) 는 FET들 (1102O 및 1102P) 을 포함한다.
FET들 (1102A, 1102C, 1102E, 1102G, 1102I, 1102K, 1102M, 및 1102O) 의 게이트 단자들은 게이트 구동기 (1152A) (도 11b) 에 커플링되고, FET들 (1102B, 1102D, 1102F, 1102H, 1102J, 1102L, 1102N, 및 1102P) 의 게이트 단자들은 또 다른 게이트 구동기 (1152B) (도 11b) 에 커플링된다.
하프-브리지 회로 (1104A) 의 출력 OUT1은 변압기 (1106A) 의 주 권선 (1108A) 에 커플링된다. 유사하게, 하프-브리지 회로 (1104B) 의 출력 OUT2는 변압기 (1106A) 의 주 권선 (1108B) 에 커플링된다. 더욱이, 하프-브리지 회로 (1104C) 의 출력 OUT3은 변압기 (1106B) 의 주 권선 (1108C) 에 커플링되고 하프-브리지 회로 (1104D) 의 출력 OUT4는 변압기 (1106B) 의 주 권선 (1108D) 에 커플링된다. 또한, 하프-브리지 회로 (1104E) 의 출력 OUT5는 변압기 (1106C) 의 주 권선 (1108E) 에 커플링되고 하프-브리지 회로 (1104F) 의 출력 OUT6은 변압기 (1106C) 의 주 권선 (1108F) 에 커플링된다. 하프-브리지 회로 (1104G) 의 출력 OUT7은 변압기 (1106D) 주 권선 (1108G) 에 커플링되고 하프-브리지 회로 (1104H) 의 출력 OUT8은 변압기 (1106D) 의 주 권선 (1108H) 에 커플링된다.
더욱이, 변압기 (1106A) 의 보조 권선 (1108H) 은 변압기 (1106E) 의 주 권선 (1108L) 에 커플링된다. 또한, 변압기 (1106B) 의 보조 권선 (1108I) 은 변압기 (1106E) 의 주 권선 (1108M) 에 커플링된다. 유사하게, 변압기 (1106C) 의 보조 권선 (1108J) 은 변압기 (1106F) 의 주 권선 (1108N) 에 커플링된다. 또한, 변압기 (1106D) 의 보조 권선 (1108K) 은 변압기 (1106F) 의 주 권선 (1108O) 에 커플링된다.
변압기 (1106E) 의 보조 권선 (1108P) 은 변압기 (1106G) 의 주 권선 (1108R) 에 커플링된다. 유사하게, 변압기 (1106F) 의 보조 권선 (1108Q) 은 변압기 (1106G) 의 주 권선 (1108S) 에 커플링된다. 변압기 (1106G) 의 보조 권선 (1108T) 은 커패시터 (322A) 의 출력 O1에 커플링된다.
FET들 (1102A, 1102C, 1102E, 1102G, 1102I, 1102K, 1102M, 및 1102O) 이 온될 때, FET들 (1102B, 1102D, 1102F, 1102H, 1102J, 1102L, 1102N, 및 1102P) 은 오프된다는 것을 주의해야 한다. 예를 들어, FET들 (1102A, 1102C, 1102E, 1102G, 1102I, 1102K, 1102M, 및 1102O) 이 게이트 구동기 (1152A) 로부터 신호에 의해 턴온되는 시간 인터벌 동안 또는 턴온될 때, FET들 (1102B, 1102D, 1102F, 1102H, 1102J, 1102L, 1102N, 및 1102P) 은 게이트 구동기 (1152B) 로부터 신호에 의해 턴오프된다. 유사하게, FET들 (1102B, 1102D, 1102F, 1102H, 1102J, 1102L, 1102N, 및 1102P) 이 게이트 구동기 (1152B) 로부터의 신호에 의해 턴온되는 시간 인터벌 동안 또는 턴온될 때, FET들 (1102A, 1102C, 1102E, 1102G, 1102I, 1102K, 1102M, 및 1102O) 이 게이트 구동기 (1152A) 로부터의 신호에 의해 턴오프된다.
FET들 (1102A, 1102C, 1102E, 1102G, 1102I, 1102K, 1102M, 및 1102O) 이 온될 때, 출력 OUT1 및 출력 OUT2에서 생성된 포지티브 전압들은 변압기들 (1106A, 1106E, 및 1106G) 을 통해 변환되고; 출력 OUT3 및 출력 OUT4에서 생성된 포지티브 전압들은 변압기들 (1106B, 1106E, 및 1106G) 을 통해 변환되고; 출력 OUT5 및 출력 OUT6에서 생성된 포지티브 전압들은 변압기들 (1106C, 1106F, 및 1106G) 을 통해 변환되고; 그리고 출력 OUT7 및 출력 OUT8에서 생성된 포지티브 전압들은 변압기들 (1106D, 1106F, 및 1106G) 을 통해 출력 O1의 포지티브 전압으로 변환된다.
유사하게, FET들 (1102B, 1102D, 1102F, 1102H, 1102J, 1102L, 1102N, 및 1102P) 이 온될 때, 출력 OUT1 및 출력 OUT2에서 생성된 네거티브 전압들은 변압기들 (1106A, 1106E, 및 1106G) 을 통해 변환되고; 출력 OUT3 및 출력 OUT4에서 생성된 네거티브 전압들은 변압기들 (1106B, 1106E, 및 1106G) 을 통해 변환되고; 출력 OUT5 및 출력 OUT6에서 생성된 네거티브 전압들은 변압기들 (1106C, 1106F, 및 1106G) 을 통해 변환되고; 그리고 출력 OUT7 및 출력 OUT8에서 생성된 네거티브 전압들은 변압기들 (1106D, 1106F, 및 1106G) 을 통해 출력 O1의 네거티브 전압으로 변환된다.
트리 (1101) 의 DC 전압 소스들 Vdc에 의해 생성되는 전압 신호들은 전압 소스 Vdc (도 3a, 도 3b, 및 도 3d) 에 의해 생성된 전압 신호가 제어되는, 동일한 방식으로 제어기 (304) (도 3a, 도 3b, 및 도 3d) 에 의해 제어된다는 것을 주의해야 한다. 예를 들어, 제어기 (304) 는 DC 전압 소스들에 의해 생성된 전압 신호들을 제어하기 위해 트리 (1101) 의 DC 전압 소스들 Vdc에 커플링된다.
미리 결정된 전력 레벨은 다수의 트리 (1101) 의 DC 전압 소스들의 수, 트리 (1101) 에 사용된 FET들의 수, 및 트리 (1101) 의 전압 소스 각각의 최대 달성가능한 전압에 기초하여 달성된다는 것을 주의해야 한다. 예를 들어, 출력 O1에서 미리 결정된 전력 레벨은 트리 (1101) 에 사용된 하프-브리지 회로들의 수의 변화와 함께 변화한다. 예시를 위해, 하프-브리지 회로들의 수가 증가할 때, FET들의 수가 증가한다. FET들의 수의 증가와 함께, FET들의 출력 임피던스들의 상승이 있다. 또한, 트리 (1101) 의 하프-브리지 회로들의 수의 증가와 함께, DC 전압 소스들의 수가 증가한다. 그 결과, 출력 O1에 대해 달성되는 미리 결정된 전력 레벨의 변화가 있다.
다양한 실시예들에서, 트리 (1101) 의 하프-브리지 회로에 커플링된 DC 전압 소스의 최대 달성가능한 전압은 트리 (1101) 의 또 다른 하프-브리지 회로에 커플링된 또 다른 DC 전압 소스의 최대 달성가능한 전압과 상이하다. 예를 들어, 최대 달성가능한 전압 Vdc1을 갖는 전압 소스가 하프-브리지 회로 (1104A) 에 커플링되고 최대 달성가능한 전압 Vdc2를 갖는 또 다른 전압 소스가 하프-브리지 회로 (1104B) 에 커플링된다.
일부 실시예들에서, 미리 결정된 수의 FET들이 칩 상에 통합된다. 예를 들어, 하프-브리지 회로의 2 개의 FET들이 칩 상에 통합되고 또 다른 하프-브리지 회로의 2 개의 FET들이 또 다른 칩 상에 통합된다. 또 다른 예로서, FET 하위 회로들 중 4 개가 일 칩 상에 통합되고, 4 개의 FET 하위 회로들의 또 다른 세트가 또 다른 칩 상에 통합된다.
도 11b는 출력 O1에서 증폭된 구형 파형을 생성하기 위해 FET들 (318A, 318B, 318C, 318D, 318E, 및 318F) 의 트리 (1156) 의 사용을 예시하기 위한 시스템 (1150) 의 일 실시예의 도면이다. 시스템 (1150) 은 시스템 (1150) 에서, 시스템 (300) 또는 시스템 (348) 에서 사용된 것과 비교하여 보다 많은 수의 FET들이 사용되는 것을 제외하고 도 3a의 시스템 (300) 또는 도 3b의 시스템 (348) 과 동일하다. 더욱이, 시스템 (1150) 은 게이트 구동기 (311) (도 3a, 도 3b, 및 도 3d) 대신 게이트 구동기 회로 (1158) 를 사용한다. 게이트 구동기 회로 (1158) 는 매칭리스 플라즈마 소스 (102) (도 1) 내에서 게이트 구동기 (311) (도 3a, 도 3b, 및 도 3d) 대신 사용된다. 더욱이, 하프-브리지 FET 회로 (318) (도 3a, 도 3b, 및 도 3d) 대신, 트리 (1156) 가 매칭리스 플라즈마 소스 (102) 에서 사용된다.
시스템 (1150) 은 게이트 구동기 회로 (1158), 트리 (1156), 커패시터 (322A), 및 전극 (106) 을 포함한다. 게이트 구동기 회로 (1158) 는 게이트 구동기 (1152A) 및 게이트 구동기 (1152B) 를 포함한다. 게이트 구동기 (1152B) 는 NOT 게이트로서 작용한다. 게이트 구동기 (1152A) 및 게이트 구동기 (1152B) 의 입력들은 신호 생성기 (306) (도 3a, 도 3b, 및 도 3d) 에 커플링된다. 더욱이, 게이트 구동기 (1152A) 의 출력은 FET들 (318A 내지 318C) 의 게이트 단자에 커플링된다. 또한, 게이트 구동기 (1152A) 의 공급 전압 단자는 출력 O1에 커플링된다. 유사하게, 게이트 구동기 (1152B) 의 출력은 FET들 (318D 내지 318F) 의 게이트 단자에 커플링되고 게이트 구동기 (1152B) 의 공급 전압 단자는 접지 전위에 커플링된다.
FET (318A) 의 드레인 단자 D는 DC 전압 소스 (1154A), FET (318B) 의 드레인 단자 D는 다른 DC 전압 소스 (1154B) 에 커플링되고 FET (318C) 의 드레인 단자는 또 다른 DC 전압 소스 (1154C) 에 커플링된다. FET들 (318A, 318B, 및 318C) 각각의 소스 단자가 출력 O1에 커플링된다. 더욱이, FET들 (318D, 318E, 및 318F) 각각의 소스 단자는 접지 전위에 커플링된다. FET들 (318D, 318E, 및 318F) 각각의 드레인 단자는 출력 O1에 커플링된다.
FET들 (318A 및 318F) 는 하프-브리지 회로를 형성한다는 것을 주의해야 한다. 유사하게, FET들 (318B 및 318E) 는 다른 하프-브리지 회로를 형성한다. 또한, FET들 (318C 및 318D) 은 또 다른 하프-브리지 회로를 형성한다.
신호 생성기 (306) 에 의해 생성되는 구형파 신호는 게이트 구동기 (1152A) 에 의해 수신되고 게이트 구동 신호 (1160A) 를 생성하도록 증폭된다. 유사하게, 신호 생성기 (306) 에 의해 생성되는 구형파 신호는 게이트 구동기 (1152B) 에 의해 수신되고 게이트 구동 신호 (1160A) 와 비교하여 역으로 펄싱되는 게이트 구동 신호 (1160B) 를 생성하도록 증폭된다. 예를 들어, 게이트 구동 신호 (1160A) 가 고 레벨, 예컨대 고 전력 레벨을 갖는 시간 또는 시간 인터벌 동안, 게이트 구동 신호 (1160B) 는 저 레벨, 예컨대 저 전력 레벨을 갖는다. 더욱이, 게이트 구동 신호 (1160A) 가 저 레벨, 예컨대 저 전력 레벨을 갖는 시간 또는 시간 인터벌 동안, 게이트 구동 신호 (1160B) 는 고 레벨, 예컨대 고 전력 레벨을 갖는다. 또 다른 예로서, 게이트 구동 신호 (1160A) 가 저 레벨로부터 고 레벨로 전이하는 시간 인터벌 또는 전이할 때, 게이트 구동 신호 (1160B) 는 고 레벨로부터 저 레벨로 전이한다. 유사하게, 게이트 구동 신호 (1160A) 가 고 레벨로부터 저 레벨로 전이하는 시간 인터벌 동안 또는 전이할 때, 게이트 구동 신호 (1160B) 는 저 레벨로부터 고 레벨로 전이한다.
게이트 구동 신호 (1160A) 는 게이트 구동기 (1152A) 의 출력으로부터 FET들 (318A 내지 318C) 의 게이트 단자들로 공급된다. 더욱이, 게이트 구동 신호 (1160B) 는 게이트 구동기 (1152B) 의 출력으로부터 FET들 (318D 내지 318F) 의 게이트 단자들로 공급된다. 게이트 구동 신호 (1160B) 는 게이트 구동 신호 (1160A) 와 비교하여 역으로 펄싱되기 때문에, FET들 (318A, 318B, 및 318C) 이 온되는 시간 또는 시간 인터벌 동안, FET들 (318D, 318E, 및 318F) 은 오프된다. 한편, FET들 (318A, 318B, 및 318C) 이 오프되는 시간 또는 시간 인터벌 동안, FET들 (318D, 318E, 및 318F) 은 온된다.
더욱이, 제어기 (304) (도 3a, 도 3b, 및 도 3d) 는 전도체를 통해 전압 소스 (1154A) 에 커플링되고, 전도체를 통해 전압 소스 (1154B) 에 커플링되고, 그리고 전도체를 통해 전압 소스 (1154C) 에 커플링된다. 제어기 (304) 는 전압 값들을 전압 소스들 (1154A 내지 1154C) 에 제공한다. 푸시 모드 동안, 전압 값들의 수신시, 전압 소스 (1154A) 는 온일 때 FET (318A) 를 통해, 출력 O1로 전송되는 전압 신호를 생성한다. 유사하게, 푸시 모드 동안, 전압 값들의 수신시, 전압 소스 (1154B) 는 온일 때 FET (318B) 를 통해, 출력 O1로 전송되는 전압 신호를 생성한다. 또한, 푸시 모드 동안, 전압 값들의 수신에 응답하여, 전압 소스 (1154C) 는 온일 때 FET (318C) 를 통해, 출력 O1로 전송되는 전압 신호를 생성한다. FET들 (318A 내지 318C) 이 푸시 모드에 있을 때, 포지티브 전압이 출력 O1에서 생성된다.
제어기 (304) 는 전압 소스들 (1154A 내지 1154C) 로 공급되는 전압 값들을 변화시킴으로써 출력에서 제공되는 증폭된 구형 파형의 인벨롭을 성형한다. 예를 들어, 임의 형상의 인벨롭, 또는 복수 상태 펄스 형상의 인벨롭, 또는 연속 파형 형상의 인벨롭을 갖는 증폭된 구형 파형이 전압 소스들 (1154A 내지 1154C) 로 공급되는 전압 값들의 변화 레이트에 기초하여 출력 O1에서 생성된다. 예시를 위해, 복수 상태 펄스 형상의 인벨롭을 생성하기 위해, 전압 값들은 제어기 (304) 에 의해 순간적으로 변화된다. 다른 예시로서, 삼각형-성형된 펄스의 인벨롭을 생성하기 위해, 전압 값들은 제어기 (304) 에 의해 설정된 시간 인터벌에 대해 공통된 방향으로 주기적으로 변화, 예컨대 상승 또는 감소된다. 또 다른 예시로서, 임의 파형의 인벨롭을 생성하기 위해, 전압 값들은 순간적으로 변화되고 랜덤한 방식으로 공통 방향으로 주기적으로 변화된다.
더욱이, 풀 모드에서, FET들 (318A 내지 318C) 은 게이트 구동 신호 (1160A) 에 의해 턴오프되고 FET들 (318D 내지 318F) 은 게이트 구동 신호 (1160B) 에 의해 턴온된다. FET들 (318A 내지 318C) 이 턴오프되고 FET들 (318D 내지 318F) 이 턴온되는 시간 인터벌 동안, 네거티브 전압이 출력 O1에서 생성된다. 증폭된 구형 파형은 FET들 (318A 내지 318F) 을 푸시 모드 및 풀 모드에서 동작시킴으로써 출력 O1에서 생성된다. 증폭된 구형 파형은 출력 O1을 통해 커패시터 (322A) 로 전송된다.
일부 실시예들에서, 선택가능하게, 다이오드가 트리 (1156) 의 FET의 드레인 단자와 소스 단자 사이에 병렬로 커플링된다는 것을 주의해야 한다. 예를 들어, 다이오드 (D1) 가 FET (318A) 의 드레인 단자와 소스 단자 사이에 커플링된다. 유사하게, 다이오드 (D2) 가 FET (318B) 의 드레인 단자와 소스 단자 사이에 커플링되고, 다이오드 (D3) 가 FET (318C) 의 드레인 단자와 소스 단자 사이에 커플링되고, 다이오드 (D4) 가 FET (318D) 의 드레인 단자와 소스 단자 사이에 커플링된다. 또한, 다이오드 (D5) 가 FET (318E) 의 드레인 단자와 소스 단자 사이에 커플링되고 그리고 다이오드 (D6) 가 FET (318F) 의 드레인 단자와 소스 단자 사이에 커플링된다. 다이오드들 (D1 내지 D3) 은 출력 O1에서 포지티브 전압을 제한하고 다이오드들 (D4 내지 D6) 은 출력 O1에서 네거티브 전압을 제한한다.
트리 (1156) 가 6 개의 FET들을 도시하지만, 일부 실시예들에서, 임의의 다른 수의 하프-브리지 회로들의 FET들이 사용된다는 것을 또한 주의해야 한다. 예를 들어, 3 개의 하프-브리지 회로들 대신, 4, 5, 6, 또는 10 개의 하프-브리지 회로들이 사용된다.
도 11c는 전극 (106) 에 전력공급하기 위한 H 브리지 회로 (1172) 의 사용을 예시하기 위한 시스템 (1170) 의 일 실시예의 도면이다. H 브리지 회로 (1172) 는 하프-브리지 회로 대신 사용된다. 시스템 (1170) 은 전압 소스 Vdc, 커패시터 (1174), FET들 (318A 내지 318D), 게이트 구동기 (1152A) 및 게이트 구동기 (1152B), 게이트 구동기 (1152C), 및 게이트 구동기 (1152D) 를 포함한다. 게이트 구동기 (1152C) 는 게이트 구동기 (1152B) 와 동일, 예컨대 구조 및 기능을 갖고, 게이트 구동기 (1152D) 는 게이트 구동기 (1152A) 와 동일하다.
시스템 (1170) 은 복수의 다이오드들 (D5, D6, D7, 및 D8) 을 더 포함한다. 다이오드 (D5) 는 FET (318A) 의 드레인 단자와 게이트 단자 사이에 커플링된다. 유사하게, 다이오드 (D6) 는 FET (318B) 의 드레인 단자와 게이트 단자 사이에 커플링된다. 더욱이, 다이오드 (D7) 는 FET (318C) 의 드레인 단자와 게이트 단자 사이에 커플링되고 다이오드 (D8) 는 FET (318D) 의 드레인 단자와 게이트 단자 사이에 커플링된다.
더욱이, 게이트 구동기 (1152A) 의 출력은 FET (318A) 의 게이트 단자에 커플링되고 게이트 구동기 (1152B) 의 출력은 FET (318B) 의 게이트 단자에 커플링된다. 유사하게, 게이트 구동기 (1152C) 의 출력이 FET (318C) 의 게이트 단자에 커플링되고 게이트 구동기 (1152D) 의 출력이 FET (318D) 의 게이트 단자에 커플링된다. 게이트 구동기들 (1152A 내지 1152D) 의 입력들은 신호 생성기 (306) 의 출력에 커플링된다. 커패시터 (322A) 및 전극 (106) 은 FET들 (318A 및 318C) 의 소스 단자들 사이 그리고 FET들 (318B 및 318D) 의 드레인 단자들 사이에 커플링된다.
FET들 (318A 및 318D) 이 턴온될 때, FET들 (318B 및 318C) 이 턴오프된다. 예를 들어, FET들 (318A 및 318D) 이 게이트 구동 신호 (1160A) 를 수신하고 턴온된다. 더욱이, FET들 (318B 및 318C) 이 게이트 구동 신호 (1160B) 를 수신하고 턴오프된다. 또 다른 예로서, FET들 (318A 및 318B) 이 턴온될 때 또는 턴온되는 시간 기간 동안 FET들 (318B 및 318C) 은 턴오프된다.
유사하게, FET들 (318B 및 318C) 이 턴온될 때, FET들 (318A 및 318D) 이 턴오프된다. 예를 들어, FET들 (318B 및 318C) 이 게이트 구동 신호 (1160B) 를 수신하고 턴온된다. 더욱이, FET들 (318A 및 318D) 이 게이트 구동 신호 (1160B) 를 수신하고 턴오프된다. 또 다른 예로서, FET들 (318B 및 318C) 이 턴온될 때 또는 턴온되는 시간 기간 동안 FET들 (318A 및 318D) 이 턴오프된다.
FET들 (318A 및 318D) 이 턴온될 때, 전류는 전압 소스 Vdc로부터 FET (318A), 커패시터 (322A), 전극 (106), 및 FET (318D) 를 통해 접지로 흐른다. 유사하게, FET들 (318B 및 318C) 이 턴온될 때, 전류는 전압 소스 Vdc로부터 FET (318C), 전극 (106), 커패시터 (322A), 및 FET (318B) 를 통해 접지로 흐른다. 이와 같이, 전류가 클록 사이클의 기간 동안 전극 (106) 의 단자들에 걸쳐 포지티브 전압 및 네거티브 전압을 생성하도록 2 개의 반대되는 방향들로 전극 (106) 을 통해 흐른다.
도 12a는 FET 회로 보드 (1202), 예컨대 하프-브리지 또는 H 브리지 회로 보드를 냉각하기 위해 사용된 냉각 플레이트 (1204) 를 예시하기 위한 시스템 (1202) 의 일 실시예의 도면이다. 하프-브리지 FET 회로 (318) (도 3a, 도 3b, 및 도 3d) 또는 H 브리지 회로 (1172) (도 11c) 또는 트리 (1101) (도 11a) 또는 트리 (1156) (도 11b) 가 FET 회로 보드 (1202) 에 접속된다. 냉각 플레이트 (1204) 는 FET 회로 보드 (1202) 의 FET들, 예컨대 FET들 (318A 내지 318F) (도 3a, 도 3b, 및 도11b) 또는 도 11a의 FET들, 또는 도 11c의 FET들을 냉각하기 위해 냉각 플레이트 (1204) 내에 냉각 파이프를 통해 통과하는 냉각 액체를 포함한다.
일부 실시예들에서, FET 회로 보드 (1202) 아래에 위치된 냉각 플레이트 (1204) 대신, 냉각 플레이트 (1204) 는 FET 회로 보드 (1202) 위에 배치된다.
도 12ba는 복수의 IC 칩들 (1214A, 1214B, 및 1214C) 의 냉각을 예시하기 위한 시스템 (1210) 의 일 실시예의 측면도이다. 시스템 (1210) 은 냉각 플레이트 (1212), 인쇄 회로 기판 (PCB) (1216), 및 칩들 (1214A, 1214B, 및 1214C) 을 포함한다. 칩 (1214A, 1214B, 및 1214C) 각각은 회로, 예컨대 하프-브리지 FET 회로 (318) (도 3a, 도 3b, 및 도 3d) 또는 H 브리지 회로 (1172) (도 11c) 또는 트리 (1101) (도 11a) 또는 트리 (1156) (도 11b) 를 포함한다. 일부 실시예들에서, 칩 (1214A, 1214B, 및 1214C) 각각은 임의의 수의 트랜지스터들 또는 임의의 수의 하프-브리지 회로들 또는 H 브리지 회로들 또는 트리들을 포함한다.
냉각 플레이트 (1212) 는 열을 전도하도록 사용되는, 열적 페이스트 (1218), 예컨대 열적 그리스 (grease) 또는 열적 화합물을 통해 인쇄 회로 기판 (1216) 에 그리고 칩들 (1214A, 1214B, 및 1214C) 에 커플링된다. 칩 (1214A, 1214B, 및 1214C) 각각은 칩들이 냉각 플레이트 (1212) 와 콘택트하도록 인쇄 회로 기판 (1216) 의 컷아웃 (cut out) 을 통해 인쇄 회로 기판 (1216) 에 피팅된다 (fit). 더욱이, 칩 (1214A, 1214B, 및 1214C) 각각은 칩의 에지들에서 복수의 커넥터들을 통해 인쇄 회로 기판 (1216) 에 전기적으로 커플링된다. 예를 들어, 칩들 (1214A, 1214B, 및 1214C) 은 인쇄 회로 기판 (1216) 에 납땜된다.
물과 같은 냉각 액체가 냉각 플레이트 (1212) 내 하나 이상의 냉각 채널들, 예컨대 냉각 파이프들을 통해 이송될 때, 냉각 플레이트 (1212) 는 칩들 (1214A, 1214B, 및 1214C) 의 트랜지스터들에 의해 생성된 열을 칩들로부터 빼 내 (away from) 이송하기 위해 냉각된다. 냉각 채널 각각은 냉각 액체의 진입을 위한 유입구 및 냉각 액체의 진출을 위한 유출구를 갖는다. 더욱이, 열적 페이스트 (1218) 는 칩들 (1214A, 1214B, 및 1214C) 의 트랜지스터들에 의해 생성되고, 칩들로부터 빠져 나온 열의 전도를 돕는다.
도 12bb는 IC 칩들 (1214A, 1214B, 및 1214C) 의 냉각을 예시하기 위한 시스템 (1211) 의 일 실시예의 상단 등측도이다. 시스템 (1211) 은 게이트 구동기 회로 (1158), 시스템 (1210), 및 반응 회로 (206) 를 포함한다. 게이트 구동기 (1150) 는 인쇄 회로 기판 (1216) 상의 복수의 입력 커넥터들을 통해 인쇄 회로 기판 (1216) 에 커플링된다. 더욱이, 인쇄 회로 기판 (1216) 상의 출력 O1은 반응 회로 (206) 에 커플링된다. 냉각 플레이트 (1212) 는 인쇄 회로 기판 (1216) 아래에 위치되고 열적 페이스트 (1228) (도 12ba) 를 통해 인쇄 회로 기판 (1216) 에 커플링된다. 냉각 플레이트 (1212) 및 칩들 (1214A, 1214B, 및 1214C) 은 수평으로 배치된다는 것을 주의해야 한다. 예를 들어, 냉각 플레이트 (1212) 는 수평 평면에 놓이고 칩들 (1214A, 1214B, 및 1214C) 은 또 다른 수평 평면에 놓인다.
도 12c는 칩들이 인쇄 회로 기판 (1222) 상에 수직으로 장착될 때, IC 칩들 (1214A, 1214B, 및 1214C) 의 냉각을 예시하기 위한 시스템 (1220) 의 일 실시예의 상단 등측도이다. 시스템 (1220) 은 인쇄 회로 기판 (1222), 냉각 플레이트 (1226), 및 보드 (1224) 를 포함한다. 칩들 (1214A, 1214B, 및 1214C) 은 인쇄 회로 기판 (1222) 에 커플링되는, 보드 (1224) 에 전기적으로 커플링된다. 더욱이, 냉각 플레이트 (1226) 는 인쇄 회로 기판 (1222) 에 대해 수직으로 피팅된다. 보드 (1224) 와 냉각 플레이트 (1226) 사이에 공간이 있다. 냉각 액체는 냉각 플레이트 (1226) 를 통해 냉각 플레이트 (1226) 내 하나 이상의 냉각 채널들을 통해 통과한다. 냉각 플레이트 (1226) 가 냉각될 때, 칩들 (1214A, 1214B, 및 1214C) 에 의해 생성되는 열은 칩들로부터 빠져 나와 이격된 영역으로 전도 및 대류를 통해 이송된다.
도 12d는 냉각 플레이트 (1226) 가 보드 (1224) 에 인접하게 배치될 때 IC 칩들 (1214A, 1214B, 및 1214C) 의 냉각을 예시하기 위한 시스템 (1230) 의 실시예의 상단 등측도이다. 냉각 플레이트 (1226) 는 인쇄 회로 기판 (1222) 에 수직으로 피팅되고 보드 (1224) 옆에 배치되도록 보드 (1224) 에 커플링된다. 냉각 플레이트 (1226) 와 보드 (1224) 사이에 공간이 없다. 공간의 결여는 냉각 플레이트 (1226) 와 보드 (1224) 사이의 모든 스트레이 커패시턴스를 감소시킨다. 냉각 플레이트 (1226) 는 도 12d에 예시된 바와 같이 보드 (1224) 의 좌측에 배치된다.
다양한 실시예들에서, 열적 페이스트 (1218) (도 12ba) 는 칩들 (1214A, 1214B, 및 1214C) 의 냉각을 더 용이하게 하기 위해 냉각 플레이트 (1226) 와 보드 (1224) 사이의 전도를 용이하게 하도록 냉각 플레이트 (1226) 와 보드 (1224) 사이에 도포된다.
일부 실시예들에서, 냉각 플레이트 (1226) 는 보드 (1224) 의 좌측 대신 우측 및 인접하여 배치된다.
도 12e는 칩들 (1214A, 1214B, 및 1214C) 을 냉각하는 일 실시예를 예시하기 위한 시스템 (1240) 의 일 실시예의 측면도이다. 시스템 (1240) 은 인쇄 회로 기판 (1218), 집적 회로 패키지 (1242), 열 싱크 (1244), 및 냉각 팬 (1246) 을 포함한다. 열 싱크 (1244) 는 알루미늄과 같은 금속으로 이루어진 복수의 핀들 (fins) 을 갖는다. 패키지 (1242) 는 인쇄 회로 기판 (1218) 의 상단 표면 상에 배치되고 커플링된다. 더욱이 열 싱크 (1244) 는 패키지 (1242) 의 상단 표면 상에 배치되고 커플링된다. 또한, 냉각 팬 (1246) 은 열 싱크 (1244) 위에 배치되고 커플링된다. 칩들 (1214A, 1214B, 및 1214C) 은 패키지 (1242) 내에 임베딩된다.
칩들 (1214A, 1214B, 및 1214C) 에 의해 생성되는 열은 열 싱크 (1244) 를 통해 칩들로부터 빠져 나와 이송된다. 더욱이, 냉각 팬 (1246) 은 칩들 (1214A, 1214B, 및 1214C) 로부터 빠져 나온 열을 이송하도록 동작된다.
다양한 실시예들에서, 냉각 팬 (1246) 대신, 복수의 냉각 팬들이 사용된다. 일부 실시예들에서, 열 싱크 (1244) 대신, 복수의 열 싱크들이 사용된다.
도 12f는 칩들 (1214A, 1214B, 및 1214C) 을 냉각하는 다른 실시예를 예시하기 위한 시스템 (1250) 의 일 실시예의 측면도이다. 시스템 (1250) 은 인쇄 회로 기판 (1218), 패키지 (1242), 열 싱크 (1244), 및 냉각 플레이트 (1252) 를 포함한다. 시스템 (1250) 은 냉각 팬 (1246) (도 12e) 대신, 냉각 플레이트 (1252) 가 열 싱크 (1244) 의 상단 표면 상에 배치되고 커플링되는 것을 제외하고, 시스템 (1240) (도 12e) 과 동일하다.
냉각 액체는 냉각 플레이트 (1252) 를 냉각하기 위해 냉각 플레이트 (1252) 의 하나 이상의 채널들을 통해 이송된다. 냉각 플레이트 (1252) 가 냉각될 때, 칩들 (1214A, 1214B, 및 1214C) 에 의해 생성되는 열은 칩들을 냉각하기 위해 열 싱크 (1244) 및 냉각 플레이트 (1252) 를 통해 칩들로부터 빠져 나와 이송된다.
도 12g는 칩들 (1214A, 1214B, 및 1214C) 을 냉각하는 또 다른 실시예를 예시하기 위한 시스템 (1260) 의 일 실시예의 측면도이다. 시스템 (1216) 은 인쇄 회로 기판 (1218), 패키지 (1242), 및 열 싱크 (1244) 를 포함한다. 칩들 (1214A, 1214B, 및 1214C) 에 의해 생성되는 열은 전도에 의해 열 싱크 (1244) 로 이송된다.
도 12h는 냉각 플레이트 (1274) 및 내부에서 채널들 (CH1 및 CH2) 이 밀링되는 (milled) 컨테이너 (1272) 를 예시하기 위한 시스템 (1270) 의 일 실시예의 측면도이다. 컨테이너 (1272) 내에 매칭리스 플라즈마 소스 (102) (도 1) 를 하우징한다. 예를 들어, 매칭리스 전력 플라즈마 소스 (102) 는 컨테이너 (1272) 내 인쇄 회로 기판 상에 위치된다. 채널 CH1의 일부는 컨테이너 (1272) 의 하단 표면 내에서 밀링되고 채널 CH1의 나머지 부분은 냉각 플레이트 (1274) 의 상단 표면 내에서 밀링된다. 유사하게, 채널 CH2의 일부는 컨테이너 (1272) 의 하단 표면에서 밀링되고 채널 CH2의 나머지 부분은 냉각 플레이트 (1274) 의 상단 표면 내에서 밀링된다. 채널 CH1 및 채널 CH2 각각은 U-형상이다.
더욱이, O-링 (1276A) 이 컨테이너 (1272) 의 하단 표면에 부착되고 또 다른 O-링 (1276B) 이 냉각 플레이트 (1274) 상단 표면에 부착된다. 컨테이너 (1272) 및 냉각 플레이트 (1274) 는 채널들 (CH1 및 CH2) 내에 냉각 액체가 시일링 (sealed) 되도록 O-링 (1276A) 및 O-링 (1276B) 이 시일을 형성하도록 서로 콘택트하게 된다. 냉각 액체는 전력공급된 컴포넌트들, 예컨대 하프-브리지 회로 (318) (도 3a, 도 3b, 및 도 3d), 또는 H 브리지 회로 (1172) (도 11c), 또는 트리 (1101) (도 11a) 또는 트리 (1156) (도 11b) 를 냉각하도록 사용된다.
일부 실시예들에서, 채널 CH1 및 채널 CH2 각각은 U-형상과 상이한 형상이다. 다양한 실시예들에서, 임의의 수의 채널들이 컨테이너 (1272) 및 냉각 플레이트 (1274) 내에서 밀링된다. 예를 들어, 채널 CH1 및 채널 CH2 각각이 U-형상인 대신, 컨테이너 (1272) 및 냉각 플레이트 (1274) 내에 형성된 4 개의 선형 채널들이 있다.
도 13은 냉각 플레이트 (1300) 의 일 실시예의 등측도이다. 냉각 플레이트 (1300) 는 냉각 플레이트 (1204) (도 12a), 냉각 플레이트 (1212) (도 12ba 및 도 12bb), 냉각 플레이트 (1226) (도 12c 및 도 12d), 및 냉각 플레이트 (1252) (도 12f) 중 임의의 냉각 프레이트의 일 예이다. 냉각 플레이트 (1300) 는 냉각 채널 (1304A), 예컨대 파이프, 및 또 다른 냉각 채널 (1304B) 을 포함한다. 냉각 채널 (1304A) 및 냉각 채널 (1304B) 각각은 냉각 액체를 수용하기 위한 유입구 및 냉각 액체의 진출을 위한 유출구를 갖는다. 냉각 채널 (1304A) 및 냉각 채널 (1304B) 은 냉각 플레이트 (1300) 의 바디 (1302), 예컨대 금속 플레이트 내에 임베딩된다.
일부 실시예들에서, 파이프 대신, 냉각 액체의 통과를 위해 냉각 플레이트 (1300) 내에 하나 이상의 채널들을 형성하기 위해 홀들이 바디 (1302) 내로 드릴링된다.
다양한 실시예들에서, 스마트 냉각 플레이트가 사용된다. 예를 들어, 본 명세서에 기술된, 냉각 플레이트가 열전대 (thermocouple) 에 커플링된다. 열전대는 또한 제어기 (302) (도 3a, 도 3b, 및 도 3d) 에 커플링된다. 열전대로부터 신호들은 제어기 (302) 로 전송된다. 제어기 (302) 는 열전대로부터 수신된 신호들로부터 냉각 플레이트의 온도를 결정한다. 더욱이, 제어기 (302) 는 스마트 냉각 플레이트의 온도를 더 제어하도록 냉각 플레이트의 하나 이상의 채널들 내로 그리고 이로부터 냉각 액체의 플로우를 제어하기 위해 스마트 냉각 플레이트에 커플링되는 구동기에 커플링된다. 스마트 냉각 플레이트의 온도의 제어는 스마트 냉각 플레이트에 근접, 예컨대 인접하거나 짧은 거리 이격되어 배치되는 하프-브리지 회로의 온도를 제어하도록 사용된다. 이러한 스마트 냉각 플레이트의 온도의 제어는 본 명세서에 기술된 스마트 냉각 플레이트의 부식 기회 및 하프-브리지 회로의 부식 기회를 더 감소시키기 위해 응결 기회를 감소시킨다.
도 14a는 매칭리스 플라즈마 소스 (102) 를 갖는 ICP 챔버 (1402) 의 사용을 예시하기 위한 시스템 (1400) 의 일 실시예의 도면이다. 챔버 (1402) 는 TCP 코일 (1404), 유전체 윈도우 (1410), 및 챔버 (1402) 의 진공 인클로저를 포함한다. 유전체 윈도우 (1410) 는 진공 인클로저의 상단부에 있다. TCP 코일 (1404) 은 유전체 윈도우 (1410) 위에 위치된다.
TCP 코일 (1404) 은 일 단부에서 매칭리스 플라즈마 소스 (102) 에 커플링되고 반대편 단부에서 접지 전위에 또는 커패시터에 커플링된다. 반대편 단부에서 커패시터는 접지 전위에 커플링된다. 진공 인클로저는 정전 척 또는 하부 전극과 같은, 기판 홀더 (1412) 를 더 포함한다. 기판 홀더 (1412) 는 RF 매칭부 (1406) 를 통해 RF 생성기 (1408) 에 커플링된다. 본 명세서에 사용된 바와 같은, RF 매칭부는 도 19를 참조하여 이하에 더 기술된다. 본 명세서에 사용된 바와 같은, RF 생성기는 사인파 신호를 생성하는 오실레이터인 RF 전력 공급부를 포함한다. 이는 구형파 신호를 생성하는 신호 생성기 (306) (도 3a, 도 3b, 및 도 3d) 와 비교된다. RF 매칭부 (1406) 는 RF 케이블 (1409) 을 통해 RF 생성기 (1408) 에 커플링된다.
매칭리스 플라즈마 소스 (102) 는 TCP 코일 (1404) 에 성형된 사인 파형을 공급한다. 더욱이, RF 생성기 (1408) 는 RF 매칭부 (1406) 로 공급되는, RF 신호, 예컨대 사인파 신호를 생성한다. RF 매칭부 (1406) 는 수정된 RF 신호를 생성하기 위해 RF 매칭부 (1406) 의 출력에 커플링된 부하, 예컨대 기판 홀더 (1412) 및 플라즈마 챔버 (1402) 내 플라즈마의 임피던스를 RF 매칭부 (1406) 의 입력에 커플링된 소스, 예컨대 RF 생성기 (1408) 및 RF 케이블 (1409) 의 임피던스에 매칭한다. 기판 홀더 (1412) 와 유전체 윈도우 (1410) 사이의 갭으로 하나 이상의 프로세스 가스들을 공급하는 것에 더하여, 성형된 사인 파형이 TCP 코일 (1404) 에 공급되고 수정된 RF 신호가 기판 홀더 (1412) 에 커플링될 때, 플라즈마 챔버 (1402) 내에 배치된 기판 (108) 을 프로세싱하기 위해 진공 인클로저 내에서 플라즈마가 점화되고 지속된다. 프로세스 가스들의 예들은 산소 함유 가스들, 질소 함유 가스들, 및 불소 함유 가스들을 포함한다.
도 14b는 내부에서 매칭리스 플라즈마 소스 (102) 가 기판 홀더 (1412) 에 커플링되고 TCP 코일 (1404) 이 RF 매칭부 (1406) 를 통해 RF 생성기 (1408) 에 커플링되는, ICP 챔버 (1402) 의 사용을 예시하기 위한 시스템 (1403) 의 일 실시예의 도면이다. 매칭리스 플라즈마 소스 (102) 는 상부에 프로세싱을 위해 기판 (108) 이 배치되는 기판 홀더 (1412) 로 접속부 (110) 를 통해 커플링된다. 더욱이, RF 생성기 (1408) 는 RF 케이블 (1409) 및 RF 매칭부 (1406) 를 통해 TCP 코일 (1404) 에 커플링된다. 플라즈마 챔버 (1402) 내에서 플라즈마를 스트라이킹하거나 지속하기 위해 기판 홀더 (1412) 와 유전체 윈도우 (1410) 사이의 갭으로 하나 이상의 프로세스 가스들을 공급하는 것에 더하여 수정된 RF 신호는 RF 매칭부 (1406) 로부터 TCP RF 코일 (1404) 에 공급되고 성형된 사인 파형은 매칭리스 플라즈마 소스 (102) 로부터 기판 홀더 (1412) 로 공급된다.
도 14c는 내부에서 매칭리스 플라즈마 소스 (102) 가 기판 홀더 (1412) 에 커플링되고 또 다른 매칭리스 플라즈마 소스 (102) 가 TCP 코일 (1404) 에 커플링되는, ICP 챔버 (1402) 의 또 다른 사용을 예시하기 위한 시스템 (1405) 의 일 실시예의 도면이다. 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 TCP 코일 (1404) 에 공급하고 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 기판 홀더 (1412) 에 공급한다. TCP 코일 (1404) 및 기판 홀더 (1412) 에 성형된 사인 파형들을 공급하는 것에 더하여 하나 이상의 프로세스 가스들이 기판 홀더 (1412) 와 유전체 윈도우 (1410) 사이의 갭에 공급될 때, 플라즈마는 플라즈마 챔버 (1402) 내에서 생성되고 유지된다.
일부 실시예들에서, TCP 코일 (1404) 에 커플링되는 매칭리스 플라즈마 소스 (102) 는 기판 홀더 (1412) 에 커플링되는 매칭리스 플라즈마 소스 (102) 의 트랜지스터들의 수와 비교하여 상이한 수의 증폭 회로 또는 트리의 트랜지스터들을 갖는다는 것을 주의해야 한다. 예를 들어 TCP 코일 (1404) 에 커플링된 매칭리스 플라즈마 소스 (102) 내 하프-브리지 회로들의 수는 기판 홀더 (1412) 에 커플링된 매칭리스 플라즈마 소스 (102) 내 하프-브리지 회로들의 수와 상이하다.
다양한 실시예들에서, TCP 코일 (1404) 에 커플링되는 매칭리스 플라즈마 소스 (102) 의 동작 주파수는 기판 홀더 (1412) 에 커플링되는 매칭리스 플라즈마 소스 (102) 의 동작 주파수와 상이하다.
일부 실시예들에서, TCP 코일 (1404) 에 커플링되는 매칭리스 플라즈마 소스 (102) 의 동작 주파수는 기판 홀더 (1412) 에 커플링되는 매칭리스 플라즈마 소스 (102) 의 동작 주파수와 동일하다.
시스템 (1400) (도 14a), 시스템 (1403) (도 14b), 또는 시스템 (1405) 중 임의의 시스템이 기판 (108) 의 프로세싱, 기판 상의 전도체 에칭을 수행하도록 사용된다는 것을 더 주의해야 한다.
도 14d는 Faraday 차폐부 (1422) 로의 매칭리스 플라즈마 소스 (102) 의 커플링을 예시하는 시스템 (1420) 의 일 실시예의 도면이다. 시스템 (1420) 은 ICP 플라즈마 챔버 (1424) 를 포함한다. 플라즈마 챔버 (1424) 는 TCP 코일 (1404), 유전체 윈도우 (1410), Faraday 차폐부 (1422), 및 진공 챔버를 포함한다. Faraday 차폐부 (1422) 는 유전체 윈도우 (1410) 아래에 있다. 매칭리스 플라즈마 소스 (102) 는 플라즈마 챔버 (1424) 내에서 수행된 프로세스의 나머지 재료들의 유전체 윈도우 (1410) 상 증착 기회를 감소시키도록 Faraday 차폐부 (1422) 로 성형된 사인 파형을 공급하기 위해 Faraday 차폐부 (1422) 에 커플링된다. 그 결과, 플라즈마 챔버 (1424) 의 벽들은 부식으로부터 보호된다.
일부 실시예들에서, Faraday 차폐부 (1422) 는 TCP 코일 (1404) 과 유전체 윈도우 (1410) 사이에 위치된다.
도 14e는 TCP 코일 (1432A) 및 또 다른 TCP 코일 (1432B) 의 멀티플렉싱을 예시하기 위한 시스템 (1430) 의 일 실시예의 도면이다. 시스템 (1430) 은 ICP 챔버 (1434) 를 포함한다. ICP 챔버 (1434) 는 기판 홀더 (1412), 유전체 윈도우 (1410), 및 TCP 코일들 (1432A 및 1432B) 을 포함한다.
TCP 코일 (1432A) 은 매칭리스 전력 소스 (102) 에 커플링되고 TCP 코일 (1432B) 은 또 다른 매칭리스 전력 소스 (102) 에 커플링된다. 시스템 (1430) 은 매칭리스 전력 소스 (102) 및 다른 매칭리스 전력 소스 (102) 에 커플링되는 제어기 (1436) 를 더 포함한다.
매칭리스 전력 소스 (102) 및 다른 매칭리스 전력 소스 (102) 는 서로에 대해 멀티플렉싱된다. 예를 들어, 제어기 (1436) 가 TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 를 턴온하기 위한 신호를 전송하는 시간 인터벌 동안 또는 전송할 때, 제어기 (1436) 는 TCP 코일 (1432B) 에 커플링된 매칭리스 전력 소스 (102) 를 턴오프하기 위한 신호를 전송한다. 유사하게, 제어기 (1436) 가 TCP 코일 (1432B) 에 커플링된 매칭리스 전력 소스 (102) 를 턴온하기 위한 신호를 전송하는 시간 인터벌 동안 또는 전송할 때, 제어기 (1436) 는 TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 를 턴오프하기 위한 신호를 전송한다.
이와 같이, TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 가 TCP 코일 (1432A) 로 전력을 제공할 때, TCP 코일 (1432B) 에 커플링된 매칭리스 전력 소스 (102) 는 TCP 코일 (1432B) 에 전력을 제공하지 않는다. 유사하게, TCP 코일 (1432B) 에 커플링된 매칭리스 전력 소스 (102) 가 TCP 코일 (1432B) 로 전력을 제공할 때, TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 는 TCP 코일 (1432A) 에 전력을 제공하지 않는다. 예를 들어, 전력이 매칭리스 전력 소스 (102) 로부터 TCP 코일 (1432A) 로 제공되는 시간 기간 동안, 다른 매칭리스 전력 소스 (102) 가 TCP 코일 (1432B) 로 전력을 제공하지 않는다. 유사하게, 전력이 매칭리스 전력 소스 (102) 로부터 TCP 코일 (1432B) 로 제공되는 시간 기간 동안 동안, 다른 매칭리스 전력 소스 (102) 가 TCP 코일 (1432A) 로 전력을 제공하지 않는다.
일부 실시예들에서, TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 및 다른 TCP 코일 (1432B) 에 커플링된 다른 매칭리스 전력 소스 (102) 가 멀티플렉싱되는 멀티플렉싱 동작을 수행하는 대신, 매칭리스 전력 소스들 모두가 동시에 동작된다. 예를 들어, TCP 코일 (1432A) 에 커플링된 매칭리스 전력 소스 (102) 가 TCP 코일 (1432A) 로 전력을 제공할 때, TCP 코일 (1432B) 에 커플링된 매칭리스 전력 소스 (102) 는 또한 TCP 코일 (1432B) 로 전력을 제공한다. 예시를 위해, 전력이 매칭리스 전력 소스 (102) 로부터 TCP 코일 (1432A) 로 제공되는 시간 기간 동안, 다른 매칭리스 전력 소스 (102) 가 또한 TCP 코일 (1432B) 로 전력을 제공한다.
도 15a는 CCP 챔버 (1502) 와 함께 매칭리스 플라즈마 소스 (102) 의 사용을 예시하기 위한 시스템 (1500) 의 일 실시예의 도면이다. 시스템 (1500) 은 CCP 챔버 (1502) 및 매칭리스 플라즈마 소스 (102) 를 포함한다. CCP 챔버 (1502) 는 기판 홀더 (1412), 예컨대 정전 척을 포함하고, 그리고 기판 홀더 (1412) 와 대면하는, 상부 전극 (1504) 을 더 포함한다. 기판 홀더 (1412) 는 RF 매칭부 (1406) 를 통해 RF 생성기 (1408) 에 커플링된다. 매칭리스 플라즈마 소스 (102) 는 플라즈마 챔버 (1502) 내에서 플라즈마를 생성하거나 유지하기 위해 접속부 (110) 를 통해 상부 전극 (1504) 으로 성형된 사인 파형을 공급한다. 이에 더하여, 수정된 RF 신호는 RF 매칭부 (1406) 로부터 기판 홀더 (1412) 로 공급된다. 더욱이, 성형된 사인 파형에 더하여 하나 이상의 프로세스 가스들이 기판 홀더 (1412) 와 상부 전극 (1504) 사이의 갭에 공급될 때, 기판 홀더 (1412) 의 상단부 상에 배치되는, 플라즈마가 기판 (108) 을 프로세싱하기 위해 CCP 챔버 (1502) 내에서 생성되거나 유지된다.
일부 실시예들에서, 기판 홀더 (1412) 가 접지 전위에 커플링되는 대신, 기판 홀더 (1412) 는 RF 매칭부를 통해 RF 생성기에 커플링된다. RF 생성기는 RF 매칭부로 제공되는 RF 신호를 생성한다. RF 매칭부는 수정된 RF 신호를 생성하기 위해 RF 신호를 수정한다. 수정된 RF 신호는 플라즈마 챔버 (1502) 내에서 플라즈마를 생성하거나 유지하기 위해 기판 홀더 (1412) 로 공급된다.
다양한 실시예들에서, RF 생성기에 커플링되는 대신, 기판 홀더 (1412) 는 접지 전위에 커플링된다.
도 15b는 내부에서 매칭리스 플라즈마 소스 (102) 가 기판 홀더 (1412) 에 커플링되는 CCP 챔버 (1502) 와 함께 매칭리스 플라즈마 소스 (102) 의 사용을 예시하기 위한 시스템 (1510) 의 일 실시예의 도면이다. 더욱이, 상부 전극 (1504) 은 접지 전위에 커플링된다. 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 접속부 (110) 를 통해 기판 홀더 (1412) 로 공급한다. 더욱이, 성형된 사인 파형의 기판 홀더 (1412) 로의 공급에 더하여 하나 이상의 프로세스 가스들이 기판 홀더 (1412) 와 상부 전극 (1504) 사이의 갭에 공급될 때, 플라즈마는 CCP 챔버 (1502) 내에서 생성되거나 유지된다. 플라즈마는 기판 홀더 (1412) 의 상단부 상에 배치되는 기판 (108) 을 프로세싱하도록 생성되거나 유지된다.
일부 실시예들에서, 상부 전극 (1504) 이 접지 전위에 커플링되는 대신, 상부 전극 (1504) 은 RF 매칭부를 통해 RF 생성기에 커플링된다. RF 생성기는 RF 매칭부로 제공되는 RF 신호를 생성한다. RF 매칭부는 수정된 RF 신호를 생성하기 위해 RF 신호를 수정한다. 수정된 RF 신호는 플라즈마 챔버 (1502) 내에서 플라즈마를 생성하거나 유지하도록 상부 전극 (1504) 으로 공급된다.
도 15c는 내부에서 매칭리스 플라즈마 소스 (102) 가 기판 홀더 (1412) 에 커플링되고 또 다른 매칭리스 플라즈마 소스 (102) 가 상부 전극 (1504) 에 커플링되는 CCP 챔버 (1502) 와 함께 매칭리스 플라즈마 소스 (102) 의 사용을 예시하기 위한 시스템 (1520) 의 일 실시예의 도면이다. 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 접속부 (110) 를 통해 기판 홀더 (1412) 로 공급하고 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 접속부 (110) 를 통해 상부 전극 (1504) 으로 공급한다. 더욱이, 기판 홀더 (1412) 및 상부 전극 (1504) 로 성형된 사인 파형들의 공급에 더하여 하나 이상의 프로세스 가스들이 기판 홀더 (1412) 와 상부 전극 (1504) 사이의 갭으로 공급될 때, 플라즈마는 CCP 챔버 (1502) 내에서 생성되거나 유지된다. 플라즈마는 기판 홀더 (1412) 의 상단부 상에 배치되는, 기판 (108) 을 프로세싱하기 위해 생성되거나 유지된단.
시스템 (1500) (도 15a), 시스템 (1510) (도 15b), 또는 시스템 (1520) 중 임의의 시스템이 기판 (108) 을 프로세스, 예컨대 기판 상의 유전체 에칭 동작을 수행하도록 사용된다는 것을 주의해야 한다.
도 15d는 CCP 챔버 (1502) 의 기판 홀더 (1412) 로 매칭리스 전력 소스 (102) 및 RF 생성기들 (1408 및 1534) 의 커플링을 예시하기 위한 시스템 (1530) 의 일 실시예의 도면이다. 예로서, 매칭리스 전력 소스 (102) 의 동작 주파수는 RF 전력 생성기 (1408) 의 동작 주파수와 상이하고, RF 전력 생성기 (1408) 의 동작 주파수는 RF 전력 생성기 (1534) 의 동작 주파수와 상이하다. 예시를 위해, 매칭리스 전력 소스 (102) 의 동작 주파수는 400 ㎑이고, RF 전력 생성기 (1408) 의 동작 주파수는 2 ㎒ 또는 13.56 ㎒ 또는 27 ㎒이고, 그리고 RF 전력 생성기 (1534) 의 동작 주파수는 60 ㎒이다. RF 전력 생성기들 (1408 및 1534) 각각은 기판 홀더 (1412) 로 RF 전력의 공급을 위한 사인 파형을 생성하는 오실레이터를 포함한다. RF 전력 생성기들 (1408 및 1534) 중 어느 것도 신호 생성기 (306) (도 3a, 도 3b, 및 도 3d) 를 갖지 않는다.
매칭리스 전력 소스 (102) 는 성형된 사인 파형을 기판 홀더 (1412) 로 제공한다. 이에 더하여, RF 전력 생성기들 (1408 및 1534) 은 기판 (108) 을 프로세싱하기 위해 기판 홀더 (1412) 로 RF 전력을 제공한다.
도 15e는 CCP 챔버 (1502) 의 상부 전극 (1504) 으로 매칭리스 전력 소스 (102) 및 RF 전력 생성기들 (1408 및 1534) 의 커플링을 예시하기 위한 시스템 (1540) 의 일 실시예의 도면이다. 매칭리스 전력 소스 (102) 는 성형된 사인 파형을 상부 전극 (1504) 에 제공한다. 이에 더하여, RF 전력 생성기들 (1408 및 1534) 은 기판 (108) 을 프로세싱하기 위해 상부 전극 (1504) 으로 RF 전력을 제공한다.
도 15f는 CCP 챔버 (1502) 의 기판 홀더 (1412) 로 매칭리스 전력 소스 (102) 및 RF 전력 생성기들 (1408 및 1534) 의 커플링을 예시하고, 또한 CCP 챔버 (1502) 의 상부 전극 (1504) 으로 매칭리스 전력 소스 (102) 및 RF 전력 생성기들 (1408 및 1534) 의 커플링을 예시하기 위한 시스템 (1550) 의 일 실시예의 도면이다. 매칭리스 전력 소스 (102) 는 성형된 사인 파형을 상부 전극 (1504) 으로 제공한다. 또한, 또 다른 매칭리스 전력 소스 (102) 는 10에서 성형된 사인 파형을 기판 홀더 (1412) 로 제공한다. 이에 더하여, RF 전력 생성기들 (1408 및 1534) 은 RF 전력을 상부 전극 (1504) 에 제공하고 또 다른 세트의 RF 전력 생성기들 (1408 및 1534) 은 RF 전력을 기판 (108) 을 프로세싱하도록 기판 홀더 (1412) 로 제공한다.
일부 실시예들에서, 기판 홀더 (1412) 는 각각이 매칭리스 플라즈마 소스 (102) 인, 복수의 매칭리스 플라즈마 소스들에 커플링된다. 매칭리스 플라즈마 소스들 각각은 상이한 동작 주파수를 갖는다. 예를 들어, 매칭리스 플라즈마 소스들 중 제 1 소스는 400 ㎑ 또는 2 ㎒의 동작 주파수를 갖는다. 매칭리스 플라즈마 소스들 중 제 2 소스는 27 ㎒의 동작 주파수를 갖고 매칭리스 플라즈마 소스들 중 제 3 소스는 60 ㎒의 동작 주파수를 갖는다.
다양한 실시예들에서, 상부 전극 (1504) 은 각각이 매칭리스 플라즈마 소스 (102) 인, 복수의 매칭리스 플라즈마 소스들에 커플링된다. 매칭리스 플라즈마 소스들 각각은 상기 기술된 바와 같이 상이한 동작 주파수를 갖는다.
일부 실시예들에서, 상부 전극 (1504) 은 각각이 매칭리스 플라즈마 소스 (102) 인, 복수의 매칭리스 플라즈마 소스들에 커플링된다. 더욱이, 기판 홀더 (1412) 는 각각이 매칭리스 플라즈마 소스 (102) 인, 복수의 매칭리스 플라즈마 소스들에 커플링된다. 기판 홀더 (1412) 에 커플링된 매칭리스 플라즈마 소스들 각각은 상기 기술된 바와 같이 상이한 동작 주파수를 갖는다. 유사하게, 상부 전극 (1504) 에 커플링된 매칭리스 플라즈마 소스들 각각은 상기 기술된 바와 같이 상이한 동작 주파수를 갖는다.
도 16a는 매칭리스 플라즈마 소스 (102) 에 커플링되는 샤워헤드 (1604) 를 갖는 플라즈마 챔버 (1602) 를 예시하기 위한 시스템 (1600) 의 일 실시예의 도면이다. 시스템 (1600) 은 플라즈마 챔버 (1602) 및 매칭리스 플라즈마 소스 (102) 를 포함한다. 플라즈마 챔버 (1602) 는 샤워헤드 (1604) 및 접지 전위에 커플링되는, 기판 홀더 (1412) 를 갖는다. 샤워헤드 (1604) 는 프로세스 기판 (108) 을 프로세싱하기 위해 샤워헤드 (1604) 와 기판 홀더 (1412) 사이의 갭으로 프로세스 재료들, 예컨대 프로세스 가스들 또는 또는 액체 재료들, 예컨대 금속성 재료들의 통과를 허용하기 위한 복수의 개구부들을 갖는다. 예를 들어, 샤워헤드 (1604) 는 기판 (108) 상에서 ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 를 수행하도록 사용된다. 샤워헤드 (1604) 내 상부 전극으로 성형된 사인 파형의 공급에 더하여 하나 이상의 프로세스 재료들이 기판 홀더 (1412) 와 샤워헤드 (1604) 사이의 갭으로 공급될 때, 플라즈마는 플라즈마 챔버 (1602) 내에서 생성되거나 유지된다. 플라즈마는 기판 홀더 (1412) 의 상단부 상에 배치되는 기판 (108) 을 프로세싱하도록 생성되거나 유지된다.
일부 실시예들에서, 플라즈마 챔버 (1602) 의 기판 홀더 (1412) 가 접지 전위에 커플링되는 대신, 기판 홀더 (1412) 는 RF 매칭부를 통해 RF 생성기에 커플링된다. RF 생성기는 RF 매칭부로 제공되는 RF 신호를 생성한다. RF 매칭부는 수정된 RF 신호를 생성하도록 RF 신호를 수정한다. 수정된 RF 신호는 플라즈마 챔버 (1602) 내에서 플라즈마를 생성하거나 유지하도록 플라즈마 챔버 (1602) 내의 기판 홀더 (1412) 로 공급된다.
도 16b는 샤워헤드 (1604) 대신 기판 홀더 (1412) 로의 매칭리스 플라즈마 소스 (102) 의 커플링을 예시하기 위한 시스템 (1610) 의 일 실시예의 도면이다. 시스템 (1610) 은 플라즈마 챔버 (1602) 를 포함한다. 매칭리스 플라즈마 소스 (102) 는 접속부 (110) 를 통해 기판 홀더 (1412) 에 커플링되고 샤워헤드 (1604) 는 접지 전위에 커플링된다. 기판 홀더 (1412) 로 성형된 사인 파형의 공급에 더하여 하나 이상의 프로세스 재료들이 기판 홀더 (1412) 와 샤워헤드 (1604) 사이 갭으로 공급될 때, 플라즈마가 플라즈마 챔버 (1602) 내에서 생성되거나 유지된다. 플라즈마는 기판 홀더 (1412) 의 상단부 상에 배치되는, 기판 (108) 을 프로세싱하도록 생성되거나 유지된다.
일부 실시예들에서, 샤워헤드 (1604) 내 상부 전극이 접지 전위에 커플링되는 대신, 상부 전극은 RF 매칭부를 통해 RF 생성기에 커플링된다. RF 생성기는 RF 매칭부로 제공되는 RF 신호를 생성한다. RF 매칭부는 수정된 RF 신호를 생성하도록 RF 신호를 수정한다. 수정된 RF 신호는 플라즈마 챔버 (1602) 내에서 플라즈마를 생성하거나 유지하도록 샤워헤드 (1604) 내 상부 전극에 공급된다.
도 16c는 기판 홀더 (1412) 로 매칭리스 플라즈마 소스 (102) 의 커플링 및 샤워헤드 (1604) 로 또 다른 매칭리스 플라즈마 소스 (102) 의 커플링을 예시하기 위한 시스템 (1620) 의 일 실시예의 도면이다. 시스템 (1620) 은 복수의 매칭리스 플라즈마 소스들 (102) 및 플라즈마 챔버 (1602) 를 포함한다. 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 접속부 (110) 를 통해 기판 홀더 (1412) 로 공급하고 매칭리스 플라즈마 소스 (102) 는 성형된 사인 파형을 접속부 (110) 을 통해 샤워헤드 (1604) 의 상부 전극으로 공급한다. 샤워헤드 (1604) 내 상부 전극 및 기판 홀더 (1412) 로 성형된 사인 파형들의 공급에 더하여 하나 이상의 프로세스 재료들이 기판 홀더 (1412) 및 샤워헤드 (1604) 사이의 갭에 공급될 때, 플라즈마가 플라즈마 챔버 (1602) 내에서 생성되거나 유지된다. 플라즈마는 기판 홀더 (1412) 의 상단부 상에 배치되는, 기판 (108) 을 프로세싱하기 위해 생성되거나 유지된다.
도 17a는 복수의 매칭리스 플라즈마 소스들, 예컨대 매칭리스 플라즈마 소스 (102) 의 복수의 마이크로소스들 (1704A, 1704B, 1704C, 및 1704D) 로의 커플링을 예시하기 위한 시스템 (1700) 의 일 실시예의 도면이다. 시스템 (1700) 은 복수의 매칭리스 플라즈마 소스들 및 플라즈마 챔버 (1703) 를 포함한다. 플라즈마 챔버 (1703) 는 복수의 마이크로소스들 (1704A 내지 1704D) 및 진공 챔버 (1702) 를 포함한다. 매칭리스 플라즈마 소스 (102) 는 마이크로소스 (1704A) 의 전극에 커플링되고 다른 매칭리스 플라즈마 소스 (102) 는 마이크로소스 (1704B) 의 전극에 커플링된다. 유사하게, 또 다른 매칭리스 플라즈마 소스 (102) 가 마이크로소스 (1704C) 의 전극에 커플링되고 또 다른 매칭리스 플라즈마 소스 (102) 가 마이크로소스 (1704D) 의 전극에 커플링된다. 마이크로소스 (1704A 내지 1704D) 각각은 인클로저 내에 플라즈마를 형성하기 위한 인클로저이다.
하나 이상의 프로세스 가스들 및 성형된 사인 파형이 마이크로소스 (1704A) 에 공급될 때, 플라즈마는 마이크로소스 (1704A) 에서 생성되고 마이크로소스 (1704A) 와 진공 챔버 (1702) 사이의 개구부로부터 진공 챔버 (1702) 로 제공된다. 더욱이, 하나 이상의 프로세스 가스들 및 성형된 사인 파형은 마이크로소스 (1704B) 에 공급되고, 플라즈마는 마이크로소스 (1704B) 내에서 생성되고 마이크로소스 (1704B) 와 진공 챔버 (1702) 사이의 개구부로부터 진공 챔버 (1702) 로 제공된다. 유사하게, 마이크로소스들 (1704C 및 1704D) 내에서 생성된 플라즈마가 진공 챔버 (1702) 로 공급된다.
진공 챔버 (1702) 는 상부에 기판 (108) 이 배치되는 기판 홀더 (1412) 를 포함한다. 마이크로소스들 (1704A 내지 1704D) 로부터 진공 챔버 (1702) 내로 들어가는 플라즈마가 기판 (108) 을 프로세싱하도록 사용된다.
도 17b은 RF 생성기 (1408) 및 매칭리스 플라즈마 소스 (102) 로 기판 홀더 (1412) 의 커플링을 예시하기 위한 시스템 (1710) 의 일 실시예의 도면이다. 시스템 (1710) 은 마이크로소스들 (1704A, 1704B, 1704C, 및 1704D) 및 플라즈마 챔버 (1703) 를 포함한다.
더욱이, 시스템 (1710) 에서, RF 생성기 (1408) 는 기판 홀더 (1412) 에 커플링되고 매칭리스 전력 소스 (102) 는 기판 홀더 (1412) 에 커플링된다. 기판 홀더 (1412) 에 커플링되는 매칭리스 전력 소스 (102) 의 동작 주파수는 RF 생성기 (1408) 의 동작 주파수와 상이하다. 예를 들어, 기판 홀더 (1412) 에 커플링된 매칭리스 전력 소스 (102) 가 400 ㎑ 또는 2 ㎒의 주파수에서 동작할 때, RF 생성기 (1408) 는 13.56 ㎒ 또는 27 ㎒ 또는 60 ㎒의 주파수에서 동작한다. 또 다른 예로서, 기판 홀더 (1412) 에 커플링된 매칭리스 전력 소스 (102) 가 13.56 ㎒ 또는 27 ㎒ 또는 60 ㎒의 주파수에서 동작할 때, RF 생성기 (1408) 는 400 ㎑ 또는 2 ㎒의 주파수에서 동작한다. 매칭리스 전력 소스 (102) 는 증폭된 구형 파형을 기판 홀더 (1412) 로 공급하고 RF 생성기 (1408) 는 플라즈마 챔버 (1703) 내에서 기판 (108) 을 프로세싱하도록 기판 홀더 (1412) 에 RF 전력을 공급한다.
도 17c는 매칭리스 플라즈마 소스 (102) 로부터 척 (1722) 내 그리드들 (1726A 및 1726B) 로 RF 전력을 제공하고 RF 생성기 (1408) 로부터 척 (1722) 의 캐소드로 RF 전력을 제공하는 것을 예시하기 위한 시스템 (1720) 의 일 실시예의 도면이다. 시스템 (1720) 은 플라즈마 챔버 (1730), RF 생성기 (1408), 매칭리스 플라즈마 소스 (102), 또 다른 RF 생성기 (1408), 및 또 다른 매칭리스 플라즈마 소스 (102) 를 포함한다. 플라즈마 챔버 (1730) 는 내측 TCP 코일 (1724A) 및 외측 TCP 코일 (1724B) 을 포함한다. 더욱이, 플라즈마 챔버 (1730) 는 정전 척과 같은, 척 (1722) 을 포함한다.
RF 생성기 (1408) 는 내측 TCP 코일 (1724A) 에 커플링되고 매칭리스 플라즈마 소스는 외측 TCP 코일 (1724B) 에 커플링된다. 더욱이, 매칭리스 전력 소스 (102) 는 척 (1722) 그리드 (1726A) 에 커플링되고 다른 매칭리스 전력 소스 (102) 는 그리드 (1726B) 에 커플링된다. 다른 RF 생성기 (1408) 는 척 (1722) 의 캐소드에 커플링된다.
RF 생성기 (1408) 는 RF 전력을 내측 TCP 코일 (1724A) 로 제공한다. 더욱이, 외측 TCP 코일 (1724B) 에 커플링된 매칭리스 플라즈마 소스 (102) 가 증폭된 구형 파형을 외측 TCP 코일 (1724B) 로 공급한다. 게다가, 그리드 (1726A) 에 커플링된 매칭리스 전력 소스 (102) 가 증폭된 구형 파형을 그리드 (1726A) 에 공급한다. 이에 더하여, 그리드 (1726B) 에 공급된 매칭리스 전력 소스 (102) 가 증폭된 구형 파형을 그리드 (1726B) 에 공급한다. 이에 더하여, 캐소드에 커플링된 RF 생성기 (1408) 는 기판 (108) 을 프로세싱하기 위해 캐소드로 RF 전력을 제공한다.
도 18은 매칭리스 플라즈마 (102) 를 하우징하도록 사용되는 인클로저 (1802) 를 예시하기 위한 시스템 (1800) 의 일 실시예의 도면이다. 시스템 (1800) 은 인클로저 (1802) 및 플라즈마 챔버 (1803) 를 포함한다. 플라즈마 챔버 (1803) 의 예들은 플라즈마 챔버 (104) (도 1), ICP 챔버 (1402) (도 14a 내지 도 14c), ICP 챔버 (1424) (도 14b), CCP 챔버 (1502) (도 15a 내지 도 15c), 및 플라즈마 챔버 (1602) (도 16a 내지 도 16c) 및 도 17a에 예시된 플라즈마 챔버 (1703) 를 포함한다. 예를 들어, 인클로저 (1802) 는 CPU 하우징의 사이즈 또는 슈박스의 사이즈와 유사한 사이즈를 갖는다.
더욱이, 시스템 (1800) 은 네트워크 (1810), 서버 (1812), 및 제어 단말 (1814) 을 포함한다. 인클로저 (1802) 는 인쇄 회로 기판 (1808) 을 인클로징하기 위한 컨테이너이다. 복수의 칩들 (1804A, 1804B, 및 1804C) 은 인쇄 회로 기판 (1808) 에 커플링된다. 칩 (1804A) 은 제어기 보드 (302) (도 3a, 도 3b, 및 도 3d) 를 갖는다. 더욱이, 칩 (1804B) 은 게이트 구동기, 예컨대 게이트 구동기 (311) (도 3a, 도 3b, 및 도 3d) 또는 게이트 구동기 회로 (1158) (도 11b), 또는 게이트 구동기들 (1152A 내지 1152D) (도 11c) 을 갖는다. 게다가, 칩 (1804C) 은 하프-브리지 FET 회로 (318) (도 3a, 도 3b, 및 도 3d), H 브리지 회로 (1172) (도 11c), 트리 (1101) (도 11a), 또는 트리 (1156) (도 11b) 를 갖는다.
네트워크 (1810) 의 일 예는 컴퓨터 네트워크, 예컨대 인터넷, 인트라넷, 또는 이들의 조합을 포함한다. 제어 단말 (1814) 의 예들은 컴퓨터, 예컨대 랩탑, 데스크탑, 태블릿, 또는 스마트 폰을 포함한다. 제어 단말 (1814) 은 복수의 인클로저들을 통해 복수의 플라즈마 챔버들을 제어하기 위해, 서버 (1812) 및 네트워크 (1810) 를 통해 복수의 인클로저들, 예컨대 인클로저 (1802) 에 접속된다.
인클로저 (1802) 의 사이즈는 RF 생성기의 하우징 및 RF 매칭부의 하우징의 사이즈와 비교하여 훨씬 작다는 것을 주의해야 한다. 인클로저 (1802) 의 사이즈의 감소는 비용 절감에 더하여 사용된 공간의 절감을 발생시킨다.
냉각 플레이트 (1806) 는 칩 (1804C) 으로 냉각을 제공한다. 냉각 플레이트 (1806) 는 칩 (1804C) 아래 또는 위에 위치된다. 예를 들어, 냉각 플레이트 (1806) 는 칩 (1804C) 으로 열적 페이스트를 통해 커플링된다.
일부 실시예들에서, 제어기 보드 (302) 및 게이트 구동기가 동일한 칩 상에 위치된다. 더욱이, 다양한 실시예들에서, 게이트 구동기 및 임의의 하프-브리지 FET 회로 (318), 트리 (1101), 및 트리 (1156) 가 동일한 칩 상에 위치된다. 게다가, 몇몇 실시예들에서 제어기 보드 (302) 및 임의의 하프-브리지 FET 회로 (318), 트리 (1101), 및 트리 (1156) 가 동일한 칩 상에 위치된다. 또한, 일부 실시예들에서, 제어기 보드 (302), 게이트 구동기, 및 임의의 하프-브리지 FET 회로 (318), 트리 (1101), 및 트리 (1156) 가 동일한 칩 상에 위치된다.
도 19는 RF 케이블 (1908) 및 RF 매칭부 (1906) 를 예시하기 위한 시스템 (1902) 의 일 실시예의 블록도이다. RF 케이블 (1908) 의 일 예는 동축 케이블이다. RF 매칭부 (1906) 의 일 예는 임피던스 매칭, 또는 임피던스 매칭 회로, 또는 임피던스 매칭 네트워크이다. RF 매칭부 (1906) 는 복수의 회로 엘리먼트들, 예컨대 인덕터들, 커패시터들, 레지스터들, 또는 이들의 조합을 갖는다. 시스템 (1902) 은 RF 생성기 (1904) 및 전극 (1912) 을 갖는 플라즈마 챔버 (1910) 를 더 포함한다.
RF 생성기 (1904) 는 사인파 형상인, RF 신호를 생성하는 RF 전력 공급부를 포함한다. 사인파 형상의 RF 신호는 RF 케이블 (1908) 을 통해 RF 매칭부 (1906) 로 공급된다. RF 매칭부 (1906) 는 수정된 RF 신호를 생성하기 위해, RF 매칭부 (1906) 의 출력에 커플링된 부하, 예컨대 플라즈마 챔버 (1910) 의 임피던스와 RF 매칭부 (1906) 의 입력에 커플링된 소스, 예컨대 RF 생성기 (1904) 및 RF 케이블 (1908) 의 임피던스를 매칭한다. 수정된 RF 신호는 전극 (1912) 에 공급된다. 시스템 (100) (도 1) 은 전력이 플라즈마 챔버 (104) 로부터 RF 매칭부 (1906) 및 RF 케이블 (1908) 을 통해 RF 소스 (102) (도 1) 로 반사될 기회를 감소시키기 위해 매칭리스 플라즈마 소스 (102) 와 플라즈마 챔버 (104) 사이에 RF 케이블 (1908) 및 RF 매칭부 (1906) 가 없다.
본 명세서에 기술된, 실시예들은 휴대용 하드웨어 유닛들, 마이크로프로세서 시스템들, 마이크로프로세서-기반 또는 프로그래밍가능 가전들, 미니컴퓨터들, 메인프레임 컴퓨터들 등을 포함하는, 다양한 컴퓨터 시스템 구성들로 실시될 수도 있다. 본 명세서에 기술된, 실시예들은 또한 컴퓨터 네트워크를 통해 링크된 리모트 프로세싱 하드웨어 유닛들에 의해 수행되는 분산 컴퓨팅 환경들에서 실시될 수 있다.
일부 실시예들에서, 제어기, 예를 들어 호스트 시스템, 등은 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 시스템은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 시스템은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그 동작을 제어하기 위한 전자장치에 통합된다. 전자장치들은 시스템의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세스 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램된다.
일반적으로 말하면, 다양한 실시예들에서, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC들 (Application Specific Integrated Circuits) 로서 규정되는 칩들, PLD들 (programmable logic devices), 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 전달되는 인스트럭션들이다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부이다.
제어기는 일부 실시예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합되는 컴퓨터에 커플링되거나 이의 일부이다. 예를 들어, 제어기는 웨이퍼 프로세싱을 위해 원격 액세스를 가능하게 하는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 제어기는 제조 동작들의 현 진행을 모니터링하기 위해 시스템으로의 원격 액세스를 인에이블하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사한다.
일부 실시예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함하는 컴퓨터 네트워크를 통해서 프로세스 레시피들을 시스템에 제공한다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함한다. 일부 예들에서, 제어기는 웨이퍼를 프로세싱하기 위한 설정들의 형태의 인스트럭션들을 수신한다. 이 설정들은 제어기가 제어하거나 인터페이싱하는 툴의 타입 및 웨이퍼 상에서 수행될 프로세스의 타입에 특정적이라는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예컨대 서로 네트워킹되어서 함께 본 명세서에 기술된 프로세스들을 충족하는 것과 같은, 공통 목적을 위해서 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산된다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 내의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들을 포함한다.
비한정적으로, 다양한 실시예들에서, 방법들이 적용되는 시스템은 플라즈마 에칭 챔버, 증착 챔버, 스핀-린스 챔버, 금속 도금 챔버, 세정 챔버, 베벨 에지 에칭 챔버, PVD (physical vapor deposition) 챔버, CVD (chemical vapor deposition) 챔버, ALD (atomic layer deposition) 챔버, ALE (atomic layer etch) 챔버, 이온 주입 챔버, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관되는 임의의 다른 반도체 프로세싱 챔버를 포함한다.
상기 기술된 동작들이 TCP (transformer coupled plasma) 반응기를 참조하여 기술되었지만, 일부 실시예들에서, 상기 기술된 동작들은 다른 타입들의 플라즈마 챔버들, 예를 들어, 전도체 툴들, 등에 적용된다는 것을 또한 주의한다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 동작에 따라서, 제어기는 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신한다.
상기 실시예들을 유념하여, 실시예들 중 일부는 컴퓨터 시스템들에 저장된 데이터를 수반하는 다양한 컴퓨터-구현된 동작들을 채용한다는 것이 이해되어야 한다. 이들 컴퓨터-구현된 동작들은 물리량들을 조작하는 것이다.
실시예들 중 일부는 또한 이들 동작들을 수행하기 위한 하드웨어 유닛 또는 장치와 관련된다. 장치는 특수 목적 컴퓨터로 특별히 구성된다. 특수 목적 컴퓨터로 규정될 때, 컴퓨터는 특수 목적의 일부가 아닌 다른 프로세싱, 프로그램 실행 또는 루틴들을 수행하지만, 여전히 특수 목적을 위해 동작할 수 있다.
일부 실시예들에서, 본 명세서에 기술된, 동작들은 선택적으로 활성화된 컴퓨터에 의해 수행되거나, 컴퓨터 메모리에 저장된 하나 이상의 컴퓨터 프로그램들에 의해 구성되거나, 컴퓨터 네트워크를 통해 획득된다. 데이터가 컴퓨터 네트워크를 통해 획득될 때, 데이터는 컴퓨터 네트워크 상의 다른 컴퓨터들, 예를 들어, 컴퓨팅 리소스들의 클라우드에 의해 프로세싱될 수도 있다.
본 명세서에 기술된 하나 이상의 실시예들은 또한 비일시적 컴퓨터-판독가능 매체 상의 컴퓨터-판독가능한 코드로서 제조될 수 있다. 비일시적 컴퓨터-판독가능 매체는, 나중에 컴퓨터 시스템에 의해 판독되는 데이터를 저장하는 임의의 하드웨어 저장 하드웨어 유닛, 예를 들어, 메모리 디바이스, 등이다. 비일시적 컴퓨터-판독가능 매체의 예들은 하드 드라이브들, NAS (network attached storage), ROM, RAM, CD-ROMs (compact disc-ROMs), CD-Rs (CD-recordables), CD-RWs (CD-rewritables), 자기 테이프들 및 다른 광학 데이터 저장 하드웨어 유닛 및 비광학 데이터 저장 하드웨어 유닛을 포함한다. 일부 실시예들에서, 비일시적 컴퓨터-판독가능 매체는 컴퓨터-판독가능 코드가 분산된 방식으로 저장 및 실행되도록 네트워크-커플링된 컴퓨터 시스템을 통해 분산된 컴퓨터-판독가능 유형의 매체를 포함한다.
상기 기술된 일부 방법 동작들이 특정한 순서로 제시되었지만, 다양한 실시예들에서, 다른 하우스키핑 동작들이 방법 동작들 사이에서 수행되거나, 방법 동작들은 약간 상이한 시간들에 발생하도록 조정되거나, 다양한 인터벌들로 방법 동작들의 발생을 허용하는 시스템 내에 분산되거나, 상기 기술된 것과 상이한 순서로 수행된다는 것이 이해되어야 한다.
일 실시예에서, 상기 기술된 임의의 실시예로부터 하나 이상의 피처들은 본 개시에 기술된 다양한 실시예들에서 기술된 범위로부터 벗어나지 않고 임의의 다른 실시예의 하나 이상의 피처들과 조합된다는 것을 또한 주의해야 한다.
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들은 첨부된 청구항들의 범위 내에서 실시될 수 있다는 것이 자명할 것이다. 이에 따라, 제시된 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 실시예들은 본 명세서에 주어진 상세들로 제한되지 않고, 첨부된 청구항들의 범위 내에서 등가물들로 수정될 수도 있다.
Claims (48)
- 기판을 프로세싱하기 위해 사용된 플라즈마 챔버의 전극에 RF (radio frequency) 전력을 제공하기 위한 매칭리스 (matchless) 플라즈마 소스에 있어서,
제어기;
상기 제어기에 의한 설정에 응답하여 동작 주파수의 입력 RF 신호를 제공하도록 구성된 신호 생성기;
상기 입력 RF 신호를 수신하도록 구성되고 복수의 구형파 신호들을 생성하는, 게이트 구동기;
상기 게이트 구동기로부터 상기 구형파 신호들을 수신하고 증폭된 구형 파형을 생성하도록 구성된 증폭 회로로서, 상기 증폭 회로는 상기 제어기와 인터페이싱되는 애자일 (agile) DC (direct current) 레일을 갖는, 상기 증폭 회로,
상기 제어기는 상기 증폭된 구형 파형으로 하여금 성형 전압 신호에 의해 규정된 성형된 인벨롭 (envelope) 내의 상기 증폭 회로로부터 출력되게 하도록 상기 애자일 DC 레일에 대한 전압 값들을 설정하도록 구성되고;
상기 증폭된 구형 파형으로부터 성형된 사인 파형을 추출하도록 구성된 반응 회로로서, 상기 성형된 사인 파형은 상기 성형 전압 신호에 의해 규정된 상기 성형된 인벨롭에 기초하여 출력되는, 상기 반응 회로; 및
상기 기판의 상기 프로세싱을 위해 플라즈마를 생성하기 위한 상기 성형된 사인 파형으로부터 RF 전력을 수신하도록 구성된 전극을 포함하는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 게이트 구동기로부터 수신된 상기 구형파 신호들 각각은 저 레벨과 고 레벨 사이의 상기 동작 주파수에서 펄싱하는 펄싱된 파형인, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 증폭 회로는 하프-브리지 트랜지스터 회로 또는 풀 브리지 H 회로이고, 상기 전극은 안테나인, 매칭리스 플라즈마 소스. - 제 3 항에 있어서,
상기 하프-브리지 트랜지스터 회로는 복수의 FET들 (field-effect transistors) 또는 복수의 IGBT들 (insulated-gate bipolar transistors) 을 포함하는, 매칭리스 플라즈마 소스. - 제 4 항에 있어서,
상기 FET들은 냉각 플레이트에 의해 냉각되는, 매칭리스 플라즈마 소스. - 제 4 항에 있어서,
상기 FET들은 푸시-풀 (push-pull) 구성으로 배열되고, 상기 푸시-풀 구성에서, 상기 FET들 중 제 1 FET는 상기 FET들 중 제 2 FET가 오프될 때 온되고, 상기 제 1 FET가 오프일 때 상기 제 2 FET는 온인, 매칭리스 플라즈마 소스. - 제 4 항에 있어서,
상기 FET들은 순간적인 터닝 오프 및 터닝 온 시 지연들을 감소시키도록 상기 FET들 각각의 상기 터닝 온 및 상기 터닝 오프를 가능하게 하는 레지스턴스를 갖는, 매칭리스 플라즈마 소스. - 제 7 항에 있어서,
상기 FET들 중 일 FET는 상기 FET들 중 또 다른 FET가 턴오프되는 시간 기간 동안 턴온되고, 상기 FET들 중 상기 다른 FET는 상기 FET들 중 상기 일 FET가 턴오프되는 시간 기간 동안 턴온되는, 매칭리스 플라즈마 소스. - 제 4 항에 있어서,
상기 FET들은 실리콘 카바이드 및 갈륨 나이트라이드 중 적어도 하나로부터 제조되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 증폭 회로는 트랜지스터들의 트리를 포함하고, 상기 트리는 목표된 전력 레벨을 달성하도록 사이즈가 결정되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 애자일 DC 레일은 DC 전압 소스를 갖고, 상기 증폭 회로는 복수의 FET들을 갖는 하프-브리지 트랜지스터 회로를 포함하고, 상기 애자일 DC 레일은 상기 FET들이 p-타입 또는 n-타입인지 여부에 따라, 상기 복수의 FET들의 소스 단자들 또는 드레인 단자들에 커플링되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 애자일 DC 레일은 상기 성형 전압 신호에 따라 상기 증폭된 구형 파형을 성형하도록 상기 전압 값들을 갖는 상기 성형 전압 신호를 생성하도록 구성되는 DC 전압 소스를 갖는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 증폭된 구형 파형은 상기 성형된 인벨롭을 갖도록 성형되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 성형된 인벨롭은 복수 상태 펄스-성형된 인벨롭, 또는 삼각형-성형된 인벨롭, 또는 연속-성형된 인벨롭, 또는 임의-형상의 (arbitrary-shaped) 인벨롭인, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 반응 회로는 상기 전극의 리액턴스, 또는 상기 플라즈마 챔버 내에서 형성될 때 상기 플라즈마의 리액턴스, 또는 상기 반응 회로를 상기 전극에 커플링하는 접속부의 리액턴스, 또는 이들의 조합을 감소시키도록 구성되는 리액턴스를 갖는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 반응 회로는 기본 파형을 생성하도록 상기 증폭된 구형 파형의 고차 고조파 (higher-order harmonics) 를 제거하기 위한 품질 계수를 갖는, 상기 성형된 사인 파형은 상기 성형된 인벨롭을 갖는 상기 기본 파형인, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 반응 회로와 상기 전극 간 접속은 RF 케이블 및 RF 매칭부가 없는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 증폭 회로의 상기 출력에서 복소 전압 및 복소 전류를 측정하도록 구성된 전압 및 전류 프로브를 더 포함하고, 상기 복소 전압과 복소 전류 위상 차, 상기 제어기는 상기 성형된 사인 파형의 전력을 제어하기 위해 상기 위상 차를 감소시키도록 상기 신호 생성기의 상기 동작 주파수를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 18 항에 있어서,
상기 DC 애자일 레일은 DC 전압 소스를 포함하고, 상기 제어기는 상기 성형된 사인 파형의 전압, 또는 상기 성형된 사인 파형의 전류, 또는 상기 성형된 사인 파형의 상기 전력을 제어하기 위해 상기 DC 전압 소스를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 증폭 회로의 상기 출력에서 복소 전압을 측정하도록 구성된 전압 프로브;
상기 반응 회로와 상기 전극 사이 접속부의 복소 전류를 측정하도록 구성된 전류 프로브를 더 포함하고,
상기 제어기는 상기 복소 전압과 상기 복소 전류 간 위상 차를 계산하도록 구성되고, 상기 제어기는 상기 성형된 사인 파형의 전력을 제어하도록 상기 위상 차를 감소시키기 위해 상기 신호 생성기의 상기 동작 주파수를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 20 항에 있어서,
DC 애자일 레일은 DC 전압 소스를 포함하고, 상기 제어기는 상기 성형된 사인 파형의 전압, 또는 상기 성형된 사인 파형의 전류, 또는 상기 성형된 사인 파형의 상기 전력을 제어하기 위해 상기 DC 전압 소스를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 전압 값들에 기초하여 임의 형상의 상기 성형된 인벨롭의 생성을 용이하게 하기 위해 성형 제어 신호를 생성하도록 구성된 임의 파형 생성기를 더 포함하고, 상기 성형 제어 신호는 상기 성형된 인벨롭에 따라 상기 증폭된 구형 파형을 성형하는, 매칭리스 플라즈마 소스. - 제 22 항에 있어서,
상기 임의 형상은 상기 성형된 인벨롭의 복수의 기울기들을 갖고, 상기 기울기들은 상기 제어기에 의해 결정되는 제어된 방식으로 일 상태로부터 또 다른 상태로 변화되는, 매칭리스 플라즈마 소스. - 제 1 항에 있어서,
상기 반응 회로는 상기 반응 회로의 커패시턴스, 또는 인덕턴스, 또는 이들의 조합을 조정함으로써 조정가능한 리액턴스를 갖는, 매칭리스 플라즈마 소스. - 기판을 프로세싱하기 위해 사용된 플라즈마 챔버의 전극으로 RF (radio frequency) 전력을 제공하기 위한 방법에 있어서,
신호 생성기에 의해, 제어기로부터 수신된 설정에 응답하여 동작 주파수의 입력 RF 신호를 생성하는 단계;
게이트 구동기에 의해, 상기 신호 생성기로부터 상기 입력 RF 신호의 수신시 복수의 구형파 신호들을 생성하는 단계;
증폭 회로에 의해, 상기 게이트 구동기로부터 상기 구형파 신호들의 수신시 증폭된 구형 파형을 생성하고 증폭된 구형 파형을 생성하는 단계로서, 상기 증폭 회로는 상기 제어기와 인터페이싱되는 애자일 DC (direct current) 레일을 갖는, 상기 증폭된 구형 파형을 생성하는 단계,
제어기에 의해, 상기 증폭된 구형 파형으로 하여금 성형 전압 신호에 의해 규정된 성형된 인벨롭 내의 상기 증폭 회로로부터 출력되게 하도록 상기 애자일 DC 레일에 대한 전압 값들을 설정하도록 인스트럭팅하는 단계 (instructing);
반응 회로에 의해, 상기 증폭된 구형 파형으로부터 성형된 사인 파형을 추출하는 단계로서, 상기 성형된 사인 파형은 상기 성형 전압 신호에 의해 규정된 상기 성형된 인벨롭에 기초하여 출력되는, 상기 증폭된 구형 파형을 생성하는 단계; 및
상기 반응 회로의 출력부와 상기 전극 사이의 접속을 통해 전극에 의해, 상기 기판의 상기 프로세싱을 위한 플라즈마를 생성하기 위해 상기 성형된 사인 파형을 수신하는 단계를 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 구형파 신호들 각각은 저 레벨과 고 레벨 사이의 상기 동작 주파수에서 펄싱하는 펄싱된 파형인, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 증폭 회로는 푸시-풀 구성으로 배열되는 복수의 FET들을 포함하고, 상기 방법은,
상기 FET들 중 제 1 FET를 상기 FET 중 제 2 FET가 오프될 때 턴온하는 단계, 및
상기 제 1 FET가 오프일 때 상기 제 2 FET를 턴온하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 27 항에 있어서,
상기 FET들은 상기 터닝 온 및 상기 터닝 오프 시 지연들을 감소시키기 위해 상기 실리콘 카바이드 FET들 각각의 상기 터닝 오프 및 터닝 온으로 하여금 실질적으로 순간적이 되게 하는 레지스턴스를 갖는 실리콘 카바이드 FET들을 규정하도록 실리콘 카바이드로부터 제조되는, RF 전력 제공 방법. - 제 28 항에 있어서,
상기 전계 효과들 (field-effects) 은 미리 결정된 시간 기간 미만으로 실질적으로 순간적으로 턴온 및 턴오프되는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 증폭 회로의 트랜지스터들의 트리에 의해, 목표된 전력 레벨을 달성하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 애자일 DC 레일의 DC 전압 소스에 의해, 상기 증폭된 구형 파형을 성형하기 위해 상기 전압 값들에 따라 상기 성형 전압 신호를 생성하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 증폭된 구형 파형은 상기 성형된 인벨롭을 갖도록 성형되는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 성형된 인벨롭은 복수 상태 펄스-성형된 인벨롭, 또는 삼각형-형상 인벨롭, 또는 연속-성형된 인벨롭, 또는 임의-형상의 인벨롭인, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 반응 회로의 리액턴스에 의해, 상기 전극의 리액턴스, 또는 상기 플라즈마 챔버 내에서 형성될 때 상기 플라즈마의 리액턴스, 또는 상기 반응 회로를 상기 전극에 커플링하는 접속부의 리액턴스, 또는 이들의 조합을 감소시키는 단계를 더 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 반응 회로의 품질 계수에 의해, 기본 파형을 생성하도록 상기 증폭된 구형 파형의 고차 고조파를 제거하는 단계를 더 포함하고, 상기 성형된 사인 파형은 상기 성형된 인벨롭을 갖는 상기 기본 파형인, RF 전력 제공 방법. - 제 25 항에 있어서,
RF 케이블 및 RF 매칭부가 없이 상기 반응 회로와 상기 전극 간 통신이 달성되는, RF 전력 제공 방법. - 제 25 항에 있어서,
전압 및 전류 프로브에 의해, 상기 증폭 회로의 상기 출력에서 복소 전압, 상기 증폭 회로의 상기 출력에서 복소 전류, 및 상기 복소 전압과 상기 복소 전류 간 위상 차를 측정하는 단계; 및
상기 성형된 사인 파형의 전력을 제어하기 위해 상기 위상 차를 감소시키도록 상기 신호 생성기의 상기 동작 주파수를 제어하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 37 항에 있어서,
상기 성형된 사인 파형의 전압, 또는 상기 성형된 사인 파형의 전류, 또는 상기 성형된 사인 파형의 상기 전력을 제어하기 위해 상기 DC 애자일 레일의 DC 전압 소스를 제어하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
전압 프로브에 의해, 상기 증폭 회로의 상기 출력에서 복소 전압을 측정하는 단계;
전류 프로브에 의해, 복소 전류를 측정하는 단계;
상기 복소 전압과 상기 복소 전류 간 위상 차를 계산하는 단계; 및
상기 성형된 사인 파형의 전력을 제어하도록 상기 위상 차를 감소시키기 위해 상기 신호 생성기의 상기 동작 주파수를 제어하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 39 항에 있어서,
상기 성형된 사인 파형의 전압, 또는 상기 성형된 사인 파형의 전류, 또는 상기 성형된 사인 파형의 상기 전력을 제어하기 위해 상기 DC 애자일 레일의 DC 전압 소스를 제어하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 성형된 인벨롭에 따라 상기 증폭된 구형 파형을 성형하기 위해 상기 전압 값들에 기초하여 임의 형상의 상기 성형된 인벨롭을 생성하는 단계를 더 포함하는, RF 전력 제공 방법. - 제 41 항에 있어서,
상기 임의 형상은 상기 성형된 인벨롭의 복수의 기울기들을 갖고, 상기 기울기들은 상기 제어기에 의해 결정되는 제어된 방식으로 일 상태로부터 또 다른 상태로 변화되는, RF 전력 제공 방법. - 제 25 항에 있어서,
상기 반응 회로의 커패시턴스, 또는 인덕턴스, 또는 이들의 조합을 조정함으로써 상기 반응 회로의 리액턴스를 조정하는 단계를 더 포함하는, RF 전력 제공 방법. - 입력 섹션;
상기 입력 섹션에 커플링된 출력 섹션;
상기 출력 섹션에 커플링되고 플라즈마 챔버의 전극으로의 접속부를 통해 커플링된 반응 회로를 포함하고,
상기 입력 섹션은,
제어기 보드;
상기 제어기 보드에 커플링된 게이트 구동기를 포함하고;
상기 출력 섹션은,
상기 게이트 구동기에 커플링된 하프-브리지 트랜지스터 회로를 포함하고, 상기 하프-브리지 트랜지스터 회로는 DC (direct current) 레일을 포함하고, 상기 DC 레일은 DC 전압 소스를 포함하고,
상기 제어기 보드는 상기 하프-브리지 트랜지스터 회로의 출력에서 증폭된 구형 파형의 인벨롭을 변화시키기 위해 상기 DC 전압 소스를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 44 항에 있어서,
상기 반응 회로는 상기 반응 회로의 출력에서 성형된 사인 파형을 생성하도록 상기 증폭된 구형 파형의 고차 고조파를 감소시키도록 구성되고, 상기 전극은 안테나인, 매칭리스 플라즈마 소스. - 제 45 항에 있어서,
상기 제어기 보드는 제어기를 포함하고, 상기 제어기 보드는 상기 제어기 및 상기 게이트 구동기에 커플링된 신호 생성기를 더 포함하고, 상기 매칭리스 플라즈마 소스는 상기 하프-브리지 트랜지스터 회로의 상기 출력에 그리고 상기 제어기 보드에 커플링된 전압 및 전류 프로브를 더 포함하고, 상기 전압 및 전류 프로브는 상기 하프-브리지 트랜지스터 회로의 상기 출력에서 복소 전압, 상기 하프-브리지 트랜지스터 회로의 상기 출력에서 복소 전류, 및 상기 복소 전압과 복소 전류 간 위상 차를 측정하도록 구성되고, 상기 제어기는 상기 성형된 사인 파형의 전력을 제어하기 위해 상기 위상 차를 감소시키도록 상기 신호 생성기의 상기 동작 주파수를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 46 항에 있어서,
DC 애자일 레일은 DC 전압 소스를 포함하고, 상기 제어기는 상기 성형된 사인 파형의 전압, 또는 상기 성형된 사인 파형의 전류, 또는 상기 성형된 사인 파형의 상기 전력을 제어하기 위해 상기 DC 전압 소스를 제어하도록 구성되는, 매칭리스 플라즈마 소스. - 제 44 항에 있어서,
상기 접속은 상기 반응 회로와 상기 전극 간 RF 케이블 및 RF 매칭부가 없는, 매칭리스 플라즈마 소스.
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