JP5820241B2 - 容量性負荷駆動回路 - Google Patents
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Description
図1は、本発明の第1実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。図1に示されるように、この容量性負荷駆動回路1Aは、容量性負荷52に接続される出力端11と、パルス電圧生成回路54に接続される第1の入力端12a及び第2の入力端12bとを備えている。容量性負荷駆動回路1Aは、入力端12a,12bから入力されたパルス信号に基づいて、階段波及び矩形波の何れかを出力端11から選択的に出力することによって、容量性負荷52を駆動する。容量性負荷52は、例えば電気光学効果を利用する変調素子であり、一例ではポッケルスセルである。
図4は、階段波生成モードにおける容量性負荷駆動回路1Aの動作を模式的に示す図である。また、図5(a)は入力端12aに入力される電圧の時間波形を示しており、図5(b)は入力端12bに入力される電圧の時間波形を示しており、図5(c)は出力端11における電圧の時間波形を示している。なお、図4において、一又は複数のFET21,31が模式的に一つのスイッチとして示されている。また、図5(a)〜図5(c)において、横軸は時間を示しており、そのスケールは各図において一致している。一方、縦軸は電圧を示しているが、そのスケールは各図において必ずしも一致していない。特に、図5(c)に示される出力端11の電圧は、図5(a)及び図5(b)に示される入力端12a,12bの電圧よりも格段に大きい。
図6は、矩形波生成モードにおける容量性負荷駆動回路1Aの動作を模式的に示す図である。また、図7(a)は入力端12aに入力される電圧の時間波形を示しており、図7(b)は入力端12bに入力される電圧の時間波形を示しており、図7(c)は出力端11における電圧の時間波形を示している。なお、図6においても、一又は複数のFETが模式的に一つのスイッチとして示されている。また、図7(a)〜図7(c)における横軸および縦軸の関係は、図5(a)〜図5(c)と同様である。
図11は、本発明の第2実施形態に係る容量性負荷駆動回路1Cの構成を概略的に示す図である。図11に示されるように、本実施形態の容量性負荷駆動回路1Cは、第1の駆動回路10A及び第2の駆動回路10Bといった2つの駆動回路を備えている。これらの駆動回路10A及び10Bは、第1実施形態に係る容量性負荷駆動回路1Aと同じ構成を備えている。すなわち、駆動回路10A及び10Bの各々は、第1のスイッチング回路20、第2のスイッチング回路30、第1の高電圧電源41、及び第2の高電圧電源42を備えている。また、駆動回路10A及び10Bの各々は、出力端11と、入力端12a及び12bとを備えている。
図12は、本発明の第3実施形態に係る容量性負荷駆動回路1Dの構成を概略的に示す図である。本実施形態に係る容量性負荷駆動回路1Dは、第3実施形態に係る容量性負荷駆動回路1Cと同様に、第1の駆動回路10C及び第2の駆動回路10Dといった2つの駆動回路を備えている。但し、本実施形態では、第2の駆動回路10Dが第1の高電圧電源41を備えておらず、第1の駆動回路10Cの第1の高電圧電源41を共用するように構成されている。また、第1の駆動回路10Cは第2の高電圧電源42を備えておらず、第2の駆動回路10Dの第2の高電圧電源42を共用するように構成されている。
続いて、第4実施形態として、本発明の一実施形態に係る容量性負荷駆動回路を備える光増幅装置について説明する。図13は、第1実施形態の容量性負荷駆動回路1Aを備える光増幅装置100の構成図である。本実施形態に係る光増幅装置100は、光増幅部110と、パルス幅伸張部113と、シードレーザ(種光源)114と、パルス幅圧縮部116と、エネルギ供給部130と、容量性負荷駆動回路1Aと、パルス電圧生成回路54とを備える。光増幅部110は、光増幅媒質111、透明媒質112、ミラー131〜134及び光取り出し手段121を含む。
続いて、第1実施形態に係る容量性負荷駆動回路1Aにおいて、パルス電圧VP1,VP2の入力回数、ピーク電圧値および時間幅を種々変化させたときの、階段波パルスの例について説明する。図17は、−1.5kVから+1.5kVまで階段状に立ち上がり、再び−1.5kVまで階段状に立ち下がる階段波パルスを生成するための6つの入力条件(1)〜(6)を示す図表である。図17では、6つの入力条件(1)〜(6)それぞれにおける、パルス電圧VP1,VP2のピーク電圧値および時間幅と、そのパルス電圧VP1,VP2に応じて出力された階段波パルス出力の最大上昇電位差及び最大降下電位差、並びに段数とが示されている。なお、図17において、V_ONはパルス電圧VP1のピーク電圧値を示しており、V_OFFはパルス電圧VP2のピーク電圧値を示している。また、W_ONはパルス電圧VP1の時間幅を示しており、W_OFFはパルス電圧VP2の時間幅を示している。また、ステップ電圧(+)は階段波パルス出力の上昇時の各段のうち最大の電位差を、ステップ電圧(−)は階段波パルス出力の降下時の各段のうち最大の電位差をそれぞれ示しており、段数(+)及び段数(−)は、階段波パルス出力の上昇時の段数及び降下時の段数をそれぞれ示している。なお、パルス電圧VP1,VP2の入力間隔は、いずれの条件においても1.35μsとした。
続いて、第1実施形態に係る容量性負荷駆動回路1Aの消費電力を評価した実施例について説明する。図24は、本実施例において消費電力の評価の対象とした、階段波パルス出力の波形を示すグラフである。本実施例では、階段波パルス出力のピークと基準電位との電位差を3kVとし、昇圧時は7ns以下の時間内に一度に立ち上げ、降圧時はステップ電圧を200Vとして15段の階段状に変化させた。なお、階段波パルス出力のピーク時間は約100nsであった。例えば、第4実施形態に係る光増幅装置において時間幅がサブマイクロ秒のパルス光を出力する場合には、図24に示されるように、立ち上がりが高速(<10ns)であり、立ち下がりが階段的に緩やかに変化する波形が適している。
Claims (6)
- 容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、
第1の定電圧を供給する第1の定電位線と、
前記出力端に一方の電流端子が接続され、前記第1の定電位線に他方の電流端子が接続された第1のトランジスタと、
入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第1のトランジスタの制御端子に接続された第1の変圧器と、
前記第1の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、
前記第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、
前記出力端に一方の電流端子が接続され、前記第2の定電位線に他方の電流端子が接続された第2のトランジスタと、
入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第2のトランジスタの制御端子に接続された第2の変圧器と、
前記第2の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端とを備え、
前記第1及び第2のパルス電圧によって前記第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第1及び第2のトランジスタそれぞれの閾値電圧以上であり、
前記出力端から前記階段波が出力される場合には、前記第1及び第2のトランジスタのうち少なくとも一方は、前記制御端子に入力される前記パルス電圧に応じて、複数回にわたってオン状態となり、
前記出力端から前記矩形波が出力される場合には、前記第1及び第2のトランジスタは、前記制御端子に入力される前記パルス電圧に応じて、いずれも1回のみオン状態となることを特徴とする、容量性負荷駆動回路。 - 容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、
第1の定電圧を供給する第1の定電位線と、
前記出力端と前記第1の定電位線との間に直列に接続されたM個(Mは2以上の整数)の第1のトランジスタと、
入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記M個の第1のトランジスタそれぞれの制御端子に接続されたM個の第1の変圧器と、
前記M個の第1の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第1のパルス電圧が入力される第1の入力端と、
前記第1の定電圧より低い第2の定電圧を供給する第2の定電位線と、
前記出力端と前記第2の定電位線との間に直列に接続されたN個(Nは2以上の整数)の第2のトランジスタと、
入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記N個の第2のトランジスタそれぞれの制御端子に接続されたN個の第2の変圧器と、
前記N個の第2の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第2のパルス電圧が入力される第2の入力端と、を備え、
前記第1及び第2のパルス電圧によって前記第1及び第2のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第1及び第2のトランジスタそれぞれの閾値電圧以上であり、
前記出力端から前記階段波が出力される場合には、前記第1及び第2のトランジスタのうち少なくとも一方は、前記制御端子に入力される前記パルス電圧に応じて、複数回にわたってオン状態となり、
前記出力端から前記矩形波が出力される場合には、前記第1及び第2のトランジスタは、前記制御端子に入力される前記パルス電圧に応じて、いずれも1回のみオン状態となることを特徴とする、容量性負荷駆動回路。 - 前記M個の第1の変圧器及び前記N個の第2の変圧器の前記入力側コイルの他端が、互いに共通の第3の定電位線に接続されていることを特徴とする、請求項2に記載の容量性負荷駆動回路。
- 請求項1〜3の何れか一項に記載された容量性負荷駆動回路の構成を各々備える第1及び第2の駆動回路を備え、
前記第1の駆動回路の前記出力端が前記容量性負荷の一方の電極に接続されており、
前記第2の駆動回路の前記出力端が前記容量性負荷の他方の電極に接続されていることを特徴とする、容量性負荷駆動回路。 - 前記第1及び第2の駆動回路が、互いに共通の前記第1の定電位線、及び互いに共通の前記第2の定電位線を備えていることを特徴とする、請求項4に記載の容量性負荷駆動回路。
- 前記容量性負荷が、電気光学効果を利用する変調素子であることを特徴とする、請求項1〜5のいずれか一項に記載の容量性負荷駆動回路。
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