JPS5836179A - スイッチング電力変換回路 - Google Patents
スイッチング電力変換回路Info
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- JPS5836179A JPS5836179A JP56135051A JP13505181A JPS5836179A JP S5836179 A JPS5836179 A JP S5836179A JP 56135051 A JP56135051 A JP 56135051A JP 13505181 A JP13505181 A JP 13505181A JP S5836179 A JPS5836179 A JP S5836179A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イッチング素子を直列に接続して耐圧を増すようにした
スイッチング電力変換回路の改良に関するものである。
スイッチング電力変換回路の改良に関するものである。
従来のこの種のブリッジ形スイッチング電力増幅回路を
第１図に示す。図中，１は励振入力端子。
第１図に示す。図中，１は励振入力端子。
２は（ト）側の電源端子，３は←）ｉｉｌｌｌの電源端
子，４は出力端子，Ｑｌｌ，Ｑｌ２．Ｑ２１，Ｑ２２，
Ｑ３１，Ｑ３２。
子，４は出力端子，Ｑｌｌ，Ｑｌ２．Ｑ２１，Ｑ２２，
Ｑ３１，Ｑ３２。
Ｑ４１，Ｑ４２はＮチャネルパワーＭＯＳ−ＦＥＴ （
スイッチング素子）、Ｒ１−Ｒ１６は抵抗、ＣＤはコン
デンサ，ＴＩは入力トランス，Ｔ２は出力トランスで、
上記ＭＯＳ−ＦＥＴ ＱｌｌとＱｌ２，Ｑ２１とＱ２
２，Ｑ３１とＱ３２，及びＱ４１とＱ４２はそれぞれ各
々のソースとドレインとの間で直列に接続し，第１，第
２，第３及び第４のスイッチ回路を構成している。励振
入力端子１は入力トランスＴ１の１次巻線に接続され，
ＭＯＳ−ＦＥＴ Ｑｌ １〜Ｑ４２のゲート−ソース
間には入力トランス゛ｒ１の２次巻線がそれぞれ接続さ
れ，各スイッチ回路を構成する２つのＭＯＳ − ＦＥ
Ｔにはそれぞれ同相の電圧が加えられ同一位相でスイッ
チングする如くなっており，第１のスイッチ回路と第４
のスイッチ回路、及び第２のスイッチ回路と第３のスイ
ッチ回路は同じ位相でオン・オフし、第１（または第４
）のスイッチ回路と第２（または第３）のスイッチ回路
は逆位相でオン・オフする如くなっている。電源端子２
には第１のスイッチ回路のＭＯＳ −ＰＥＴＱｌｌのド
レインと第３のスイッチ回路のＭＯＳ−ＦＥＴ Ｑ３１
のドレインとが並列に接続され電源端子３には第２のス
イッチ回路のＭＯＳ −Ｆｌｌ：ＴＱ２２のソヘスと第
４のスイッチ回路のＭＯＳ −ＦＥＴＱ４２のソースと
が並列に接続されている。第１のスイッチ回路と第２の
スイッチ回路とはＭＯＳ−ｆｉ’ＥＴＱ１２のソースと
ＭＯＳ−ＦＢＴ Ｑ２１ ノドレインとで直列に接続し
、また第３のスイッチ回路と第４のスイッチ回路とはＭ
ＯＳ−ＰＥＴ Ｑ３２のノースとＭＯＳ−ＰＥＴ Ｑ４
１のドレインとで直列に接続し。
スイッチング素子）、Ｒ１−Ｒ１６は抵抗、ＣＤはコン
デンサ，ＴＩは入力トランス，Ｔ２は出力トランスで、
上記ＭＯＳ−ＦＥＴ ＱｌｌとＱｌ２，Ｑ２１とＱ２
２，Ｑ３１とＱ３２，及びＱ４１とＱ４２はそれぞれ各
々のソースとドレインとの間で直列に接続し，第１，第
２，第３及び第４のスイッチ回路を構成している。励振
入力端子１は入力トランスＴ１の１次巻線に接続され，
ＭＯＳ−ＦＥＴ Ｑｌ １〜Ｑ４２のゲート−ソース
間には入力トランス゛ｒ１の２次巻線がそれぞれ接続さ
れ，各スイッチ回路を構成する２つのＭＯＳ − ＦＥ
Ｔにはそれぞれ同相の電圧が加えられ同一位相でスイッ
チングする如くなっており，第１のスイッチ回路と第４
のスイッチ回路、及び第２のスイッチ回路と第３のスイ
ッチ回路は同じ位相でオン・オフし、第１（または第４
）のスイッチ回路と第２（または第３）のスイッチ回路
は逆位相でオン・オフする如くなっている。電源端子２
には第１のスイッチ回路のＭＯＳ −ＰＥＴＱｌｌのド
レインと第３のスイッチ回路のＭＯＳ−ＦＥＴ Ｑ３１
のドレインとが並列に接続され電源端子３には第２のス
イッチ回路のＭＯＳ −Ｆｌｌ：ＴＱ２２のソヘスと第
４のスイッチ回路のＭＯＳ −ＦＥＴＱ４２のソースと
が並列に接続されている。第１のスイッチ回路と第２の
スイッチ回路とはＭＯＳ−ｆｉ’ＥＴＱ１２のソースと
ＭＯＳ−ＦＢＴ Ｑ２１ ノドレインとで直列に接続し
、また第３のスイッチ回路と第４のスイッチ回路とはＭ
ＯＳ−ＰＥＴ Ｑ３２のノースとＭＯＳ−ＰＥＴ Ｑ４
１のドレインとで直列に接続し。
該２つの接続点の間には化カドランスＴ２の１次巻線が
接続し、化カドランスＴ２の２次巻線は出力端子４に接
続している。コンデンサＣＤは電源イ／ビーダ／スを小
さくするだめのもので、電源端子２と３との間に接続さ
れている。抵抗ＲＺ〜Ｒ１６は容量性のゲー士を漏れイ
ンダクタンスを含む人カドランスＴＩにより駆動する場
合のＩＬＡ＃１波形を改善するためのもので、ＭＯＳ−
ＦＥＴ Ｑｌｌ〜Ｑ４２ＶＣそれぞれ対応する入カドラ
ンスＴｌの２次巻線に並列に抵抗Ｒ１〜Ｒ８が、また直
列に抵抗Ｒ９〜Ｉ’Ｌ１６がそれぞれ挿入されている。
接続し、化カドランスＴ２の２次巻線は出力端子４に接
続している。コンデンサＣＤは電源イ／ビーダ／スを小
さくするだめのもので、電源端子２と３との間に接続さ
れている。抵抗ＲＺ〜Ｒ１６は容量性のゲー士を漏れイ
ンダクタンスを含む人カドランスＴＩにより駆動する場
合のＩＬＡ＃１波形を改善するためのもので、ＭＯＳ−
ＦＥＴ Ｑｌｌ〜Ｑ４２ＶＣそれぞれ対応する入カドラ
ンスＴｌの２次巻線に並列に抵抗Ｒ１〜Ｒ８が、また直
列に抵抗Ｒ９〜Ｉ’Ｌ１６がそれぞれ挿入されている。
上記回路に入力として高周波の矩形波または正弦波の信
号を励振入力端子１より与えると、第１及び第４のスイ
ッチ回路と第２及び第３のスイッチ回路とが交互にオン
・オフ動作を繰り返し、電源端子２−３間の電源電圧を
撮部とする矩形波の電圧波形が化カドランスＴ２の１次
巻線に発生し。
号を励振入力端子１より与えると、第１及び第４のスイ
ッチ回路と第２及び第３のスイッチ回路とが交互にオン
・オフ動作を繰り返し、電源端子２−３間の電源電圧を
撮部とする矩形波の電圧波形が化カドランスＴ２の１次
巻線に発生し。
２次巻線より出力端子４に電力が出力される。
しかしながら上記回路ではオフ状態のスイッチ回路にお
ける２つのＭ ＯＳ −Ｐ ＥＴへの電圧配分が該ＭＯ
８−ＦＥＴのスイッチングのタイミング及びルインーソ
ース間の静電容量によって変わるため。
ける２つのＭ ＯＳ −Ｐ ＥＴへの電圧配分が該ＭＯ
８−ＦＥＴのスイッチングのタイミング及びルインーソ
ース間の静電容量によって変わるため。
一方のＭＯＳ−ＦＥＴの電圧負担が大きくなり、回路の
耐圧が電圧の多くかかる方によって制限され。
耐圧が電圧の多くかかる方によって制限され。
直列数倍よシ小きくなるという欠点があった。
本発明は上記従来の欠点を除去するため、電源端子に対
して並列に接続した２つのスイッチ回路のスイッチング
素子同士の接続点の間に、各スイッチ回路内に含まれる
スイッチング素子の数と電源端子より上記接続点までに
含まれるスイッチング素子の数との比に比例した巻数の
上記化カドランスに設けた補助巻線を接続したもので、
その目的とするところはオフ時の各スイッチ回路内のス
イッチング素子にかかる電圧配分を強制的に均等化し、
スイッチ回路内のスイッチング素子１個当りの耐圧の直
列数倍の耐圧が正しく得られるスイッチング電力変換回
路を提供することにある。以下１図面について詳細に説
明する。
して並列に接続した２つのスイッチ回路のスイッチング
素子同士の接続点の間に、各スイッチ回路内に含まれる
スイッチング素子の数と電源端子より上記接続点までに
含まれるスイッチング素子の数との比に比例した巻数の
上記化カドランスに設けた補助巻線を接続したもので、
その目的とするところはオフ時の各スイッチ回路内のス
イッチング素子にかかる電圧配分を強制的に均等化し、
スイッチ回路内のスイッチング素子１個当りの耐圧の直
列数倍の耐圧が正しく得られるスイッチング電力変換回
路を提供することにある。以下１図面について詳細に説
明する。
第２図は本発明の第１の実施例を示すスイッチング電力
増幅回路の回路図であって、第１図と同一構成部分は同
一符号をもって表わす。すなわちｌは励振入力端子、２
及び３はＣ→側及び（→側の電源端子、４は出力端子、
Ｑｌｌ、Ｑｌ２．Ｑ２１．Ｑ２２゜Ｑ３１．Ｑ３２．Ｑ
ｌ、Ｑ４２はＮナヤネルノξワーＭＯ８−Ｆ’ＥＴ （
スイッチング素子）、Ｒ１〜Ｉ’ｔ１６は抵抗、ＣＤは
コンデンサ、ＴＩは入カドランス、Ｔ３は出力トラ／ス
で、同一位相でスイッチングするＭＯＳ−ＦＥＴ Ｑｌ
ｌとＱｌ２．Ｑ２１とＱ２２．Ｑ３１とＱ３２．Ｑ４１
とＱ４２ はそれぞれ第１．第２．第３及び第４のス
イッチ回路を構成している。化カドランスＴ３は１次巻
線Ｗ１，２次巻線Ｗ２及び補助巻線ｗ３．ｗ４の４つの
巻線を有し、補助巻線Ｗ３．Ｗ４は１次巻線Ｗ１と同相
の電圧を発生する向きに巻かれており、１次巻線Ｗ１の
巻数と補助巻線Ｗ３の巻数と補助巻線Ｗ４の巻数の比は
２：１：Ｉとなっている。１次巻線ｗ１は第１図の回路
と同様に第１と第２のスイッチ回路の接続点と第３と第
４のスイッチ回路の接続点との間に接続されておシ、補
助巻線Ｗ３は第２のスイッチ回路のＭＯＳ−ＦＥＴ Ｑ
２１とＱ２２ の接続点と第４のスイッチ回路のＭＯ
Ｓ−ＰＥＴ Ｑ４１とＱ４２の接続点との間に、また補
助巻線Ｗ４は第１のスイッチ回路のＭＯＳ−ＦＥＴＱＩ
ｌとＱｌ２の接続点と第３のスイッチ回路のＭＯＳ−Ｆ
’Ｅ’Ｔ’ Ｑ３１とＱ３２の接続点との間にそれぞれ
接続されている。また、２次傍線Ｗ２は出力端子４に接
続されている。その他の構成については第１図の回路と
同様である。
増幅回路の回路図であって、第１図と同一構成部分は同
一符号をもって表わす。すなわちｌは励振入力端子、２
及び３はＣ→側及び（→側の電源端子、４は出力端子、
Ｑｌｌ、Ｑｌ２．Ｑ２１．Ｑ２２゜Ｑ３１．Ｑ３２．Ｑ
ｌ、Ｑ４２はＮナヤネルノξワーＭＯ８−Ｆ’ＥＴ （
スイッチング素子）、Ｒ１〜Ｉ’ｔ１６は抵抗、ＣＤは
コンデンサ、ＴＩは入カドランス、Ｔ３は出力トラ／ス
で、同一位相でスイッチングするＭＯＳ−ＦＥＴ Ｑｌ
ｌとＱｌ２．Ｑ２１とＱ２２．Ｑ３１とＱ３２．Ｑ４１
とＱ４２ はそれぞれ第１．第２．第３及び第４のス
イッチ回路を構成している。化カドランスＴ３は１次巻
線Ｗ１，２次巻線Ｗ２及び補助巻線ｗ３．ｗ４の４つの
巻線を有し、補助巻線Ｗ３．Ｗ４は１次巻線Ｗ１と同相
の電圧を発生する向きに巻かれており、１次巻線Ｗ１の
巻数と補助巻線Ｗ３の巻数と補助巻線Ｗ４の巻数の比は
２：１：Ｉとなっている。１次巻線ｗ１は第１図の回路
と同様に第１と第２のスイッチ回路の接続点と第３と第
４のスイッチ回路の接続点との間に接続されておシ、補
助巻線Ｗ３は第２のスイッチ回路のＭＯＳ−ＦＥＴ Ｑ
２１とＱ２２ の接続点と第４のスイッチ回路のＭＯ
Ｓ−ＰＥＴ Ｑ４１とＱ４２の接続点との間に、また補
助巻線Ｗ４は第１のスイッチ回路のＭＯＳ−ＦＥＴＱＩ
ｌとＱｌ２の接続点と第３のスイッチ回路のＭＯＳ−Ｆ
’Ｅ’Ｔ’ Ｑ３１とＱ３２の接続点との間にそれぞれ
接続されている。また、２次傍線Ｗ２は出力端子４に接
続されている。その他の構成については第１図の回路と
同様である。
次に動作について述べる。なお、ここでＭＯＳ−ＦＥＴ
のオン抵抗は小さく、出カドランスＴ３の巻線間の結
合度は大きいものとする。上記回路に入力として高周波
の矩形波または正弦波の信号を励振入力端子１よシ与え
ると、上記第１図の回路と同様に第１及び第４のスイッ
チ回路と第２及び第３のスイッチ回路が交互にオン・オ
フ動作を繰り返し、電源端子２−３間の電源電圧を振幅
（ｐＬ４ａｋ ｔｏ ｐｅａｋ では電源電圧の２倍
）とする矩形波の電圧波形が出カドランスＴ３の１次巻
線Ｗｌに発生し、２次巻線Ｗ２より出力端子４に電力が
出力される。
のオン抵抗は小さく、出カドランスＴ３の巻線間の結
合度は大きいものとする。上記回路に入力として高周波
の矩形波または正弦波の信号を励振入力端子１よシ与え
ると、上記第１図の回路と同様に第１及び第４のスイッ
チ回路と第２及び第３のスイッチ回路が交互にオン・オ
フ動作を繰り返し、電源端子２−３間の電源電圧を振幅
（ｐＬ４ａｋ ｔｏ ｐｅａｋ では電源電圧の２倍
）とする矩形波の電圧波形が出カドランスＴ３の１次巻
線Ｗｌに発生し、２次巻線Ｗ２より出力端子４に電力が
出力される。
一方、補助巻線ｗ３．ｗ４には１次巻線ｗ１に発生した
電圧波形と周期１位相が同一で、振幅が丁、すなわち電
源電圧のＴ （ｐｅａｋ ｔｏ ｐｅａｋでは電源電圧
と同一）の矩形波の電圧が誘起される。
電圧波形と周期１位相が同一で、振幅が丁、すなわち電
源電圧のＴ （ｐｅａｋ ｔｏ ｐｅａｋでは電源電圧
と同一）の矩形波の電圧が誘起される。
第１及び第４のスイッチ回路がオンで、第２及び第３の
スイッチ回路がオフの状態において、ＭＯＳ−１／ＥＴ
Ｑ２１ 、！＝Ｑ２２ ノ接続点は補助巻線ｗ３に
誘起された電圧によってＭＯ８〜ＰＥＴ”Ｑ４１と（之
４２の接続点より電源電圧のヲたけ強制的に高い電位と
なる。一方、ＭＯＳ−ＰＥＴ Ｑ４１とＱ４２の接続点
はＭＯＳ−ＦＥＴ Ｑ４１とＱ４２がオンのため電源端
子３の電位に等しい。従ってＭＯＳ−ＦＥＴＱ２１とＱ
２２はそれぞれ電源電圧の７ずつを負担する。同様にＭ
ＯＳ−ＦＥＴ Ｑ３１とＱ３２の接続点は補助巻線Ｗ４
に誘起された電圧によってＭＯＳ−ＦＥＴＱＩＩとＱ１
２の接続点より電源電圧の−だけ低い電位となるが、Ｍ
ＯＳ−ＦｌシＴＱＩＩとＱ１２の接続点の電位は電源端
子２の電位に等しく 、 ＭＯＳ−ＰＥＴ Ｑ３１とＱ
３２はそれぞれ電源電圧の−ずつを負担する。
スイッチ回路がオフの状態において、ＭＯＳ−１／ＥＴ
Ｑ２１ 、！＝Ｑ２２ ノ接続点は補助巻線ｗ３に
誘起された電圧によってＭＯ８〜ＰＥＴ”Ｑ４１と（之
４２の接続点より電源電圧のヲたけ強制的に高い電位と
なる。一方、ＭＯＳ−ＰＥＴ Ｑ４１とＱ４２の接続点
はＭＯＳ−ＦＥＴ Ｑ４１とＱ４２がオンのため電源端
子３の電位に等しい。従ってＭＯＳ−ＦＥＴＱ２１とＱ
２２はそれぞれ電源電圧の７ずつを負担する。同様にＭ
ＯＳ−ＦＥＴ Ｑ３１とＱ３２の接続点は補助巻線Ｗ４
に誘起された電圧によってＭＯＳ−ＦＥＴＱＩＩとＱ１
２の接続点より電源電圧の−だけ低い電位となるが、Ｍ
ＯＳ−ＦｌシＴＱＩＩとＱ１２の接続点の電位は電源端
子２の電位に等しく 、 ＭＯＳ−ＰＥＴ Ｑ３１とＱ
３２はそれぞれ電源電圧の−ずつを負担する。
また第２及び第３のスイッチ回路がオンで、第１及び第
４のスイッチ回路がオフの状態におしては：上記同様に
ＭＯＳ−ＦＥＴ ＱｌｌとＱ１２（７）接続点及びＱ４
１とＱ４２の接続点の電位は電源電圧の７の電位となシ
、ＭＯ８−ＦＥＴ ＱｌｌとＱ１０及びＱ４１とＱ４２
はそれぞれ電源電圧の７の電圧を負担する。
４のスイッチ回路がオフの状態におしては：上記同様に
ＭＯＳ−ＦＥＴ ＱｌｌとＱ１２（７）接続点及びＱ４
１とＱ４２の接続点の電位は電源電圧の７の電位となシ
、ＭＯ８−ＦＥＴ ＱｌｌとＱ１０及びＱ４１とＱ４２
はそれぞれ電源電圧の７の電圧を負担する。
このように上記第１の実施例ではオフ時のスイッチ回路
内の２つのＭＯＳ−ＦＥＴ の接続点を補助巻線ｗ３
、ｗ４によシ強制的に電源電圧の土の１位となるように
なしたため、ＭＯＳ−ＰＥＴ の静電容敏やスイッチ
ングのタイミング等に拘らず、オフ時のスイッチ回路内
のＭＯＳ−ＦｇＴ への電圧配置 分を電源電圧の図にでき、常に耐圧をＭＯＳ−ＦＥＴ１
個の２倍にすることができる。
内の２つのＭＯＳ−ＦＥＴ の接続点を補助巻線ｗ３
、ｗ４によシ強制的に電源電圧の土の１位となるように
なしたため、ＭＯＳ−ＰＥＴ の静電容敏やスイッチ
ングのタイミング等に拘らず、オフ時のスイッチ回路内
のＭＯＳ−ＦｇＴ への電圧配置 分を電源電圧の図にでき、常に耐圧をＭＯＳ−ＦＥＴ１
個の２倍にすることができる。
壕だ、出カドランスＴ３のそれぞれの巻線間は直流的に
絶縁されているため、ＡＭ送信機の被変調電力増幅回路
として用いた場合のように供給電源電圧が変調信号に応
じて瞬時に変化しても、この出カドランスの補助巻線に
よるＭＯＳ−ＦＥＴ の電圧均等化は有効に作用する。
絶縁されているため、ＡＭ送信機の被変調電力増幅回路
として用いた場合のように供給電源電圧が変調信号に応
じて瞬時に変化しても、この出カドランスの補助巻線に
よるＭＯＳ−ＦＥＴ の電圧均等化は有効に作用する。
第３図は本発明の第２の実施例のスイッチング電力増幅
回路を示すもので、この実施例は各スイッチ回路内に３
個のＮチャネルパワーＭＯ８−Ｆ’ＢＴを直列接続した
場合の回路を示す。図中、Ｑ１３゜Ｑ２３．Ｑ３３．Ｑ
４３ はＮチャネルノゼワーＭＯ８−Ｆ１噸】Ｔで、
ＭＯＳ−ＦＥＴ Ｑ１３はＱｌｌ及びＱ１２ と直列
に接続し、かつ同一位相でスイッチングしＭ（）ｓ−Ｆ
ＥＴ Ｑｌｌ 、Ｑ１２とともに第１のスイッチ回路を
構成し又いる。同様にＭ ＯＳ −１’ Ｅ ’Ｉ’
（Ｊ ２３゜Ｑ３３．Ｑ４３はそれぞれＱ２１ 、Ｑ２
２．Ｑ３１ 、ｃ之３２゜Ｑ４１．Ｑ４２と直列に接続
し、かつ同一位相でスイッチングして第２．第３．第４
のスイッチ回路を構成している。出カドランスＴ４け１
次巻線Ｗｌ。
回路を示すもので、この実施例は各スイッチ回路内に３
個のＮチャネルパワーＭＯ８−Ｆ’ＢＴを直列接続した
場合の回路を示す。図中、Ｑ１３゜Ｑ２３．Ｑ３３．Ｑ
４３ はＮチャネルノゼワーＭＯ８−Ｆ１噸】Ｔで、
ＭＯＳ−ＦＥＴ Ｑ１３はＱｌｌ及びＱ１２ と直列
に接続し、かつ同一位相でスイッチングしＭ（）ｓ−Ｆ
ＥＴ Ｑｌｌ 、Ｑ１２とともに第１のスイッチ回路を
構成し又いる。同様にＭ ＯＳ −１’ Ｅ ’Ｉ’
（Ｊ ２３゜Ｑ３３．Ｑ４３はそれぞれＱ２１ 、Ｑ２
２．Ｑ３１ 、ｃ之３２゜Ｑ４１．Ｑ４２と直列に接続
し、かつ同一位相でスイッチングして第２．第３．第４
のスイッチ回路を構成している。出カドランスＴ４け１
次巻線Ｗｌ。
２次巻線Ｗ２及び補助巻線Ｗ３ 、Ｗ４ 、Ｗ５．Ｗ６
の６つの巻線を有し、補助巻線Ｗ３．Ｗ４．Ｗ５゜Ｗ６
は１次巻線Ｗｌと同相の電圧を発生する向きに巻かれて
おり、１次巻線Ｗ１と補助巻線Ｗ３゜Ｗ４ 、Ｗ５．Ｗ
６ ト（Ｄ巻数比はｗ ４ ： ｗ ５ ： Ｗ ：
ｌ ： Ｗ ６：Ｗｌ＝１：１：２：２：３となってい
る。まだ補助巻線Ｗ５はＭＯＳ−ＦＥＴ Ｑ２２とＱ２
３の接続点とＱ４２とＱ４３の接続点との間に接続し、
補助巻＠Ｗ６はＭＯＳ−ＦＥＴ Ｑ１２とＱ１３の接続
点とＱ３２とＱ３３の接続点との間に接続している。こ
のような回路構成となっているため、オフ時の各スイッ
チ回路の各ＭＯ８−ＰＥＴには電源電圧の−の電圧が均
等に配分され、耐圧をＭ ＯＳ −Ｆ Ｅ Ｔ １個の
３倍とすることができる。その他の構成、及び効果につ
いては第１の実施例と同様である。
の６つの巻線を有し、補助巻線Ｗ３．Ｗ４．Ｗ５゜Ｗ６
は１次巻線Ｗｌと同相の電圧を発生する向きに巻かれて
おり、１次巻線Ｗ１と補助巻線Ｗ３゜Ｗ４ 、Ｗ５．Ｗ
６ ト（Ｄ巻数比はｗ ４ ： ｗ ５ ： Ｗ ：
ｌ ： Ｗ ６：Ｗｌ＝１：１：２：２：３となってい
る。まだ補助巻線Ｗ５はＭＯＳ−ＦＥＴ Ｑ２２とＱ２
３の接続点とＱ４２とＱ４３の接続点との間に接続し、
補助巻＠Ｗ６はＭＯＳ−ＦＥＴ Ｑ１２とＱ１３の接続
点とＱ３２とＱ３３の接続点との間に接続している。こ
のような回路構成となっているため、オフ時の各スイッ
チ回路の各ＭＯ８−ＰＥＴには電源電圧の−の電圧が均
等に配分され、耐圧をＭ ＯＳ −Ｆ Ｅ Ｔ １個の
３倍とすることができる。その他の構成、及び効果につ
いては第１の実施例と同様である。
なお、補助巻線は出力側に電力を伝達するための巻線で
はなく１１次巻線、２次巻線に比較して細い線材を使用
しても良く、また第３図の回路に示す如く低抵抗ｒを直
列に挿入しても良い。またスイッチング波形の少しばか
りの非対称性により生じる直流分を吸収するため、第３
図に示すように１次巻線に直列にコンデンサＣＣを挿入
しても良く、この場合でも電圧配分の効果は変らない。
はなく１１次巻線、２次巻線に比較して細い線材を使用
しても良く、また第３図の回路に示す如く低抵抗ｒを直
列に挿入しても良い。またスイッチング波形の少しばか
りの非対称性により生じる直流分を吸収するため、第３
図に示すように１次巻線に直列にコンデンサＣＣを挿入
しても良く、この場合でも電圧配分の効果は変らない。
また１つのスイッチ回路内で直列接続するＭＯＳ−ＦＥ
Ｔの数は２個あるいは３個に限定されることなく所望の
耐圧に応じて任意の数とすることができる。スイッチン
グ素子についても実施例のＮテヤネルノξワーＭＯ８−
ＦＥＴに限定されることなく。
Ｔの数は２個あるいは３個に限定されることなく所望の
耐圧に応じて任意の数とすることができる。スイッチン
グ素子についても実施例のＮテヤネルノξワーＭＯ８−
ＦＥＴに限定されることなく。
１）チャネルパワーＭＯ８−ＦＥＴ、バイポーラトラン
ジスタ、ＳＣＲ等のあらゆるスイッチング素子を使用で
き、この場合でも効果は同様である。
ジスタ、ＳＣＲ等のあらゆるスイッチング素子を使用で
き、この場合でも効果は同様である。
以上説明したように本発明によれば、同一位相でスイッ
チングする複数のスイッチング素子を直列に接続したス
イッチ回路を（ト）側及び（→側の電源端子の間にブリ
ッジ接続し、スイッチ回路同士の他の接続点の間に出カ
ドランスの１次巻線を接続し、該出カドランスの２次巻
線より出力を取り出すようにしたスイッチング電力変換
回路において。
チングする複数のスイッチング素子を直列に接続したス
イッチ回路を（ト）側及び（→側の電源端子の間にブリ
ッジ接続し、スイッチ回路同士の他の接続点の間に出カ
ドランスの１次巻線を接続し、該出カドランスの２次巻
線より出力を取り出すようにしたスイッチング電力変換
回路において。
電源端子に対して並列に接続した２つのスイッチ回路の
スイッチング素子同士の接続点の間に、各スイッチ回路
内に含捷れるスイッチング素子の数と電源端子よシ上記
接続点までに含まれるスイッチング素子の数との比に比
例した巻数の上記出カドランスに設けた補助巻線を接続
したので、スイッチング素子の静電容量やスイッチング
のタイミングに拘らずオフ時のスイッチ回路内の各スイ
ッチング素子への電圧配分を均等化でき１回路の耐圧を
スイッチング素子１つ当りの耐圧の直列数倍まで正確に
増加きせることかできる。また出カイ／ピーダンスを低
くしなくても大電力化できるため。
スイッチング素子同士の接続点の間に、各スイッチ回路
内に含捷れるスイッチング素子の数と電源端子よシ上記
接続点までに含まれるスイッチング素子の数との比に比
例した巻数の上記出カドランスに設けた補助巻線を接続
したので、スイッチング素子の静電容量やスイッチング
のタイミングに拘らずオフ時のスイッチ回路内の各スイ
ッチング素子への電圧配分を均等化でき１回路の耐圧を
スイッチング素子１つ当りの耐圧の直列数倍まで正確に
増加きせることかできる。また出カイ／ピーダンスを低
くしなくても大電力化できるため。
高出力ラジオ放送機等の電力増幅器にオυ用できる等の
利点がある。
利点がある。
図面は本発明の説明に供するもので、第１図は従来のス
イッチング電力増幅回路の回路図、第２図は本発明のス
イッチング電力変換回路の第１の実施例を示すスイッチ
ング電力増幅回路の回路図。 第：３図は本発明の第２の実施例を示すスイッチング電
力増幅回路の回路図である。 １・・・励振入力端子１２，３・・電源端子、４・・・
出力端子、Ｑｌｌ、Ｑ１２．Ｑ２１．Ｑ２２．Ｑ３１．
Ｑ３２゜（之・ＩＩ、Ｑ４２ ・・・Ｎチャネルパワ
ーＭＯ８−’ＦＥＴ。 Ｔ Ｉ ・・入カドランス、Ｔ３・・・出カドランス、
Ｗｌ・・州法巻線１ｗ２・・・２次巻線、Ｗ３．Ｗ４・
・補助巻線 特許出願人 、沖電気工業株式会社
イッチング電力増幅回路の回路図、第２図は本発明のス
イッチング電力変換回路の第１の実施例を示すスイッチ
ング電力増幅回路の回路図。 第：３図は本発明の第２の実施例を示すスイッチング電
力増幅回路の回路図である。 １・・・励振入力端子１２，３・・電源端子、４・・・
出力端子、Ｑｌｌ、Ｑ１２．Ｑ２１．Ｑ２２．Ｑ３１．
Ｑ３２゜（之・ＩＩ、Ｑ４２ ・・・Ｎチャネルパワ
ーＭＯ８−’ＦＥＴ。 Ｔ Ｉ ・・入カドランス、Ｔ３・・・出カドランス、
Ｗｌ・・州法巻線１ｗ２・・・２次巻線、Ｗ３．Ｗ４・
・補助巻線 特許出願人 、沖電気工業株式会社
Claims (1)
- 同一位相でスイッチングする複数のスイッチング素子を
直列に接続したスイッチ回路を（ト）側及び←）側の電
源端子の間にブリッジ接続し、スイッチ回路同士の他の
接続点の間に出カドランスの１次巻線を接続し、該出カ
ドランスの２次巻線より出力を取シ出すようにしたスイ
ッチング電力変換回路において、電源端子に対して並列
に接続した２つのスイッチ回路のスイッチング素子同士
の接続点の間に、各スイッチ回路内に含まれるスイッチ
ング素子の数と電源端子よシ上記接続点までに含まれる
スイッチング素子の数との比に比例した巻数の上記出カ
ドランスに設けた補助巻線を接続したことを特徴とする
スイッチング電力変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135051A JPS5836179A (ja) | 1981-08-28 | 1981-08-28 | スイッチング電力変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135051A JPS5836179A (ja) | 1981-08-28 | 1981-08-28 | スイッチング電力変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5836179A true JPS5836179A (ja) | 1983-03-03 |
| JPH022391B2 JPH022391B2 (ja) | 1990-01-17 |
Family
ID=15142772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135051A Granted JPS5836179A (ja) | 1981-08-28 | 1981-08-28 | スイッチング電力変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003528562A (ja) * | 2000-03-18 | 2003-09-24 | オールストム | 改良された電力サブステーション |
| WO2013065387A1 (ja) * | 2011-11-02 | 2013-05-10 | 浜松ホトニクス株式会社 | 容量性負荷駆動回路 |
-
1981
- 1981-08-28 JP JP56135051A patent/JPS5836179A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003528562A (ja) * | 2000-03-18 | 2003-09-24 | オールストム | 改良された電力サブステーション |
| JP4796728B2 (ja) * | 2000-03-18 | 2011-10-19 | アレバ・テ・エ・デ・エス・アー | コンバータの改良 |
| WO2013065387A1 (ja) * | 2011-11-02 | 2013-05-10 | 浜松ホトニクス株式会社 | 容量性負荷駆動回路 |
| US9787218B2 (en) | 2011-11-02 | 2017-10-10 | Hamamatsu Photonics K.K. | Capacitive load driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022391B2 (ja) | 1990-01-17 |
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