CN117711902A

CN117711902A - 用于半导体晶片制造的无匹配器等离子体源

Info

Publication number: CN117711902A
Application number: CN202311189378.6A
Authority: CN
Inventors: 龙茂林; 王雨后; 里基·马什; 亚历山大·帕特森
Original assignee: Lam Research Corp
Current assignee: Lam Research Corp
Priority date: 2017-10-18
Filing date: 2018-10-16
Publication date: 2024-03-15
Also published as: US10264663B1; TW201929613A; JP7203099B2; US20190116656A1; EP3698395B1; PL3698395T3; US11224116B2; CN111247620B; US20230354502A1; US20220117074A1; JP2021500701A; WO2019079325A1; CN111247620A; KR20200059310A; US11716805B2; US10638593B2; EP3698395A4; US20200253034A1; JP2023027382A; EP3698395A1

Abstract

描述了无匹配器等离子体源。无匹配器等离子体源包括控制器，该控制器耦合到敏捷式DC轨道，以控制在半桥晶体管电路的输出处生成的放大方波形的形状。无匹配等离子体源还包括半桥晶体管电路，该半桥晶体管电路用于生成放大的方波形，以向等离子体室的电极(例如天线)供电。无匹配等离子体源还包括位于半桥晶体管电路和电极之间的电抗电路。电抗电路具有消除电极的电抗的高质量因子。没有射频(RF)匹配器以及将无匹配器等离子体源耦合到电极的RF电缆。

Description

用于半导体晶片制造的无匹配器等离子体源

本申请是申请号为201880067919.9、申请日为2018年10月16日、发明名称为“用于半导体晶片制造的无匹配器等离子体源”的申请的分案申请。

技术领域

本发明涉及用于耦合至电极的无匹配器等离子体源。

背景技术

等离子体系统用于在晶片上执行各种操作。等离子体系统包含射频(RF)产生器、RF匹配器、以及等离子体室。RF产生器经由RF电缆而耦合至RF匹配器，且RF匹配器耦合至等离子体室。RF功率经由RF电缆及RF匹配器而提供至等离子体室，晶片在等离子体室中经受处理。此外，将一种或更多种气体供应至等离子体室，并且在接收到RF功率时于等离子体室内产生等离子体。

本发明中所描述的实施方案就是在该背景下产生。

发明内容

本发明的实施方案提供系统、设备、方法以及计算机程序，其用于提供无匹配器等离子体源以耦合至电极。应理解，可以许多方式实行本实施方案，例如处理、或设备、或系统、或一件硬件、或方法、或计算机可读媒体。以下描述若干实施方案。

在一些实施方案中，RF功率传送系统(例如无匹配器等离子体源)耦合至激发电极，激发电极可用于在使用RF功率的任何晶片制造室中产生或改变等离子体。例如，RF功率传送系统将RF功率提供至激发电极，例如一或更多线圈、或喷头、或晶片平台、或卡盘。RF功率利用功率晶体管(例如场效应晶体管(FETs)或绝缘栅双极晶体管(IGBTs))而耦合至电极，这些功率晶体管作为低阻抗电压源以将功率耦合至电极。相较于使用RF产生器、RF电缆、RF匹配器的系统，此类方式有许多优点。这些优点包含减少RF匹配器及RF电缆的成本、增加等离子体点燃及阻抗调谐的速度、增加形成不同类型的高级脉冲的能力、以及线圈功率复用。

具有50Ohm(Ohm)输出部的RF产生器利用RF电缆(其为50Ohm传输线)而将功率提供至负载。此外，将功率从RF电缆供应至RF匹配器(其为机械或电子RF阻抗匹配箱)，以将负载的阻抗转换为50Ohm。当所有阻抗被匹配为50Ohm时，最大功率被传送至负载，且具有0瓦的反射功率。此为在利用等离子体处理的晶片制造(例如蚀刻、沉积、及物理气相沉积(PVD))中传送功率的方式。因此，该操作具有抑制未来的处理能力的限制。这些限制包含等离子体点燃及阻抗调谐的受限的速度、RF匹配器及RF电缆的高成本、产生不同类型脉冲的受限的能力、以及受限的等离子体均匀性控制。

在本发明中所述的一些实施方案中，用于将负载阻抗转换为接近50Ohm的50OhmRF功率产生器、50Ohm RF电缆、及RF匹配器被取代为将低阻抗电压源连接至将被供电的激发电极的连接部。低阻抗电压源包含功率晶体管(例如FETs或IGBTs)，其以半桥式设置方式组织，且以推挽配置或全桥式(H)的方式操作，以避免击穿效应(shoot through)。功率晶体管由控制器板控制，且与RF频率及脉冲相关的信号被送至栅极驱动器，如FET栅极驱动器。从低阻抗电压源输出的功率由敏捷式直流(DC)轨道所决定。敏捷式DC轨道用于增加、减少、或脉冲化从低阻抗电压源输出的功率。敏捷式DC轨道用于功率调节及调制，同时使任意形状的脉冲能被建构。脉冲能力相较于具有RF产生器、RF电缆、以及RF匹配器的等离子体工具而增强的。

此外，在许多实施方案中，依据功率需求，在全桥式或半桥式设置中结合多个晶体管(例如FETs或IGBTs)，以提供预定功率输出。通常，每个晶体管的输出阻抗由约0.01Ohm至约10Ohm。通过改变晶体管数量，而达成预定的功率输出。

在一些实施方案中，为了向激发电极供电，电抗电路与功率晶体管串联设置，以将激发电极的电抗消除。在无等离子体的情况下，功率晶体管实质上经历低电阻负载。设置于功率晶体管的全桥式或半桥式配置的输出与激发电极之间的电抗电路提供串联谐振，并产生高质量因子(Q)，以将电极的电抗消除。电抗电路的电抗被设计以在功率产生器的操作频率下提供高Q值。例如，在等离子体未在晶片制造室中点燃的无等离子体情况下，该Q值大约介于约50至约500之间。高Q值的优点为激发电极经历高电压及电磁场，其使得室中的等离子体引燃实质上是瞬时的。在实质瞬时的引燃之后为晶片制造室中的等离子体维持。

在许多实施方案中，一旦等离子体被点燃，则调整操作频率与敏捷式DC轨道电压，以维持来自功率晶体管的恒定输出功率，其通过测量功率晶体管的输出处的复电压及复电流之间的相位差、并维持零度相位差。例如，快速数字转换器用于测量输入至激发电极的电流，且将操作频率改变以达到零度的相位差。

在若干实施方案中，本文所述的系统及方法涵盖所有的等离子体处理阻抗范围。

其他方面将根据随后的实施方案及附图而变得更加明白。

附图说明

通过参照结合附图的随后的说明可理解实施方案。

图1为用于从无匹配器等离子体源提供功率至电极的系统的实施方案的图案，其中在无匹配器等离子体源与电极之间没有耦合射频(RF)匹配器及RF电缆。

图2为系统的实施方案的图案，其用于说明无匹配器等离子体源的细节。

图3A为系统的实施方案的图案，其用于说明关于图2的无匹配器等离子体源的输入部、输出部以及电抗电路的进一步细节。

图3B为系统的实施方案的图案，其用于说明使用电压探针及电流探针，而非使用图3A的系统中的电压与电流(VI)探针。

图3C为系统的实施方案的图案，其用于说明使用二极管以限制图3A及3B的系统的半桥式场效应晶体管(FET)电路的晶体管两端的电压。

图3D为系统的实施方案的图案，其用于说明使用具有电感器的电抗电路，该电感器耦合至电容耦合式等离子体(CCP)室。

图4A为一图形的实施方案，其用于说明放大的方波形的包络的形状，该放大方波形在图3A及3B的系统的半桥式FET电路的输出处产生。

图4B为一图形的实施方案，其用于说明从放大的方波形去除高次谐波。

图5A为一图形的实施方案，其用于说明从图3A及3B的系统的电抗电路输出的脉冲形正弦波形。

图5B为一图形的实施方案，其用于说明从电抗电路输出的三角波形正弦波形。

图5C为一图形的实施方案，其用于说明从电抗电路输出的多状态脉冲正弦波形。

图5D为一图形的实施方案，其用于说明从电抗电路输出的另一多状态脉冲正弦波形。

图5E为一图形的实施方案，其用于说明从电抗电路输出的又一多状态脉冲正弦波形。

图5F为一图形的实施方案，其用于说明从电抗电路输出的任意形状的正弦波形。

图5G为一图形的实施方案，其用于说明从电抗电路输出的连续波形的正弦波形。

图5H为一图形的实施方案，其用于说明从电抗电路输出的脉冲形正弦波形的包络。

图5I为一图形的实施方案，其用于说明从电抗电路输出的三角波形正弦波形的包络。

图6A为一谐振图的实施方案，其用于说明：在无等离子体的情况下，随着信号产生器的操作频率的变化，在图1的系统的等离子体室中的电极处的电流与电压的比值大小的变化。

图6B为一谐振图的实施方案，其用于说明：在有等离子体的情况下，随着信号产生器的操作频率的变化，在电极处的电压、电流以及功率的变化。

图7A为一图形的实施方案，其用于说明当使用图1的系统时在整个晶片表面的离子饱和电流。

图7B为一图形的实施方案，其用于说明当使用50Ohm RF产生器、RF匹配器以及RF电缆时的离子饱和电流。

图8为一图形的实施方案，其用于说明：使用图1的系统有助于达成等离子体室中的等离子体阻抗的多个调谐范围，且这些调谐范围相似于使用50Ohm RF产生器、RF匹配器以及RF电缆而实现的调谐范围。

图9A为一图形的实施方案，其用于说明在电抗电路的输出处所供应的以提供至电极的功率。

图9B为一图形的实施方案，其用于说明：供应至电极的脉冲形正弦波形的电压与时间的关系。

图9C为一图形的实施方案，其用于说明从图3A及3B的系统的功率FET输出的输出电压。

图9D为一图形的实施方案，其用于说明从功率FET输出的输出电流。

图10A为一图形的实施方案，其用于说明在脉冲期间操作频率对时间t的关系。

图10B为一图形的实施方案，其用于说明：供应至电极的电压与电流在一时段期间为同相，以达到供应至电极的功率电平。

图10C为一图形的实施方案，其用于说明：供应至电极的电压与电流在另一时段期间为同相以达到上述功率电平。

图10D为一图形的实施方案，其用于说明：供应至电极的电压与电流在又另一时段期间为同相以达到上述功率电平。

图11A为一系统的实施方案的图案，其用于说明具有用于对电极供电的FETs和变压器的树。

图11B为一系统的实施方案的图案，其用于说明用于对电极供电的晶体管电路的另一个树。

图11C为一系统的实施方案的图案，其用于说明用于对电极供电的H电桥电路。

图12A为一系统的实施方案的图案，其用于说明用于冷却晶体管电路板的冷却板。

图12B-1为一系统的实施方案的侧视图，其用于说明多个集成电路晶片的冷却。

图12B-2为图12B-1中所示系统的俯视图。

图12C为一系统的实施方案的俯视等角视图，其用于说明：当芯片竖直安装于印刷电路板上时集成电路芯片的冷却。

图12D为一系统的实施方案的俯视等角视图，其用于说明：当冷却板与竖直安装的板件相邻设置时集成电路芯片的冷却。

图12E为一系统的实施方案的侧视图，其用于说明将集成电路芯片冷却的实施方案。

图12F为一系统的实施方案的侧视图，其用于说明将集成电路芯片冷却的另一实施方案。

图12G为一系统的实施方案的侧视图，其用于说明将集成电路芯片冷却的又一实施方案。

图12H为一系统的实施方案的侧视图，其用于说明冷却板和容器，在上述容器中铣削通道。

图13为冷却板的实施方案的等角视图。

图14A为一系统的实施方案的图案，其用于说明电感耦合式(ICP)/变压器耦合式(TCP)室与无匹配器等离子体源的使用。

图14B为一系统的实施方案的图案，其用于说明ICP室的使用，其中，无匹配器等离子体源耦合至衬底支撑件，且TCP线圈经由RF匹配器而耦合至RF产生器。

图14C为一系统的实施方案的图案，其用于说明ICP室的另一使用方式，其中无匹配器等离子体源被耦合至衬底支撑件，且另一无匹配器等离子体源被耦合至TCP线圈。

图14D为一系统的实施方案的图案，其用于说明无匹配器等离子体源与法拉第屏蔽的耦合。

图14E为一系统的实施方案的图案，其用于说明多路复用操作，其中TCP等离子体室的不同的TCP线圈以多路复用方式进行操作。

图15A为一系统的实施方案的图案，其用于说明无匹配器等离子体源与CCP室的使用。

图15B为一系统的实施方案的图案，其用于说明无匹配器等离子体源与CCP室的使用，其中无匹配器等离子体源被耦合至衬底支撑件。

图15C为一系统的实施方案的图案，其用于说明无匹配器等离子体源与CCP室之使用，其中无匹配器等离子体源被耦合至衬底支撑件，且另一无匹配器等离子体源被耦合至CCP室的上电极。

图15D为一系统的实施方案的图案，其用于说明无匹配器功率源以及RF电源与CCP室的衬底支撑件的耦合。

图15E为一系统的实施方案的图案，其用于说明无匹配器功率源以及RF电源与CCP室的上电极的耦合。

图15F为一系统的实施方案的图案，其用于说明无匹配器功率源以及RF电源与CCP室的上电极的耦合和另一无匹配器功率源以及另一组RF电源与CCP室的衬底支撑件的耦合。

图16A为一系统的实施方案的图案，其用于说明具有喷头的等离子体室，该喷头被耦合至无匹配器等离子体源。

图16B为一系统的实施方案的图案，其用于说明图16A的等离子体室，其中无匹配器等离子体源被耦合至衬底支撑件而非喷头。

图16C为一系统的实施方案的图案，其用于说明图16A的等离子体室，其中无匹配器等离子体源被耦合至衬底支撑件，且另一无匹配器等离子体源被耦合至喷头。

图17A为一系统的实施方案的图案，其用于说明多个无匹配器等离子体源与多个微源的耦合。

图17B为一系统的实施方案的图案，其用于说明衬底支撑件与50Ohm RF产生器和无匹配器等离子体源的耦合。

图17C为一系统的实施方案的图案，其用于说明从无匹配器等离子体源提供RF功率至卡盘内的栅极，并且从50Ohm RF产生器提供RF功率至卡盘的阴极。

图18为一系统的实施方案的图案，其用于说明用于容纳无匹配器电源的壳体。

图19为一系统的实施方案的框图，其用于说明RF电缆以及RF匹配器。

具体实施方案

下述的实施方案描述用于耦合至电极的无匹配器等离子体源。应理解，电极可采用许多形式，且可被集成到许多类型的系统中以提供射频(RF)功率。广义而言，电极也可被称为天线，其通过电气连接接收RF功率。在本文所述的若干实施方案的上下文中，为了引燃等离子体以执行一种或多种处理操作，将RF功率供应至室的电极。举例而言，可利用所输送的RF功率来引燃等离子体，以执行蚀刻操作、沉积操作、室清洁操作以及本申请中所描述的其他操作。将描述无匹配器等离子体源(MPS)的示例，其说明有用的构造上的实施方案和使用方式，用于RF功率的效率传送及等离子体的精准受控的引燃。显然，在没有这些特定细节中的一些或全部的情况下即可实行本发明。在其他示例中，为了不必要地使本发明难以理解，公知的处理操作不会有详细描述。

无匹配器等离子体源具有技术优势，这些技术优势包含高质量因子，其导致高电流及高电压，以用于等离子体的预激励。这些技术优势还包含用于等离子体可持续性的最佳质量因子，以用于稳定处理操作。此外，这些技术优势包含针对较高性能的等离子体工具的较低成本。无匹配器等离子体源具有低输出阻抗。此外，当使用无匹配器等离子体源时，无须使用射频(RF)匹配器及RF电缆。

设置无匹配器等离子体源以增加阻抗调谐速度，以提供增强的脉冲能力，且提供线圈功率的多路复用。无匹配器等离子体源被配置为连接至电极，如喷头、线圈、天线、或晶片平台。无须在无匹配器等离子体源与等离子体室之间使用RF电缆及RF匹配器。缺少RF匹配器及RF电缆使得任何功率从等离子体室反射朝向无匹配器等离子体源的机会减少(例如消除)。由于未使用RF匹配器，因此阻抗调谐速度增加。RF匹配器具有大量电路组件，调整其中一些以调谐与等离子体室相关的阻抗。这些调整使得阻抗调谐速度降低。本文所述的系统和方法缺少RF匹配器，以使阻抗调谐速度提高。此外，节省了RF匹配器及RF电缆的成本。

无匹配器等离子体源具有输入部及输出部。输入部具有在一驱动频率下操作的信号产生器。与输出部相关之电抗电路在无等离子体之情况下产生高质量因子(Q)。由在驱动频率下的电抗电路所产生的高Q值有助于将高电压提供至电极。提供至电极表面的高电压使得等离子体室内的等离子体点燃非常有利。

此外，输出部包含半桥场效应晶体管(FET)电路。一旦在等离子体室内点燃等离子体，即调整驱动频率以维持来自半桥FET电路的恒定输出功率。例如，快速数字转换器被耦合至半桥FET电路的输出，以测量输入电流波形及输入电压波形。在改变驱动频率时对输入电流及电压波形进行测量，直到输入电流波形与输入电压波形之间的相位差为零度为止。因此，通过将相位差控制为零而将期望的恒定功率提供至电极。

再者，电极是由不同类型的波形所驱动，以支持不同类型的处理，如蚀刻、清洁、溅镀、沉积等。例如，在半桥FET电路的输出处产生任意形状的脉冲，或在输出处产生多状态脉冲。因此，使用不同形状及不同功率电平的脉冲以驱动电极。不同的波形通过控制直流(DC)电压的量而产生，该DC电压在半桥FET电路内的敏捷式DC轨道的输出处提供。DC电压由控制器板所控制，该控制器板将电压值提供至敏捷式DC轨道的DC源。此外，以高速率对驱动频率进行调谐(例如少于10微秒)，以调谐与等离子体室相关的阻抗。

图1为用于从无匹配器等离子体源102提供功率至电极106的系统100的实施方案的图案。系统100包含无匹配器等离子体源102及等离子体室104。无匹配器等离子体源102的示例为低阻抗电压源。等离子体室104的示例包括电容耦合式等离子体(CCP)室、化学气相沉积(CVD)室、原子层沉积(ALD)室、变压器耦合式等离子体(TCP)反应器、等离子体辅助化学气相沉积(PECVD)室、等离子体蚀刻室、等离子体沉积室、或等离子体辅助原子层沉积(PEALD)室。此外，电极106的示例包含喷头、卡盘、衬底支撑座、电容式上电极、变压器耦合式等离子体(TCP)线圈以及晶片平台。无匹配器等离子体源102经由连接部110(例如导线、或RF带、或柱体、或桥接导体、或其组合)而耦合至电极106。

应注意，在无匹配器等离子体源102与等离子体室104之间没有RF匹配器。此外，没有将无匹配器等离子体源耦合至天线的RF电缆存在。RF匹配器包含多个电路组件(例如电感器及电容器)，以使负载(例如等离子体室)的阻抗与源(例如RF产生器及RF电缆)的阻抗相匹配，其中负载耦合至RF匹配器的输出，源耦合至RF匹配器的输入。由无匹配器等离子体源102所产生的大部分功率被施加至电极106。例如，由于在无匹配器等离子体源102与电极106之间没有RF匹配器及RF电缆，故功率从无匹配器等离子体源102被有效地施加至电极106。

在其上制造集成电路的衬底108(例如晶片)被置于等离子体室104内电极106的顶表面上、或电极106的下方。无匹配器等离子体源102在操作频率下操作，该频率在由50千赫(kHz)至100兆赫(MHz)的范围内，以产生经整形的正弦波形，其为RF信号。整形正弦波形经由连接部110而从无匹配器等离子体源102供应至电极106，以处理衬底108。处理衬底108的示例包含在衬底108上沉积材料、蚀刻衬底108、清洁衬底108、以及溅镀衬底108。

图2为系统200的实施方案的图案，其用于说明无匹配器等离子体源102的细节。系统200包含无匹配器等离子体源102、连接部110以及等离子体室104。无匹配器等离子体源102包含输入部202、输出部204以及电抗电路206。输入部202耦合至输出部204，输出部204进一步耦合至电抗电路206。电抗电路206经由连接部110而耦合至电极106。

输入部202包含信号产生器与栅极驱动器的一部分。输出部204包含栅极驱动器的剩余部分及半桥式晶体管电路。电抗电路206的示例包含可变电容器。电抗电路206的另一示例包含固定电容器。电抗电路206的又一示例包含多个电容器和/或电感器，其以串联、或并联、或其组合的方式彼此耦合。有些电容器为可变的，而剩余的电容器为固定的。在另一示例中，所有电容器均为可变的或固定的。相似地，有些电感器为可变的，而剩余的电感器为固定的。在另一示例中，所有电感器均为可变的或固定的。

输入部202产生多个方波信号，并将这些方波信号提供至输出部204。输出部204根据从输入部202接收的多个方波信号而产生放大方波形。此外，输出部204对放大方波形的包络(例如峰对峰幅值)进行整形。例如，整形控制信号203从输入部202供应至输出部204以产生包络。整形控制信号203具有多个电压值以对放大方波形进行整形。

经整形的放大方波形从输出部204被传送至电抗电路206。电抗电路206将放大方波形的高次谐波去除(例如滤除)，以产生具有基频的整形正弦波形。整形正弦波形具有整形包络。

整形正弦波形经由连接部110而从电抗电路206传送至电极106，以处理衬底108。例如，将一种或多种处理材料(如用于金属与电介质沉积的含氟气体、含氧气体、含氮气体、液体等)供应至等离子体室104。在接收整形正弦波形及处理材料后，等离子体即在等离子体室104内点燃以处理衬底108。

此外，通过从输入部202将质量因子控制信号207传送至电抗电路206而修正电抗电路206的电抗，以使电抗电路206的电抗改变。此外，在一些实施方案中，反馈信号205从输出部204的输出O1传送至输入部202。根据反馈信号205而识别或判定相位差，以控制输出部204以使相位差减小(例如消除)。

在许多实施方案中，除了反馈信号205之外、或取代反馈信号205，可选的反馈信号209从电抗电路206的输出被提供至输入部202。

在一些实施方案中，输入部202包含具有信号产生器的控制器板，且更包含栅极驱动器，而输出部包含半桥式晶体管电路。

图3A为系统300的实施方案的图案，其用于说明关于输入部202、输出部204以及电抗电路206的进一步细节。输入部202包含控制器板302与栅极驱动器311的一部分。栅极驱动器311耦合至控制器板302。输出部204包含栅极驱动器311的剩余部分以及半桥式场效应晶体管(FET)电路318。下述的半桥式FET电路318或树在本文有时被称作放大电路，且耦合至栅极驱动器311。

电抗电路206包含电容器322A，其为可变电容器。控制器板302包含控制器304、信号产生器306以及频率输入308。本文所使用的控制器的示例包含处理器及存储器装置。控制器的其他示例包含微处理器、特殊应用集成电路(ASIC)、中央处理单元、处理器、可编程逻辑装置(PLD)、或理想地为一现场可程序门阵列(FPGA)。信号产生器306为方波振荡器，其产生方波信号，如数字波形或脉冲列。该方波在第一逻辑电平(例如一或高的)与第二逻辑电平(例如零或低的)之间脉冲。信号产生器306产生在操作频率(如400kHz、或2MHz、或13.56MHz、或27MHz、或60MHz)下的方波信号。

栅极驱动器311包含具有栅极驱动器子部分310、电容器312、电阻器314以及变压器316的一次绕组316A的部分。此外，栅极驱动器311包含含有变压器316的二次绕组316B与316C的剩余部分。栅极驱动器子部分310包含多个栅极驱动器310A与310B。栅极驱动器310A与310B中的每一者在一端耦合至正电压源，而在其相反端耦合至负电压源。

半桥式FET电路318包含FET 318A及FET 318B，其以推挽式配置彼此耦合。FET的示例包含金属氧化物半导体场效应晶体管(MOSFET)。举例而言，半桥式FET电路318的各FET由硅碳化物、或硅、或镓氮化物制成。各个FET 318A与FET 318B具有落在预定范围(例如由0.01欧姆至10欧姆)内的输出阻抗。此外，半桥式FET电路318包含DC轨道313(显示于虚线区域内)，其包含电压源Vdc及导电组件319(如导线)，导电组件319耦合至FET 318A的漏极端子D与FET 318A的源极端子S。此外，导电组件319耦合至FET 318B的漏极端子D以及耦合至FET 318B的源极端子S。FET 318A的源极端子S耦合至FET 318B的漏极端子D，且FET 318的源极端子S耦合至地电位。在等离子体室104内，电极106图示为TCP线圈，然而可为CCP配置中的电极。

系统300还包含电压与电流(VI)探针324，其耦合至半桥式FET电路318的输出O1。此VI探针324为传感器，其测量在输出O1处的复电流、在输出O1处的复电压以及复电压与复电流之间的相位差。复电流具有幅值与相位。相似地，复电压具有幅值与相位。输出O1在FET318A的源极端子S与FET 318B的漏极端子D之间。VI探针324耦合至控制器304。

控制器304耦合至信号产生器306，以将频率输入308(如操作频率)提供至信号产生器306。控制器304经由导线而进一步耦合至DC轨道313的电压源Vdc。此外，信号产生器306在其输出端耦合至栅极驱动器310A与310B。栅极驱动器310A耦合至电容器312，而栅极驱动器310B耦合至电阻器314。电容器312及电阻器314耦合至变压器316的一次绕组316A。

此外，变压器316的二次绕组316B耦合至FET 318A的栅极端子，而变压器316的二次绕组316C耦合至FET 318B的栅极端子。半桥式FET电路318的输出O1耦合至电容器322A，且电容器322A经由连接部110而耦合至电极106的TCP线圈。

控制器304产生设定(如频率输入308)，并将频率输入308提供至信号产生器306。频率输入308为操作频率的数值，如2MHz或13.56MHz。信号产生器306在从控制器304接收该设定后，即产生具有该操作频率的输入RF信号。该输入RF信号为方波信号。栅极驱动器310A与310B使该输入RF信号放大，以产生放大RF信号，并将该放大RF信号提供至变压器316的一次绕组316A。

基于该放大RF信号的电流流动的方向性，二次绕组316B或二次绕组316C产生具有阈值电压的栅极驱动信号。例如，当放大RF信号的电流从一次绕组316A的正电端子(以一点表示)流至一次绕组316A的负电端子(没有一点)时，二次绕组316B产生具有阈值电压的栅极驱动信号315A以使FET 318A导通，而二次绕组316C不产生阈值电压且FET 318B是不导通的。另一方面，当放大RF信号的电流从一次绕组316A的负电端子流至一次绕组316A的正电端子时，二次绕组316C产生具有阈值电压的栅极驱动信号315B以使FET 318B导通，而二次绕组316B不产生阈值电压且FET 318A是不导通的。

各栅极驱动信号315A与315B为方波，例如，为具有操作频率的数字信号或脉冲信号。例如，各栅极驱动信号315A与315B在低电平与高电平之间转变。栅极驱动信号315A与315B具有操作频率，其是彼此相对反向同步的。举例而言，栅极驱动信号315A从低电平(如低功率电平)转变至高电平(如高功率电平)。在栅极驱动信号315A从低电平转变至高电平的时段或时间的期间，栅极驱动信号315B从高电平转变至低电平。相似地，在栅极驱动信号315A从高电平转变至低电平的时段或时间的期间，栅极驱动信号315B从低电平转变至高电平。反向同步使得FETs 318A与318B能够连续地导通且连续地关断。

FETs 318A与318B被连续地加以操作。例如，当使FET 318A导通时，使FET 318B关断，而使FET 318B导通时，使FET 318A关断。举例而言，在使FET 318A导通的时段或时间的期间，使FET 318B关断。此外，在使FET 318B导通的时段或时间的期间，使FET 318A关断。FETs318A与318B不在相同时间或相同时段期间导通。

当FET 318A为导通时，电流从电压源Vdc流至输出O1以在输出O1处产生电压，且FET 318B为不导通。在输出处的电压依据从控制器304或任意波形产生器(其在以下进一步描述)所接收的电压值而产生。当FET 318B为不导通时，没有电流从输出O1流至耦合于FET318B的地电位。电流从输出O1流至电容器322A。当FET 318A为导通时，电流从电压源Vdc被推至电容器322A。此外，当FET 318B为导通时，在输出O1处产生的电压产生电流，该电流从输出O1流至耦合于FET 318B的地电位，且FET 318A为不导通。电流从输出O1被拉至地电位。在FET 318A为不导通的时段期间，没有电流从电压源Vdc流至输出O1。

此外，控制器304产生具有电压值的控制信号(如整形控制信号203)，并经由使电压源Vdc耦合至控制器304的导线而将该控制信号提供至电压源Vdc。电压值是在例如零至八十伏特的范围内，使得敏捷式DC轨道313在该范围内操作。电压值为由电压源Vdc所产生的电压信号的幅值，用于限定电压信号的整形包络，以进一步限定在输出O1处的放大方波形的整形包络。例如，为了在输出O1处产生连续波形，电压值提供连续波形的峰对峰幅值。峰对峰幅值限定连续波形的整形包络。在另一示例中，为了在输出O1处产生具有脉冲形状的整形包络的放大方波形，使电压值实质上瞬时地改变(例如在一时间或预定时段期间)，以使放大方波形的峰对峰幅值从第一参数等级(如高电平)变为第二参数等级(如低电平)，或从第二参数等级变为第一参数等级。在又一示例中，为了在输出O1处产生具有任意形状的整形包络的放大方波形，通过控制器304以任意方式改变电压值，以使放大方波形的峰对峰幅值以期望方式改变。当产生任意形状的放大方波形时，控制器304用作任意波形产生器。在又一示例中，为了在输出O1处产生具有多状态脉冲形状的整形包络的放大方波形，使电压值实质上瞬时地改变(例如在一时间)，以使放大方波形的峰对峰幅值从高参数等级变为一或更多中间电平，并接着从一或更多中间电平变为另一电平(如低参数等级或高参数等级)。应注意，具有多状态脉冲形状的整形包络的放大方波形具有任何数目的状态，例如在二至一千的范围内。

本文所用的参数等级包含一或更多参数值，其不包括另一参数等级之一或更多参数值。例如，在一参数等级下的功率量大于或小于在不同参数等级下的功率量。参数的示例包含电流、电压以及功率。

通过基于栅极驱动信号315A与315B而连续地操作FETs 318A与318B、以及控制敏捷式DC电压轨道电压Vdc以改变电压值，在输出O1处产生放大方波形。放大方波形的放大量基于半桥式FET电路318的FETs的输出阻抗、由控制器304所供应至电压源Vdc的电压值、以及电压源Vdc的最大可达电压值。放大方波形具有整形包络。电容器322A结合TCP线圈的电感，接收放大方波形并减少(如移除或过滤)放大方波形的高次谐波，以产生具有基频的整形正弦波形。整形正弦波形也具有整形包络。整形正弦波形是从电容器322A的输出经由连接部110而供应至电极106的TCP线圈，以点燃或维持等离子体室104内的等离子体。等离子体用于处理衬底108(图1)。

VI探针324测量在输出O1处的放大方波形的复电压及复电流，并将反馈信号205(其包含复电压及复电流)提供至控制器304。控制器304根据从VI探针324接收的复电压及复电流，而识别放大方波形的复电压与放大方波形的复电流之间的相位差，并判定相位差是否在预定限度内。例如，控制器304判定相位差是否为零或与零距离在预定百分比内。一旦判定相位差不在预定限度内，控制器304即改变操作频率的频率值，以改变频率输入308。将经改变的频率值从控制器304提供至信号产生器306，以改变信号产生器306的操作频率。操作频率是在例如少于或等于10微秒内改变。改变信号产生器306的操作频率，直到控制器304判定由VI探针324所测量的复电压与复电流之间的相位差在预定限度内为止。一旦判定复电压与复电流之间的相位差在预定限度内，则控制器304不再使频率输入308改变。当相位差是在预定限度内时，功率的预定量从输出O1经由电抗电路206而提供至电极106。

除了改变频率输入308之外、或取代改变频率输入308，控制器304将被供应至敏捷式DC轨道电压Vdc的电压值改变，以改变由电压源Vdc所产生的电压信号。在接收到经改变的电压值之后，电压源Vdc将电压信号改变为具有经改变的电压值。控制器304继续改变电压值，直到达到预定功率设定点为止。预定功率设定点储存于控制器304的存储器装置中。

在许多实施方案中，改变放大方波形的电流，而非改变输出O1处的放大方波形的电压。例如，电压值变化对在半桥式FET电路318的输出O1处产生的放大方波形的电流变化进行控制。举例而言，改变电压值以达到在输出O1处的放大方波形的预定电流值。预定电流值被储存于控制器304的存储器装置中。此外，在一些实施方案中，改变放大方波形的功率，而非改变输出O1处的放大方波形的电压。例如，电压值变化对在输出O1处产生的放大方波形的功率变化进行控制。例如，改变电压值以达到在输出O1处的放大方波形的预定功率值。预定功率值储存于控制器304的存储器装置中。应注意，在输出O1处所产生的放大方波形的电压、电流、或功率的任何变化，引起在电抗电路206的输出处所产生的整形正弦波形的电压、电流、或功率的相同变化。

在一些实施方案中，控制器304经由马达驱动器及马达而耦合至电抗电路206。马达驱动器的示例包含一或更多晶体管。控制器304传送信号(如质量因子控制信号207)至马达驱动器以产生电流信号，该电流信号从马达驱动器传送至马达。在接收到电流信号后，马达即操作以改变电抗电路206的电抗。例如，操作马达以使电容器322A的板间的区域改变，以使电抗电路206的电容改变。在另一示例中，操作马达以使电抗电路206的电感器的电感改变。例如，改变电抗电路206的电抗以维持电抗电路206的预定质量因子(如高质量因子)。在另一示例中，基于电抗电路206所耦合的等离子体室的类型(如CCP或ICP)，而改变电抗电路206的电抗。

电容器312及电阻器314

电容器312具有使一次绕组316A的电感减小(例如消除或去除)的电容。使一次绕组316A的电感减小有助于栅极驱动信号315A与315B的方形产生。此外，电阻器314使方波信号的振荡减小，该方波信号由信号产生器306所产生。

敏捷式DC轨道313

DC轨道313为敏捷的，因为控制器304能够快速地控制电压源Vdc。控制器304与电压源Vdc两者皆为电子电路，其容许控制器304实质上瞬时地控制电压源Vdc。例如，在控制器304传送电压值至电压源Vdc时，电压源Vdc使由电压源所产生的电压信号的电压改变。

电阻320

电阻320是由半桥式FET电路318的输出O1所感知。电阻320为电极106中、在等离子体室104内点燃之等离子体中、以及连接部110之杂散电阻。

电容器322A

电容器322A与TCP线圈的电感组合而具有高质量因子(Q)。例如，相较于经由电容器322A而传送至电极106的放大方波形的功率量，损失于电容器322A中的放大方波形的功率量是低的。放大方波形的功率是经由整形正弦波形传送，整形正弦波形被从电容器322A输出至电极106。电路的高质量因子有助于在等离子体室104内快速点燃等离子体。此外，电容器322A所具有的电容值将等离子体室104中的TCP线圈和等离子体(当点燃时)的电感性电抗谐振去除。例如，电抗电路206具有电抗，其减小(例如去除或消除)等离子体室104中的电极106的电抗、或连接部110的电抗、或等离子体(当点燃时)的电抗、或其组合。电抗电路206的电抗通过调整电容器322A的电容而达成。在CCP室的示例中，电抗电路206包含一或更多电感器，且电感器的电抗通过调整一或更多电感器的电感而实现。由于电抗减小，输出O1感知电阻320而不会感知任何电抗。

FET 318A和318B

在一些实施方案中，以下在图11A及11B中所述的半桥式FET电路318或树的各个FET由硅碳化物制成。硅碳化物FET具有低的内电阻以及快速的切换时间。低内电阻提供较高的效率，其促使FET近乎瞬时地(例如在少于10微秒内)导通且快速地关断。例如，本文所述的各个FET在少于预定时段内(例如少于10微秒)导通或关断。举例而言，各个FET在介于约1微秒至约5微秒之间的时段内导通或关断。在另一示例中，各个FET在介于约3微秒至约7微秒之间的时段内导通或关断。在又一示例中，各个FET在介于约0.5微秒至约10微秒之间的时段内导通或关断。由于快速导通及关断，使得由导通至关断的过渡以及由关断至导通的过渡的延迟较少(例如为零)。例如，FET 318A在FET 318B关断的同时或时段期间导通，且FET 318A在FET 318B导通的同时或时段期间关断。当发生FET 318A与318B的导通时间重叠时，击穿效应(shoot through)发生，其可能使FET损坏。近乎瞬时地导通及关断FET使击穿效应发生的机会降低，其使得损坏的机会降低。此外，硅碳化物FET较容易冷却。例如，硅碳化物FET的低内电阻使得由硅碳化物FET所产生的热量降低。因此，更容易使用冷却板或散热器以冷却硅碳化物FET。

无匹配器等离子体源102的组件(例如晶体管)为电子设备。此外，在无匹配器等离子体源102与电极106之间没有RF匹配器及RF电缆。这些电子组件、以及缺少RF匹配器与RF电缆促进再现性及一致性，以促进快速等离子体引燃及等离子体的可持续性。

在一些实施方案中，除了控制器304之外、或者取代控制器304，还使用多个控制器。例如，多个控制器中的一者耦合至电压源Vdc，而多个控制器中的另一者耦合至信号产生器306，以提供频率输入308。举例而言，控制器304耦合至任意波形产生器(例如数字信号处理器)，且耦合至频率控制器。频率控制器耦合至信号产生器306。控制器304传送信号至任意波形产生器，且传送另一信号至频率控制器。在从控制器304接收到该信号后，任意波形产生器即产生整形控制信号203的电压值，以对输出O1处的放大方波形进行整形。此外，在从控制器304接收到该另一信号后，频率控制器即产生方波信号的频率值，以使反馈信号205中所接收的复电压与复电流之间的相位差减小，该方波信号由信号产生器306产生。

在许多实施方案中，将控制器304及信号产生器306制造在不同的电路板上。

在若干实施方案中，晶体管(例如FETs或绝缘栅双极晶体管(IGBTs))彼此耦合以产生栅极驱动器311的一部分，而非使用变压器316作为栅极驱动器311的一部分。

在若干实施方案中，取代FET，此处使用另一类型的晶体管，例如IGBT或金属半导体场效应晶体管(MESFET)、或结型场效应晶体管(JFET)。

在一些实施方案中，取代半桥式FET电路318，使用包含晶体管的树的另一半桥式电路。例如，树的第一列包含耦合至第一电压源的32个晶体管。32个晶体管的一半以与FET318A耦合至二次绕组316B相同的方式耦合至变压器的二次绕组，而32个晶体管的另外一半以与FET 318B耦合至二次绕组316C相同的方式耦合至变压器的二次绕组。位于第一列旁边的树的第二列包含耦合至第二电压源的16个晶体管。此外，树的第三列定位于第二列旁边且包含8个晶体管。并且，树的第四列定位于第三列旁边且包含四个晶体管。树的第五列定位于第四列旁边且包含两个晶体管，其耦合至输出O1。

在许多实施方案中，取代VI探针324，而将电压传感器及电流传感器耦合至输出O1。

在一些实施方案中，除了串联电容器322A之外，还使用并联电容器。该并联电容器在一端耦合至连接部110，而在另一端耦合至地电位。在许多实施方案中，使用多个并联电容器，而非使用并联电容器。多个并联电容器彼此串联或并联耦合。

在许多实施方案中，除了电容器322A之外、或者取代电容器322A，电感器与电容器322A串联或并联耦合，以将电极106的电抗消除。在一些实施方案中，任何数量的电感器与电容器322A串联或并联耦合，以将电极106的电抗消除。

此处所述的FET为n型。在一些实施方案中，使用p型FET，而非使用n型FET。例如，在半桥式电路中，电压源Vdc经由导电组件319而耦合至p型FET的源极端子。此外，p型FET的漏极端子耦合至另一p型FET的源极端子。该另一p型FET的漏极端子耦合至地电位。

图3B为系统348的实施方案的图案，用于说明使用电压探针350及电流探针352，而非使用VI探针324(图3A)。系统348与系统300相同，不同的是，在系统348中，使用电压探针350与电流探针352，而非VI探针324。电压探针350为耦合至半桥式FET电路318的输出O1的传感器，用于测量输出O1处的放大方波形的电压。此外，电流探针352耦合至连接部110上的一点，例如耦合至电抗电路206的输出。该点定位在电抗电路206与电极106之间。电压探针350经由导线而耦合至控制器304，且电流探针352经由导线而耦合至控制器304。

电压探针350测量输出O1处的放大方波形的复电压，并将复电压提供至控制器304。此外，电流探针352测量由电抗电路206输出的整形正弦波形的复电流，并将复电流提供至控制器304。在反馈信号205中将复电压提供至控制器304，且在选用性的反馈信号209中将复电流提供至控制器304。控制器304识别复电压的相位及复电流的相位，并判定复电压与复电流的相位之间的相位差。控制器304控制信号产生器306的操作频率、或输出O1处的参数的幅值、或组合，以将相位差减少至预定限度内。

图3C为系统370的实施方案的图案，用于说明使用二极管以限制半桥式FET电路318(图3A、3B以及3D)的FETs 318A与318B两端的电压。系统370与图3A的系统300或图3B的系统348相同，但在系统370中，使用多个二极管D1与D2。此外，在系统370中，使用电容器372。二极管D1耦合于FET 318A的漏极端子与源极端子之间，而二极管D2耦合于FET 318B的漏极端子与源极端子之间。此外，电容器372耦合至FET 318A的漏极端子D，且耦合至FET318B的源极端子S。

当使FET 318A导通且使FET 318B关断时，FET 318A两端的电压增加，并持续在正值方向上增加，直到电压被二极管D1所限制为止。相似地，当使FET 318A关断且使FET 318B导通时，FET 318B两端的电压增加，并持续在负值方向上增加，直到电压被二极管D2限制为止。因此，二极管D1降低(例如避免)FET 318A两端的击穿效应的机会，且二极管D2降低(例如避免)FET 318B两端之电压的击穿效应的机会。

假如在FETs 318A与318B的关断及导通之中存在延迟，DC轨道313中的电流经由电容器372而通过，以使电流从输出O1经由电容器322A而流至电极106的机会降低。例如，在FET 318A与FET 318B两者皆为导通或皆为不导通的时段期间，电流从DC轨道313流至电容器372。这使得电流流至电极106的机会降低。

应注意，图3C的实施方案中所示的二极管可被耦合至图3A、3B以及3D的实施方案的任一者中的相应FET。

图3D为系统380的实施方案的图案，其用于说明在等离子体室104为CCP等离子体室时的具有电感器382的电抗电路206，该电感器382耦合至等离子体室104。系统380与图3A的系统300相同，但在系统380中，等离子体室104为CCP等离子体室。当等离子体室104为CCP等离子体室时，电抗电路206包含电感器382而非电容器322A。电感器382耦合至输出O1，且耦合至电极106，例如CCP室的卡盘的上电极或下电极。

在一些实施方案中，使用可变电感器，而非使用电感器382。可变电感器的电感由控制器304以与控制器304控制电容器322A的电容的方式相同的方式控制。在许多实施方案中，电抗电路206包含彼此串联、或彼此并联、或其组合的方式耦合的多个电感器。其中一些电感器为可变的，而其余的电感器为固定的。在另一示例中，电抗电路206的所有电感器为可变的或固定的。

图4A为图形402的实施方案，用于说明放大方波形406的包络408的整形，该放大方波形406为在半桥式FET电路318(图3A及3B)的输出O1处所产生的放大方波形的示例。图形402描绘了放大方波形406的参数与时间t的关系。如图所示，放大方波形406在多个参数等级(例如低电平P1及高电平P2)之间转变。低电平P1具有比高电平P2的峰对峰幅值低的峰对峰幅值。

应注意，在一些实施方案中，并非产生具有整形包络408的放大方波形406，而产生具有不同形状(例如任意形、多电平脉冲形、连续波形、或三角形)的整形包络的另一放大方波形。

图4B为图形404的实施方案，其用于说明放大方波形406的高次谐波去除，该放大方波形406在半桥式FET电路318(图3A及3B)的输出O1处产生。图形404描绘了放大方波形406的参数与时间t的关系。放大方波形406由具有基频的波形408A以及具有高次谐波频率的大量波形(例如波形408B及408C)组成。波形408B具有二次谐波频率，且波形408C具有三次谐波频率。电抗电路206(图3A及3B)的高质量因子有助于从放大方波形406去除高次谐波，以在电抗电路206的输出处提供波形408A。波形408A从电抗电路206供应至电极106。波形408A是从电抗电路206输出的整形正弦波形的示例。

图5A为图形502的实施方案，其用于说明具有包络506的整形正弦波形504，该包络506为整形包络的示例。整形正弦波形504为从电抗电路206(图2)输出的整形正弦波形的示例。图形502描绘了整形正弦波形504的参数与时间t的关系。包络506为峰对峰参数(例如峰对峰电压)，且具有方形(例如脉冲形)。

图5B为图形508的实施方案，其用于说明三角形正弦波形510。三角形正弦波形510为从电抗电路206(图2)输出的整形正弦波形的示例。图形508描绘了三角形正弦波形510的参数对时间t的关系。三角形正弦波形510具有三角形包络512，其为整形包络的示例。

在一些实施方案中，从电抗电路206(图2)输出的整形正弦波形具有锯齿波形的包络。

图5C为图形514的实施方案，其用于说明多状态正弦波形516。图形514描绘了多状态正弦波形516的参数与时间t的关系。多状态正弦波形516为从电抗电路206(图2)输出的整形正弦波形的示例。多状态正弦波形516具有包络518，其具有多个状态S1、S2以及S3。包络518为整形包络的示例。状态S1期间的多状态正弦波形516的峰对峰参数大于状态S2期间的多状态正弦波形516的峰对峰参数。此外，状态S2期间的多状态正弦波形516的峰对峰参数大于状态S3期间的多状态正弦波形516的峰对峰参数。状态S1、S2以及S3在低于信号产生器306(图3A及3B)的操作频率的频率下重复。整形正弦波形516具有该操作频率。

在一些实施方案中，状态S1期间的多状态正弦波形516的峰对峰参数不同于(例如小于或大于)状态S2期间的多状态正弦波形516的峰对峰参数。此外，状态S2期间的多状态正弦波形516的峰对峰参数不同于(例如大于或小于)状态S3期间的多状态正弦波形516的峰对峰参数。并且，状态S3期间的多状态正弦波形516的峰对峰参数不同于(例如大于或小于)状态S1期间的多状态正弦波形516的峰对峰参数。

图5D为图形520的实施方案，其用于说明多状态正弦波形522。图形520描绘了多状态正弦波形522的参数与时间t的关系。多状态正弦波形522为从电抗电路206(图2)输出的整形正弦波形的示例。多状态正弦波形522具有包络524，其具有多个状态S1、S2、S3以及S4。包络524为整形包络的示例。状态S1期间的多状态正弦波形522的峰对峰参数大于状态S2期间的多状态正弦波形522的峰对峰参数。此外，状态S2期间的多状态正弦波形522的峰对峰参数大于状态S3期间的多状态正弦波形522的峰对峰参数。再者，状态S3期间的多状态正弦波形522的峰对峰参数大于状态S4期间的多状态正弦波形522的峰对峰参数。如图5D中所示，状态S1、S2、S3以及S4在低于信号产生器306(图3A及3B)的操作频率的频率下重复。整形正弦波形522具有该操作频率。

在一些实施方案中，状态S1期间的多状态正弦波形522的峰对峰参数不同于(例如小于或大于)状态S2期间的多状态正弦波形522的峰对峰参数。此外，状态S2期间的多状态正弦波形522的峰对峰参数不同于(例如大于或小于)状态S3期间的多状态正弦波形522的峰对峰参数。并且，状态S3期间的多状态正弦波形522的峰对峰参数不同于(例如大于或小于)状态S4期间的多状态正弦波形522的峰对峰参数。状态S4期间的多状态正弦波形522的峰对峰参数不同于(例如大于或小于)状态S1期间的多状态正弦波形522的峰对峰参数。

图5E为图形524的实施方案，其用于说明整形正弦波形526的多状态脉冲。图形524描绘了多状态正弦波形526的参数对时间t的关系。整形正弦波形526为从电抗电路206(图2)输出的整形正弦波形的示例。整形正弦波形526具有多状态包络528，其在状态S1至Sn之间交替，其中n为大于一的整数。例如，多状态包络528从状态S1转变至状态S2。多状态包络528进一步从状态S2转变至状态S3，依此类推，直到到达状态Sn为止。在一示例中，n的数值是在4至1000的范围内。举例而言，整形正弦波形526具有100个状态。状态S1至Sn周期性地重复。包络528为整形包络的示例。

应注意，状态S1至Sn中的一者期间的参数等级(例如峰对峰参数值)不同于状态S1至Sn中的另一者期间的参数等级。例如，状态S1至S5期间的峰对峰参数值是彼此不同的。如图5E中所示，状态S1至Sn在低于信号产生器306(图3A及3B)的操作频率的频率下重复。整形正弦波形526具有该操作频率。

图5F为图形530的实施方案，其用于说明整形正弦波形532的包络534。包络534为整形包络的示例。整形正弦波形532为从电抗电路206(图2)输出的整形正弦波形的示例。图形530描绘了整形正弦波形532的参数与时间t的关系。

整形正弦波形532具有包络534，其具有任意形状。例如，包络534具有周期性重复的多个状态S1至S8。在每一状态S1及S2期间，包络534具有零斜率。此外，在状态S3期间，包络534具有正斜率，而在状态S4期间，包络534具有负斜率。再者，在状态S5期间，包络534具有正斜率。在状态S6期间，包络534具有负斜率，而在状态S7期间，包络534具有正斜率。在状态S8期间，包络534具有负斜率。如图5F中所示，状态S1至S8在低于信号产生器306(图3A及3B)的操作频率的频率下重复。整形正弦波形532具有该操作频率。

应注意，在一些实施方案中，在状态S1至S8的一或多者期间，包络534具有与图5F中所示斜率不同的斜率。例如，在状态S4期间，整形正弦波形532具有正斜率或零斜率，而非负斜率。在另一示例中，在状态S5期间，整形正弦波形532具有负斜率或零斜率，而非正斜率。

图5G为图形536的实施方案，其用于说明具有连续波形的整形正弦波形538。例如，整形正弦波形538具有包络540，其为连续的，且并非从参数等级脉冲至另一参数等级。进一步说明，整形正弦波形538的峰对峰参数为常数、或落在该常数与该常数的预定变量之间。包络540为整形包络的示例。图形536描绘了整形正弦波形538的参数与时间t的关系。整形正弦波形538为从电抗电路206(图2)输出的整形正弦波形的示例。

图5H为图形540的实施方案，其用于说明脉冲形正弦波形的包络542，该脉冲形正弦波形从电抗电路206(图2)输出。图形540描绘了脉冲形正弦波形的功率与时间t(以毫秒为单位测量)的关系。具有包络542的脉冲形正弦波形与图5A的正弦波形504相似。包络542具有脉冲形状，且在低状态与高状态之间转变。低状态具有比高状态的功率电平低的功率电平(例如一或更多功率量)。例如，高状态的所有功率量在350至400瓦的范围内，而低状态的所有功率量在80至120瓦的范围内。

图5I为图形544的实施方案，其用于说明整形正弦波形的包络546，该整形正弦波形从电抗电路206(图2)输出。图形544描绘了整形正弦波形的功率与时间t(以毫秒为单位测量)的关系。具有包络546的整形正弦波形与图5B的正弦波形510相似。包络546为三角形。例如，包络546具有一正斜率，之后紧接着一负斜率。在该负斜率之后，紧接着另一正斜率，在其后为另一负斜率。

图6A为图形600的实施方案，该图形600为谐振图，其用于说明：随着信号产生器306(图3A及3B)的操作频率的变化，与电极106(图1)相关的电流与电压的比值大小的变化。图形600是在等离子体室104(图1)中没有等离子体被点燃时产生。在电极106处测量电流与电压。图形600描绘了电流与电压的比值的幅值的变化与信号产生器306的操作频率的关系。从图形600中可看出，当等离子体未在等离子体室104中点燃时，电极106的品质因子Q是高的。

图6B为图形602的实施方案，该图形602为谐振图，其用于说明：随着信号产生器306(图3A及3B)的操作频率的变化，在电极106(图1)处的电压、电流以及功率的变化。图形602描绘了在电极106处所测量的功率、电压以及电流对信号产生器306的操作频率的关系。图形描绘了当等离子体在等离子体室104(图1)中点燃时的功率、电压以及电流。信号产生器306的操作频率由控制器304(图3A及3B)控制，以控制在电极106处所测量的功率、电压以及电流。从图形602中可看出，相比于图形600中所示的质量因子，在电极106处的质量因子Q降低，其是因为等离子体室104中的等离子体消耗能量。

图7A为图形702的实施方案，其用于说明在整个晶片表面的离子饱和电流Isat(以毫安(mA)为单位测量)。图形702描绘了在等离子体室104(图1)中所处理的不同晶片的离子饱和电流对距晶片中心的距离的关系，等离子体室104耦合至无匹配器等离子体源102(图1)，而在无匹配器等离子体源102与等离子体室104之间没有耦合RF匹配器及RF电缆。与晶片中心的距离是以毫米(mm)为单位测量。不同的功率比率对于径向的离子饱和电流的影响显示于图7A中。

图7B为图形704的实施方案，其用于说明当RF匹配器及RF电缆用于系统1902中时(于以下显示于图19中)的离子饱和电流。系统1902包含RF电缆1908及RF匹配器1906(图19)。图形704描绘了离子饱和电流与距晶片中心的距离的关系。不同的功率比率对于径向的离子饱和电流的影响显示于图形704中。应注意，当使用系统100(图1)或系统1302时，在整个晶片表面的离子饱和电流存在相似性。

图8为图形800的实施方案，其用于说明：相较于使用RF匹配器所实现者，使用图1的系统100有助于实现等离子体室104(图1)中的等离子体阻抗的相似调谐范围。图形800描绘了等离子体室104中的等离子体的电抗X与等离子体的电阻R的关系。图形800包含具有等离子体的电阻值与电抗值的多个调谐范围T1、T2以及T3，且调谐范围T1、T2以及T3是在无匹配器等离子体源102耦合至等离子体室104时(如图1所示)所实现的。等离子体的电阻与电抗的所有调谐范围T1、T2以及T3通过使用图1的系统100而实现。

图9A为图形902的实施方案，其用于说明在电抗电路206(图2)的输出处供应功率以提供至电极106(图2)。该功率依据包络904而加以整形。图形902描绘了功率与时间t的关系。

图9B为图形906的实施方案，其用于说明：供应至等离子体室104(图1)的整形正弦波形的电压与时间t的关系。电压具有脉冲形包络908，其进一步具有上边界908A及下边界908B。边界908A及908B限定峰对峰电压。

图9C为图形910的实施方案，用于说明从功率FET(例如FET 318A或FET 318B(图3A、3B以及3D))、在输出O1处(图3A及3B)所提供的电压。输出O1处的电压具有包络912，其进一步具有上边界912A及下边界912B。边界912A及912B限定峰对峰电压。

图9D为图形914的实施方案，用于说明从该功率FET(图3A、3B以及3D)、在输出O1处所提供的电流。输出O1处的电压具有包络916，其进一步具有上边界916A及下边界916B。边界916A及916B限定峰对峰电流。

图10A为图形1000之实施方案，其用于说明：信号产生器306(图3A及3B)的操作频率与时间t(以毫秒(ms)为单位测量)的关系的绘图1002。控制器304(图3A、3B以及3D)在少于预定时段内(例如少于或等于50微秒(ms)内)对操作频率进行调谐。例如，控制器304对信号产生器306的操作频率造成的任何变化经由栅极驱动器311、半桥式FET电路318以及电抗电路206(图3A、3B以及3D)而在少于或等于50微秒内传递至电极106。该预定时段有助于实现等离子体室104中的等离子体的等离子体阻抗。预定时段的另一示例包含100微秒。例如，在介于10微秒至100微秒之间的时段内调谐操作频率。预定时段的又一示例包含70微秒。例如，在介于20微秒至70微秒之间的时段内调谐操作频率。当对操作频率进行调谐时，存在信号产生器306的自调节。

图10B为图形1004的实施方案，其用于说明：在半桥式FET电路318(图3A、3B以及3D)的输出O1处所测量的电压信号1006B及电流信号1006A在第一时段期间为同相，以达到供应至电极106的功率电平。图形1004描绘了电流信号1006A及电压信号1006B与时间t的关系。从图形1004中可看出，在时间为0.95毫秒时，电流信号1006A及电压信号1006B两者皆为同相。

图10C为图形1008的实施方案，其用于说明：电压信号1006B及电流信号1006A在第二时段期间为同相，以实现供应至电极106的功率电平。图形1008描绘了电流信号1006A以及电压信号1006B与时间t的关系。从图形1008中可看出，在时间约为1毫秒时，电流信号1006A及电压信号1006B两者皆为同相。

图10D为图形1010的实施方案，其用于说明：电压信号1006B及电流信号1006A在第三时段期间为同相，以达到供应至电极106的功率电平。图形1010描绘了电流信号1006A以及电压信号1006B与时间t的关系。从图形1010中可看出，在时间为1.05毫秒时，电流信号1006A与电压信号1006B两者皆为同相。因此，应注意，在第一、第二以及第三时段期间，电流信号1006A与电压信号1006B同相，以在第一、第二以及第三时段期间实现功率电平。

图11A为系统1100的实施方案的图案，其用于说明下列各者的树1101：FETs1102A、1102B、1102C、1102D、1102E、1102F、1102G、1102H、1102I、1102J、1102K、1102L、1102M、1102N、1102O、与1102P、以及变压器1106A、1106B、1106C、1106D、1106E、1106F、与1106G。

系统1100包含树1101、电容器322A以及等离子体负载。等离子体负载在点燃时包含电极106和等离子体。树1101包含多个半桥式电路1104A、1104B、1104C、1104D、1104E、1104F、1104G、与1104H。半桥式电路1104A包含FETs 1102A以及1102B。相似地，半桥式电路1104B包含FETs 1102C以及1102D，半桥式电路1104C包含FETs 1102E以及1102F，半桥式电路1104D包含FETs 1102G以及1102H，且半桥式电路1104E包含FETs 1102I以及1102J。此外，半桥式电路1104F包含FETs1102K以及1102L，半桥式电路1104G包含FETs 1102M以及1102N，且半桥式电路1104H包含FETs 1102O以及1102P。

FETs 1102A、1102C、1102E、1102G、1102I、1102K、1102M以及1102O的栅极端子耦合至栅极驱动器1152A(图11B)，且FETs 1102B、1102D、1102F、1102H、1102J、1102L、1102N、与1102P的栅极端子耦合至另一栅极驱动器1152B(图11B)。

半桥式电路1104A的输出OUT1耦合至变压器1106A的一次绕组1108A。相似地，半桥式电路1104B的输出OUT2耦合至变压器1106A的一次绕组1108B。此外，半桥式电路1104C的输出OUT3耦合至变压器1106B的一次绕组1108C，且半桥式电路1104D的输出OUT4耦合至变压器1106B的一次绕组1108D。并且，半桥式电路1104E的输出OUT5耦合至变压器1106C的一次绕组1108E，且半桥式电路1104F的输出OUT6耦合至变压器1106C的一次绕组1108F。半桥式电路1104G的输出OUT7耦合至变压器1106D的一次绕组1108G，且半桥式电路1104H的输出OUT8耦合至变压器1106D的一次绕组1108H。

此外，变压器1106A的二次绕组1108H耦合至变压器1106E的一次绕组1108L。并且，变压器1106B的二次绕组1108I耦合至变压器1106E的一次绕组1108M。相似地，变压器1106C的二次绕组1108J耦合至变压器1106F的一次绕组1108N。并且，变压器1106D的二次绕组1108K耦合至变压器1106F的一次绕组1108O。

变压器1106E的二次绕组1108P耦合至变压器1106G的一次绕组1108R。相似地，变压器1106F的二次绕组1108Q耦合至变压器1106G的一次绕组1108S。变压器1106G的二次绕组1108T经由输出O1而耦合至电容器322A。

应注意，当FETs 1102A、1102C、1102E、1102G、1102I、1102K、1102M以及1102O为导通时，FETs 1102B、1102D、1102F、1102H、1102J、1102L、1102N、与1102P为不导通。例如，在通过来自栅极驱动器1152A的信号使FETs 1102A、1102C、1102E、1102G、1102I、1102K、1102M以及1102O导通之时或时段期间，通过来自栅极驱动器1152B的信号使FETs 1102B、1102D、1102F、1102H、1102J、1102L、1102N、与1102P关断。相似地，在通过来自栅极驱动器1152B的信号使FETs 1102B、1102D、1102F、1102H、1102J、1102L、1102N、与1102P导通之时或时段期间，通过来自栅极驱动器1152A的信号使FETs 1102A、1102C、1102E、1102G、1102I、1102K、1102M以及1102O关断。

当FETs 1102A、1102C、1102E、1102G、1102I、1102K、1102M以及1102O为导通时，在输出OUT1及OUT2处产生的正电压经由变压器1106A、1106E以及1106G而进行变压；在输出OUT3及OUT4处产生的正电压经由变压器1106B、1106E以及1106G而进行变压；在输出OUT5及OUT6处产生的正电压经由变压器1106C、1106F以及1106G而进行变压；并且在输出OUT7及OUT8处产生的正电压经由变压器1106D、1106F以及1106G而变压为在输出O1处的正电压。

相似地，当FETs 1102B、1102D、1102F、1102H、1102J、1102L、1102N、与1102P为导通时，在输出OUT1及OUT2处产生的负电压经由变压器1106A、1106E以及1106G而进行变压；在输出OUT3及OUT4处产生的负电压经由变压器1106B、1106E以及1106G而进行变压；在输出OUT5及OUT6处产生的负电压经由变压器1106C、1106F以及1106G而进行变压；并且在输出OUT7及OUT8处产生的负电压经由变压器1106D、1106F以及1106G而变压为在输出O1处的负电压。

应注意，由树1101的DC电压源Vdc所产生的电压信号由控制器304所控制(图3A、3B以及3D)，其被以相同于控制由电压源Vdc所产生的电压信号(图3A、3B以及3D)的方式进行控制。例如，控制器304耦合至树1101的DC电压源Vdc，以控制由DC电压源所产生的电压信号。

应注意，预定功率电平基于下列各项而实现：树1101的DC电压源数量、用于树1101中的FETs数量、以及树1101的各电压源的最大可实现电压。例如，在输出O1处的预定功率电平随着用于树1101中的半桥式电路数量的改变而变化。举例而言，当半桥式电路数量增加时，FETs的数量增加。随着FETs的数量增加，FETs的输出阻抗增加。并且，随着树1101中的半桥式电路的数量增加，DC电压源的数量增加。因此，在输出O1处达到的预定功率电平改变。

在许多实施方案中，耦合于树1101的半桥式电路的DC电压源的最大可实现电压不同于耦合于树1101的另一半桥式电路的另一DC电压源的最大可实现电压。例如，具有最大可实现电压Vdc1的电压源耦合至半桥式电路1104A，而具有最大可实现电压Vdc2之另一电压源耦合至半桥式电路1104B。

在一些实施方案中，将预定数量的FETs整合于芯片上。例如，将半桥式电路的两个FETs整合于一芯片上，而将另一半桥式电路的两个FETs整合于另一芯片上。在另一实施方案中，将四个FET支电路整合于一芯片上，而将另一组的四个FET支电路整合于另一芯片上。

图11B为系统1150的实施方案的图案，用于说明使用FETs318A、318B、318C、318D、318E以及318F的树1156以在O1输出处产生放大方波形。系统1150与图3A的系统300或图3B的系统348相同，但在系统1150中，相较于系统300或348所用的FETs而使用较多数量的FETs。此外，系统1150使用栅极驱动电路1158而非栅极驱动器311(图3A、3B以及3D)。在无匹配器等离子体源102(图1)内，使用栅极驱动电路1158，而非栅极驱动器311(图3A、3B以及3D)。此外，在无匹配器等离子体源102内使用树1156，而非半桥式FET电路318(图3A、3B以及3D)。

系统1150包含栅极驱动电路1158、树1156、电容器322A以及电极106。栅极驱动电路1158包含栅极驱动器1152A与栅极驱动器1152B。栅极驱动器1152B用作NOT栅极。栅极驱动器1152A及1152B的输入被耦合至信号产生器306(图3A、3B以及3D)。此外，栅极驱动器1152A的输出被耦合至FETs 318A至318C的栅极端子。并且，栅极驱动器1152A的供应电压端子被耦合至输出O1。相似地，栅极驱动器1152B的输出被耦合至FETs 318D至318F的栅极端子，且栅极驱动器1152B的供应电压端子被耦合至地电位。

FET 318A的漏极端子D被耦合至DC电压源1154A，FET 318B的漏极端子D被耦合至另一DC电压源1154B，且FET 318C的漏极端子D被耦合至又一DC电压源1154C。FETs 318A、318B以及318C中的每一个的源极端子耦合至输出O1。此外，FETs 318D、318E以及318F中的每一个的源极端子被耦合至地电位。FETs 318D、318E以及318F中的每一个的漏极端子耦合至输出O1。

应注意，FETs 318A与318F形成半桥式电路。相似地，FETs318B与318E形成另一半桥式电路。并且，FETs 318C与318D形成又一半桥式电路。

由信号产生器306所产生的方波信号由栅极驱动器1152A所接收，并被放大以产生栅极驱动信号1160A。相似地，由信号产生器306所产生的方波信号由栅极驱动器1152B所接收，并被放大以产生栅极驱动信号1160B，其相较于栅极驱动信号1160A而是反向脉冲的。例如，在栅极驱动信号1160A具有高电平(如高功率电平)之时或时段期间，栅极驱动信号1160B具有低电平(如低功率电平)。此外，在栅极驱动信号1160A具有低电平(如低功率电平)之时或时段期间，栅极驱动信号1160B具有高电平(如高功率电平)。在另一示例中，在栅极驱动信号1160A从低电平转变至高电平之时或时段期间，栅极驱动信号1160B从高电平转变至低电平。相似地，在栅极驱动信号1160A从高电平转变至低电平之时或时段期间，栅极驱动信号1160B从低电平转变至高电平。

栅极驱动信号1160A从栅极驱动器1152A的输出供应至FETs318A至318C的栅极端子。此外，栅极驱动信号1160B从栅极驱动器1152B的输出供应至FETs 318D至318F的栅极端子。由于栅极驱动信号1160B相较于栅极驱动信号1160A而为反向脉冲的，因此，在FETs318A、318B以及318C为导通之时或时段期间，FETs 318D、318E以及318F为不导通。另一方面，在FETs 318A、318B以及318C为不导通之时或时段期间，FETs318D、318E以及318F为导通。

此外，控制器304(图3A、3B以及3D)经由导线而耦合至电压源1154A，经由导线而耦合至电压源1154B，且经由导线而耦合至电压源1154C。控制器304将电压值提供至电压源1154A至1154C。在推模式期间，在接收到电压值之后，电压源1154A即产生电压信号，其经由FET 318A(当导通时)而传送至输出O1。相似地，在推模式期间，在接收到电压值之后，电压源1154B即产生电压信号，其经由FET 318B(当导通时)而传送至输出O1。并且，在推模式期间，响应于接收到电压值，电压源1154C产生电压信号，其经由FET 318C(当导通时)而传送至输出O1。当FETs 318A至318C在推模式时，在输出O1处产生正电压。

通过使供应至电压源1154A至1154C的电压值改变，控制器304对放大方波形的包络进行整形。例如，基于供应至电压源1154A至1154C的电压值的变化率，而在输出O1处产生具有任意形状的包络、或多状态脉冲形状的包络、或连续波形形状的包络的放大方波形。举例而言，为了产生多状态脉冲形状的包络，通过控制器304使电压值瞬时改变。在另一示例中，为了产生三角形脉冲的包络，通过控制器304使电压值在共同方向上(如增加或减少)周期性地改变达设定时段。在又一示例中，为了产生任意波形的包络，以随机方式使电压值瞬时改变及在共同方向上周期性地改变。

此外，在挽模式期间，通过栅极驱动信号1160A而使FETs318A至318C关断，且通过栅极驱动信号1160B而使FETs 318D至318F导通。在使FETs 318A至318C关断、且FETs 318D至318F导通的时段期间，在输出O1处产生负电压。通过在推挽模式下操作FETs 318A至318F而在输出O1处产生放大方波形。放大方波形经由输出O1而传送至电容器322A。

应注意，在一些实施方案中，任选地，将二极管并联耦合于树1156的FET的漏极端子与源极端子之间。例如，将二极管D1耦合于FET 318A的漏极端子与源极端子之间。相似地，将二极管D2耦合于FET 318B的漏极端子与源极端子之间，将二极管D3耦合于FET 318C的漏极端子与源极端子之间，将二极管D4耦合于FET 318D的漏极端子与源极端子之间。并且，将二极管D5耦合于FET 318E的漏极端子与源极端子之间，且将二极管D6耦合于FET318F的漏极端子与源极端子之间。二极管D1至D3限制输出O1处的正电压，且二极管D4至D6限制输出O1处的负电压。

应进一步注意，虽然树1156显示六个FETs，但在一些实施方案中，使用任何其他数量的FETs半桥式电路。例如，使用四、五、六、或十个半桥式电路，而非3个半桥式电路。

图11C为系统1170的实施方案的图案，其用于说明使用H电桥电路1172以给电极106供电。使用H电桥电路1172，而非半桥式电路。系统1170包含电压源Vdc、电容器1174、FETs 318A至318D、栅极驱动器1152A及1152B、栅极驱动器1152C、与栅极驱动器1152D。栅极驱动器1152C与栅极驱动器1152B相同(如具有相同结构及功能)，且栅极驱动器1152D与栅极驱动器1152A相同。

系统1170还包含多个二极管D5、D6、D7以及D8。二极管D5耦合于FET 318A的漏极端子与栅极端子之间。相似地，二极管D6耦合于FET 318B的漏极端子与栅极端子之间。此外，二极管D7耦合于FET 318C的漏极端子与栅极端子之间，且二极管D8耦合于FET 318D的漏极端子与栅极端子之间。

此外，栅极驱动器1152A的输出被耦合至FET 318A的栅极端子，且栅极驱动器1152B的输出被耦合至FET 318B的栅极端子。相似地，栅极驱动器1152C的输出被耦合至FET318C的栅极端子，且栅极驱动器1152D的输出被耦合至FET 318D的栅极端子。栅极驱动器1152A至1152D的输入被耦合至信号产生器306的输出。电容器322A和电极106被耦合于FETs318A与318C的源极端子之间、以及FETs 318B与318D的漏极端子之间。

当使FETs 318A及318D导通时，使FETs 318B及318C关断。例如，FETs 318A及318D接收栅极驱动信号1160A并被导通。此外，FETs318B及318C接收栅极驱动信号1160B并被关断。在另一示例中，在使FETs318A及318D导通之时或时段期间，使FETs 318B及318C关断。

相似地，当使FETs 318B及318C导通时，使FETs 318A及318D关断。例如，FETs 318B及318C接收栅极驱动信号1160B并被导通。此外，FETs 318A及318D接收栅极驱动信号1160B并被关断。在另一示例中，在使FETs 318B及318C导通之时或时段期间，使FETs 318A及318D关断。

当使FETs 318A及318D导通时，电流从电压源Vdc经由FET 318A、电容器322A、电极106以及FET 318D而流至大地。相似地，当使FETs 318B及318C导通时，电流从电压源Vdc经由FET 318C、电极106、电容器322A以及FET 318B而流至大地。因此，电流在两相反方向上流经电极106，以在一段频率周期期间于电极106的端子之间产生正与负电压。

图12A为系统1200的实施方案的图案，用于说明用于冷却FET电路板1202(如半桥式或H电桥电路板)的冷却板1204。半桥式FET电路318(图3A、3B以及3D)、或H电桥电路1172(图11C)、或树1101(图11A)、或树1156(图11B)被连接至FET电路板1202。冷却板1204包含冷却液体，其通过冷却板1204内的冷却管以冷却FET电路板1202的FETs，例如FETs318A-318F(图3A、3B以及11B)、或图11A的FETs、或图11C的FETs。

在一些实施方案中，冷却板1204定位在FET电路板1202上方，而非使冷却板1204位在FET电路板1202下方。

图12B-1为系统1210的实施方案的侧视图，用于说明多个集成电路芯片1214A、1214B以及1214C的冷却。系统1210包含冷却板1212、印刷电路板(PCB)1216以及芯片1214A、1214B以及1214C。各芯片1214A、1214B以及1214C包含电路，如半桥式FET电路318(图3A、3B以及3D)、或H电桥电路1172(图11C)、或树1101(图11A)、或树1156(图11B)。在一些实施方案中，各芯片1214A、1214B以及1214C包含任何数量的晶体管、或任何数量的半桥式电路或H电桥电路或树。

冷却板1212经由热胶1218(如散热膏或导热膏，其用于传导热)而耦合至印刷电路板1216及芯片1214A、1214B以及1214C。各芯片1214A、1214B以及1214C经由印刷电路板1216中的切口而接合至印刷电路板1216，以使芯片与冷却板1212相接触。此外，各芯片1214A、1214B以及1214C经由在芯片边缘的多个连接器而电气耦合至印刷电路板1216。例如，芯片1214A、1214B以及1214C被焊接至印刷电路板1216。

当冷却液体(例如水)经由冷却板1212内的一或更多冷却通道(例如冷却管)而输送时，冷却板1212冷却，以将由芯片1214A、1214B以及1214C的晶体管所产生的热传递离开芯片。各冷却通道作为冷却液体进入的入口及冷却液体离开的出口。此外，热胶1218有助于将由芯片1214A、1214B以及1214C的晶体管所产生的热传导离开芯片。

图12B-2为系统1211的实施方案的俯视等角视图，其用于说明集成电路芯片1214A、1214B以及1214C的冷却。系统1211包含栅极驱动电路1158、系统1210以及电抗电路206。栅极驱动器1158经由印刷电路板1216上的多个输入连接器而耦合至印刷电路板1216。此外，印刷电路板1216上的输出O1耦合至电抗电路206。冷却板1212定位在印刷电路板1216下方，且经由热胶1218(图12B-1)而耦合至印刷电路板1216。应注意，冷却板1212与芯片1214A、1214B以及1214C是水平放置的。例如，冷却板1212位于一水平面中，而芯片1214A、1214B以及1214C位于另一水平面中。

图12C为系统1220的实施方案的俯视等角视图，用于说明当芯片被竖直安装于印刷电路板1222上时，集成电路芯片1214A、1214B以及1214C的冷却。系统1220包含印刷电路板1222、冷却板1226以及板件1224。芯片1214A、1214B以及1214C被电气耦合至板件1224，板件1224被耦合至印刷电路板1222。此外，冷却板1226相对于印刷电路板1222而竖直接合。在板件1224与冷却板1226之间存在空间。冷却液体通过冷却板1226内的一或更多冷却通道，以将冷却板1226冷却。当冷却板1226是冷的时，由芯片1214A、1214B以及1214C所产生的热经由传导及对流而传递至远离芯片的区域。

图12D为系统1230的实施方案的俯视等角视图，其用于说明当冷却板1226与板件1224相邻设置时，集成电路芯片1214A、1214B以及1214C的冷却。冷却板1226被竖直接合至印刷电路板1222，且被耦合至板件1224以设置于板件1224旁边。在冷却板1226与板件1224之间没有空间。缺少空间使得冷却板1226与板件1224之间的任何杂散电容减小。冷却板1226被设置于板件1224的左侧，如图12D所示。

在许多实施方案中，将热胶1218(图12B-1)施用于冷却板1226与板件1224之间，以促进冷却板1226与板件1224之间的传导，以进一步促进芯片1214A、1214B以及1214C之冷却。

在一些实施方案中，冷却板1226被设置于板件1224的右侧且邻接于板件1224，而非设置于板件1224的左侧。

图12E为系统1240之实施方案的侧视图，用于说明将芯片1214A、1214B以及1214C冷却的实施方案。系统1240包含印刷电路板1219、集成电路封装件1242、散热器1244以及冷却风扇1246。散热器1244具有多个鳍片，其由金属(例如铝)制成。封装件1242耦合于印刷电路板1219的顶表面，且设置于印刷电路板1219的顶表面上。此外，散热器1244耦合于封装件1242的顶表面，且设置于封装件1242的顶表面上。并且，冷却风扇1246耦合至散热器1244，且设置于散热器1244上方。芯片1214A、1214B以及1214C嵌入在封装件1242中。

由芯片1214A、1214B以及1214C所产生的热经由散热器1244而传递离开芯片。此外，操作冷却风扇1246以将热传递离开芯片1214A、1214B以及1214C。

在许多实施方案中，使用多个冷却风扇，而非使用冷却风扇1246。在一些实施方案中，使用多个散热器，而非使用散热器1244。

图12F为系统1250的实施方案的侧视图，其用于说明将芯片1214A、1214B以及1214C冷却的另一实施方案。系统1250包含印刷电路板1219、封装件1242、散热器1244以及冷却板1252。系统1250与系统1240(图12E)相同，但取代冷却风扇1246(图12E)，冷却板1252被设置于散热器1244的顶表面上且耦合于散热器1244的顶表面。

冷却液体通过冷却板1252的一或更多通道而输送，以将冷却板1252冷却。当冷却板1252被冷却时，由芯片1214A、1214B以及1214C所产生的热经由散热器1244与冷却板1252而传递离开芯片，以将芯片冷却。

图12G为系统1260的实施方案的侧视图，用于说明将芯片1214A、1214B以及1214C冷却的又一实施方案。系统1260包含印刷电路板1219、封装件1242以及散热器1244。由芯片1214A、1214B以及1214C所产生的热通过传导而传递至散热器1244。

图12H为系统1270的实施方案的侧视图，其用于说明冷却板1274及容器1272，在其中铣削通道CH1及CH2。容器1272容纳无匹配器等离子体源102(图1)。例如，无匹配器等离子体源102定位在容器1272内的印刷电路板上。在容器1272的底表面中铣削通道CH1的一部分，而在冷却板1274的顶表面中铣削通道CH1的剩余部分。相似地，在容器1272的底表面中铣削通道CH2的一部分，而在冷却板1274之顶表面中铣削通道CH2的剩余部分。各通道CH1及CH2为U型。

此外，将O型环1276A附着于容器1272的底表面，而将另一O型环1276B附着于冷却板1274的顶表面。容器1272与冷却板1274彼此相接触，使得O型环1276A与1276B形成密封，以使通道CH1及CH2内的冷却液体被密封。冷却液体用于冷却被供电的组件，如半桥式FET电路318(图3A、3B以及3D)、或H电桥电路1172(图11C)、或树1101(图11A)、或树1156(图11B)。

在一些实施方案中，各通道CH1及CH2具有不同于U型的外形。在许多实施方案中，在容器1272与冷却板1274内铣削任何数量的通道。例如，在容器1272与冷却板1274内形成四个线型通道，而非为U型的各个通道CH1及CH2。

图13为冷却板1300的实施方案的等角视图。冷却板1300为冷却板1204(图12A)、1212(图12B-1及12B-2)、1226(图12C及12D)以及1252(图12F)的任一者的示例。冷却板1300包含冷却通道1304A(如管件)及另一冷却通道1304B。各冷却通道1304A及1304B具有接收冷却液体的入口以及冷却液体离开的出口。冷却通道1304A及1304B被嵌入在冷却板1300的本体1302(如金属板)中。

在一些实施方案中，取代管件而在本体1302中钻孔，以在冷却板1300内形成一或更多通道，以供冷却液体通过。

在许多实施方案中，使用智能冷板。例如，本文所述的冷板耦合至热电偶。热电偶被进一步耦合至控制器304(图3A、3B以及3D)。来自热电偶的信号被传送至控制器304。控制器304根据从热电偶接收的信号而判定冷板的温度。此外，控制器304被耦合至驱动器，该驱动器被耦合至智能冷板，以控制冷却液体流入及流出冷板的一或更多通道，以进一步控制智能冷板的温度。智能冷板的温度控制用于控制半桥式电路的温度，该半桥式电路被设置于智能冷板附近(例如与其相邻或相距短的距离)。智能冷板的此类温度控制使凝结的机会降低，以进一步使智能冷板与本文所述的半桥式电路的腐蚀机会降低。

图14A为系统1400的实施方案的图案，其用于说明ICP室1402与无匹配器等离子体源102的使用。室1402包含TCP线圈1404、介电窗1410以及室1402的真空壳体。介电窗1410定位在真空壳体的上方。TCP线圈1404定位在介电窗1410上方。

TCP线圈1404在一端耦合至无匹配器等离子体源102，而于相反端耦合至地电位或电容器。在相反端的电容器耦合至地电位。真空壳体还包含衬底支撑件1412，如静电卡盘或下电极。衬底支撑件1412经由RF匹配器1406而耦合至RF产生器1408。本文所用的RF匹配器参照图19于下文进一步说明。本文所用的RF产生器包含RF电源，其为产生正弦波信号的振荡器。这是与产生方波信号的信号产生器306(图3A、3B以及3D)相比较。RF匹配器1406经由RF电缆1409而耦合至RF产生器1408。

无匹配器等离子体源102将整形正弦波形供应至TCP线圈1404。此外，RF产生器1408产生RF信号(如正弦波信号)，该RF信号被供应至RF匹配器1406。RF匹配器1406将负载(例如衬底支撑件1412及等离子体室1402内的等离子体)的阻抗与源(例如RF产生器1408及RF电缆1409)的阻抗作匹配，以产生经修正的RF信号，其中负载耦合至RF匹配器1406的输出，源耦合至RF匹配器1406的输入。当除了供应一或多种处理气体至衬底支撑件1412与介电窗1410之间的间隙之外，还将整形正弦波形供应至TCP线圈1404且将经修正的RF信号供应至衬底支撑件1412时，等离子体被点燃或维持于真空壳体中，以对设置于等离子体室1402内的衬底108进行处理。处理气体的示例包括含氧气体、含氮气体以及含氟气体。

图14B为系统1403的实施方案的图案，用于说明ICP室1402的使用，其中无匹配器等离子体源102耦合至衬底支撑件1412，且TCP线圈1404经由RF匹配器1406而耦合至RF产生器1408。无匹配器等离子体源102经由连接部110而耦合至衬底支撑件1412，衬底108设置于衬底支撑件1412上以进行处理。此外，RF产生器1408经由RF电缆1409及RF匹配器1406而耦合至TCP线圈1404。除了供应一或多种处理气体至衬底支撑件1412与介电窗1410之间的间隙之外，经修正的RF信号从RF匹配器1406供应至TCP线圈1404，且整形正弦波形从无匹配器等离子体源102供应至衬底支撑件1412，以在等离子体室1402内点燃或维持等离子体。

图14C为系统1405的实施方案的图案，其用于说明ICP室1402的另一使用方式，其中无匹配器等离子体源102耦合至衬底支撑件1412，且另一无匹配器等离子体源102耦合至TCP线圈1404。无匹配器等离子体源102将整形正弦波形供应至TCP线圈1404，且无匹配器等离子体源102将整形正弦波形供应至衬底支撑件1412。当除了供应整形正弦波形至TCP线圈1404及衬底支撑件1412之外，还供应一或多种处理气体至衬底支撑件1412与介电窗1410之间的间隙时，在等离子体室1402内产生或维持等离子体。

应注意，在一些实施方案中，相较于耦合至衬底支撑件1412的无匹配器等离子体源102的晶体管数量，耦合至TCP线圈1404的无匹配器等离子体源102具有不同数量的放大电路或树的晶体管。例如，耦合至TCP线圈1404的无匹配器等离子体源102中的半桥式电路数量不同于耦合至衬底支撑件1412的无匹配器等离子体源102中的半桥式电路数量。

在许多实施方案中，耦合至TCP线圈1404的无匹配器等离子体源102的操作频率不同于耦合至衬底支撑件1412的无匹配器等离子体源102的操作频率。

在一些实施方案中，耦合至TCP线圈1404的无匹配器等离子体源102的操作频率与耦合至衬底支撑件1412的无匹配器等离子体源102的操作频率相同。

应进一步注意，系统1400(图14A)、1403(图14B)、或1405中的任一者用于处理衬底108(例如在其上执行导体蚀刻)。

图14D为系统1420的实施方案的图案，其说明无匹配器等离子体源102与法拉第屏蔽1422的耦合。系统1420包含ICP等离子体室1424。等离子体室1424包含TCP线圈1404、介电窗1410、法拉第屏蔽1422以及真空室。法拉第屏蔽1422定位在介电窗1410下方。无匹配器等离子体源102耦合至法拉第屏蔽1422，以将整形正弦波形供应至法拉第屏蔽1422，以使等离子体室1424内所执行的处理的残留材料沉积于介电窗1410上的机会降低。因此，等离子体室1424的壁部受保护而免于侵蚀。

在一些实施方案中，法拉第屏蔽1422定位在TCP线圈1404与介电窗1410之间。

图14E为系统1430的实施方案的图案，其用于说明TCP线圈1432A与另一TCP线圈1432B的多路复用。系统1430包含ICP等离子体室1434。ICP等离子体室1434包含衬底支撑件1412、介电窗1410以及TCP线圈1432A与1432B。

TCP线圈1432A耦合至无匹配器功率源102，且TCP线圈1432B耦合至另一无匹配器功率源102。系统1430还包含控制器1436，其耦合至无匹配器功率源102及另一无匹配器功率源102。

无匹配器功率源102及另一无匹配器功率源102彼此相对地多路复用操作。例如，在控制器1436传送信号以将耦合至TCP线圈1432A的无匹配器功率源102打开之时或时段期间，控制器1436传送信号以将耦合至TCP线圈1432B的无匹配器功率源102关掉。相似地，在控制器1436传送信号以将耦合至TCP线圈1432B的无匹配器功率源102打开之时或时段期间，控制器1436传送信号以将耦合至TCP线圈1432A的无匹配器功率源102关掉。

因此，当耦合至TCP线圈1432A的无匹配器功率源102提供功率至TCP线圈1432A时，耦合至TCP线圈1432B的无匹配器功率源102不提供功率至TCP线圈1432B。相似地，当耦合至TCP线圈1432B的无匹配器功率源102提供功率至TCP线圈1432B时，耦合至TCP线圈1432A的无匹配器功率源102不提供功率至TCP线圈1432A。例如，在功率从无匹配器功率源102提供至TCP线圈1432A的时段期间，另一无匹配器功率源102不提供功率至TCP线圈1432B。相似地，在功率从无匹配器功率源102提供至TCP线圈1432B的时段期间，另一无匹配器功率源102不提供功率至TCP线圈1432A。

在一些实施方案中，同时操作无匹配器功率源两者，而非执行多路复用操作，在多路复用操作中，耦合至TCP线圈1432A的无匹配器功率源102与耦合至TCP线圈1432B的另一无匹配器功率源102是多路复用处理的。例如，当耦合至TCP线圈1432A的无匹配器功率源102提供功率至TCP线圈1432A时，耦合至TCP线圈1432B的无匹配器功率源102还提供功率至TCP线圈1432B。举例而言，在功率从无匹配器功率源102提供至TCP线圈1432A的时段期间，另一无匹配器功率源102还提供功率至TCP线圈1432B。

图15A为系统1500的实施方案的图案，用于说明无匹配器等离子体源102与CCP室1502的使用。系统1500包含CCP室1502及无匹配器等离子体源102。CCP室1502包含衬底支撑件1412(如静电卡盘)，且还包含上电极1504，其面向衬底支撑件1412。衬底支撑件1412经由RF匹配器1406而耦合至RF产生器1408。无匹配器等离子体源102经由连接部110而供应整形正弦波形至上电极1504，以在等离子体室1502中产生或维持等离子体。此外，经修正的RF信号从RF匹配器1406供应至衬底支撑件1412。此外，当除了供应整形正弦波形之外，还供应一或多种处理气体至衬底支撑件1412与上电极1504之间的间隙时，等离子体在CCP室1502中产生或维持，以对衬底108进行处理，衬底108被设置于衬底支撑件1412上方。

在一些实施方案中，衬底支撑件1412经由RF匹配器而耦合至RF产生器，而非使衬底支撑件1412耦合至地电位。RF产生器产生RF信号，其被提供至RF匹配器。RF匹配器对RF信号进行修正，以产生经修正的RF信号。经修正的RF信号被供应至衬底支撑件1412，以在等离子体室1502中产生或维持等离子体。

在许多实施方案中，衬底支撑件1412耦合至地电位，而非耦合至RF产生器。

图15B为系统1510的实施方案的图案，其用于说明无匹配器等离子体源102与CCP室1502的使用，其中无匹配器等离子体源102耦合至衬底支撑件1412。此外，上电极1504耦合至地电位。无匹配器等离子体源102经由连接部110而供应整形正弦波形至衬底支撑件1412。此外，当除了供应整形正弦波形至衬底支撑件1412之外，还供应一或多种处理气体至衬底支撑件1412与上电极1504之间的间隙时，等离子体于CCP室1502中产生或维持。产生或维持等离子体以对衬底108进行处理，衬底108设置于衬底支撑件1412上方。

在一些实施方案中，上电极1504经由RF匹配器而耦合至RF产生器，而非使上电极1504耦合至地电位。RF产生器产生RF信号，其被提供至RF匹配器。RF匹配器对RF信号进行修正，以产生经修正的RF信号。经修正的RF信号被供应至上电极1504，以在等离子体室1502中产生或维持等离子体。

图15C为系统1520的实施方案的图案，其用于说明无匹配器等离子体源102与CCP室1502的使用，其中无匹配器等离子体源102耦合至衬底支撑件1412，且另一无匹配器等离子体源102耦合至上电极1504。无匹配器等离子体源102经由连接部110而供应整形正弦波形至衬底支撑件1412，且无匹配器等离子体源102经由连接部110而供应整形正弦波形至上电极1504。此外，当除了供应整形正弦波形至衬底支撑件1412及上电极1504之外，还供应一或多种处理气体至衬底支撑件1412与上电极1504之间的间隙时，等离子体于CCP室1502中产生或维持。产生或维持等离子体以对衬底108进行处理，衬底108被设置于衬底支撑件1412上方。

应注意，系统1500(图15A)、1510(图15B)、或1520中的任一者用于处理衬底108(例如在其上执行介电质蚀刻操作)。

图15D为系统1530的实施方案的图案，其用于说明无匹配器功率源102以及RF产生器1408与1534耦合至CCP室1502的衬底支撑件1412。举例而言，无匹配器功率源102的操作频率不同于RF功率产生器1408的操作频率，且RF功率产生器1408的操作频率不同于RF功率产生器1534的操作频率。举例而言，无匹配器功率源102的操作频率为400kHz，RF功率产生器1408的操作频率为2MHz或13.56MHz或27MHz，且RF功率产生器1534的操作频率为60MHz。RF功率产生器1408与1534中的每一者包含产生正弦波形的振荡器，以将RF功率供应至衬底支撑件1412。RF功率产生器1408与1534皆不具有信号产生器306(图3A、3B以及3D)。

无匹配器功率源102将整形正弦波形提供至衬底支撑件1412。此外，RF功率产生器1408与1534将RF功率提供至衬底支撑件1412，以对衬底108进行处理。

图15E为系统1540的实施方案的图案，其用于说明无匹配器功率源102以及RF功率产生器1408与1534耦合至CCP室1502的上电极1504。无匹配器功率源102将整形正弦波形提供至上电极1504。此外，RF功率产生器1408与1534将RF功率提供至上电极1504，以对衬底108进行处理。

图15F为系统1550的实施方案的图案，其用于说明无匹配器功率源102以及RF功率产生器1408与1534耦合至CCP室1502的衬底支撑件1412，且用于进一步说明无匹配器功率源102以及RF功率产生器1408与1534耦合至CCP室1502的上电极1504。无匹配器功率源102将整形正弦波形提供至上电极1504。并且，另一无匹配器功率源102将整形正弦波形提供至衬底支撑件1412。此外，RF功率产生器1408与1534将RF功率提供至上电极1504，且另一组RF功率产生器1408与1534将RF功率提供至衬底支撑件1412，以对衬底108进行处理。

在一些实施方案中，衬底支撑件1412耦合至多个无匹配器等离子体源，该多个无匹配器等离子体源中的每一个为无匹配器等离子体源102。无匹配器等离子体源中的每一个具有不同的操作频率。例如，无匹配器等离子体源中的第一者具有400kHz或2MHz的操作频率。无匹配器等离子体源中的第二者具有27MHz的操作频率，且无匹配器等离子体源中的第三者具有60MHz的操作频率。

在许多实施方案中，上电极1504耦合至多个无匹配器等离子体源，该多个无匹配器等离子体源中的每一个为无匹配器等离子体源102。如上所述，无匹配器等离子体源中的每一个具有不同的操作频率。

在一些实施方案中，上电极1504耦合至多个无匹配器等离子体源，该多个无匹配器等离子体源中的每一个为无匹配器等离子体源102。此外，衬底支撑件1412耦合至多个无匹配器等离子体源，该多个无匹配器等离子体源中的每一个为无匹配器等离子体源102。如上所述，耦合至衬底支撑件1412的无匹配器等离子体源中的每一个具有不同的操作频率。相似地，如上所述，耦合至上电极1504的无匹配器等离子体源中的每一个具有不同的操作频率。

图16A为系统1600的实施方案的图案，其用于说明具有喷头1604的等离子体室1602，喷头1604耦合至无匹配器等离子体源102。系统1600包含等离子体室1602以及无匹配器等离子体源102。等离子体室1602具有喷头1604以及衬底支撑件1412，衬底支撑件1412耦合至地电位。喷头1604具有多个开口，以容许处理材料(如处理气体或液体材料，如金属材料)通往喷头1604与衬底支撑件1412之间的间隙，以对衬底108进行处理。例如，喷头1604用于在衬底108上执行原子层沉积或化学气相沉积。当除了供应整形正弦波形至喷头1604内的上电极之外，还供应一或更多种处理材料至衬底支撑件1412与喷头1604之间的间隙时，在等离子体室1602中产生或维持等离子体。产生或维持等离子体以对衬底108进行处理，衬底108设置在衬底支撑件1412顶部。

在一些实施方案中，等离子体室1602的衬底支撑件1412经由RF匹配器而耦合至RF产生器，而非使衬底支撑件1412耦合至地电位。RF产生器产生RF信号，其被提供至RF匹配器。RF匹配器对RF信号进行修正，以产生经修正的RF信号。经修正的RF信号被供应至等离子体室1602内的衬底支撑件1412，以在等离子体室1602内产生或维持等离子体。

图16B为系统1610的实施方案的图案，其用于说明无匹配器等离子体源102与衬底支撑件1412的耦合，而非与喷头1604耦合。系统1610包含等离子体室1602。无匹配器等离子体源102经由连接部110而耦合至衬底支撑件1412，且喷头1604耦合至地电位。当除了供应整形正弦波形至衬底支撑件1412之外，还供应一种或多种处理材料至衬底支撑件1412与喷头1604之间的间隙时，在等离子体室1602中产生或维持等离子体。产生或维持等离子体以对衬底108进行处理，衬底108设置于衬底支撑件1412顶部。

在一些实施方案中，喷头1604中的上电极经由RF匹配器而耦合至RF产生器，而非使上电极耦合至地电位。RF产生器产生RF信号，其被提供至RF匹配器。RF匹配器对RF信号进行修正，以产生经修正的RF信号。经修正的RF信号被供应至喷头1604中的上电极，以在等离子体室1602内产生或维持等离子体。

图16C为系统1620的实施方案的图案，其用于说明无匹配器等离子体源102与衬底支撑件1412的耦合，以及另一无匹配器等离子体源102与喷头1604的耦合。系统1620包含多个无匹配器等离子体源102及等离子体室1602。无匹配器等离子体源102经由连接部110而供应整形正弦波形至衬底支撑件1412，且无匹配器等离子体源102经由连接部110而供应整形正弦波形至喷头1604的上电极。当除了供应整形正弦波形至喷头1604中的上电极与衬底支撑件1412之外，还供应一种或多种处理材料至衬底支撑件1412与喷头1604之间的间隙时，在等离子体室1602中产生或维持等离子体。产生或维持等离子体以对衬底108进行处理，衬底108设置于衬底支撑件1412顶部。

图17A为系统1700的实施方案的图案，其用于说明多个无匹配器等离子体源(如无匹配器等离子体源102)与多个微源1704A、1704B、1704C以及1704D的耦合。系统1700包含多个无匹配器等离子体源及等离子体室1703。等离子体室1703包含多个微源1704A至1704D及真空室1702。无匹配器等离子体源102被耦合至微源1704A的电极，且另一无匹配器等离子体源102耦合至微源1704B的电极。相似地，又一无匹配器等离子体源102耦合至微源1704C的电极，且另一无匹配器等离子体源102耦合至微源1704D的电极。每一微源1704A至1704D为壳体，在壳体内形成等离子体。

当供应一或多种处理气体及整形正弦波形至微源1704A时，等离子体在微源1704A内产生，并从微源1704A与真空室1702之间的开口被提供至真空室1702。此外，当供应一或多种处理气体及整形正弦波形至微源1704B时，等离子体在微源1704B内产生，并从微源1704B与真空室1702之间的开口被提供至真空室1702。相似地，在微源1704C及1704D内所产生的等离子体被供应至真空室1702。

真空室1702包含衬底支撑件1412，衬底108设置于衬底支撑件1412上。从微源1704A至1704D进入真空室1702的等离子体用于处理衬底108。

图17B为系统1710的实施方案的图案，其用于说明衬底支撑件1412与RF产生器1408以及无匹配器等离子体源102的耦合。系统1710包含微源1704A、1704B、1704C以及1704D和等离子体室1703。

此外，在系统1710中，RF产生器1408耦合至衬底支撑件1412，且无匹配器等离子体源102也耦合至衬底支撑件1412。耦合至衬底支撑件1412的无匹配器等离子体源102的操作频率不同于RF产生器1408的操作频率。例如，当耦合至衬底支撑件1412的无匹配器等离子体源102在400kHz或2MHz的频率下操作时，RF产生器1408是在13.56MHz或27MHz或60MHz的频率下操作。在另一示例中，当耦合至衬底支撑件1412的无匹配器等离子体源102在13.56MHz或27MHz或60MHz的频率下操作时，RF产生器1408在400kHz或2MHz的频率下操作。无匹配器等离子体源102将放大方波形供应至衬底支撑件1412，且RF产生器1408将RF功率供应至衬底支撑件1412，以对等离子体室1703内的衬底108进行处理。

图17C为系统1720的实施方案的图案，其用于说明从无匹配器等离子体源102提供RF功率至卡盘1722内的栅极1726A与1726B，以及从RF产生器1408提供RF功率至卡盘1722的阴极。系统1720包含等离子体室1730、RF产生器1408、无匹配器等离子体源102、另一RF产生器1408以及另一无匹配器等离子体源102。等离子体室1730包含内TCP线圈1724A与外TCP线圈1724B。此外，等离子体室1730包含卡盘1722，例如静电卡盘。

RF产生器1408耦合至内TCP线圈1724A，且无匹配器等离子体源耦合至外TCP线圈1724B。此外，无匹配器等离子体源102耦合至卡盘1722的栅极1726A，且另一无匹配器等离子体源102耦合至栅极1726B。另一RF产生器1408耦合至卡盘1722的阴极。

RF产生器1408将RF功率提供至内TCP线圈1724A。此外，耦合至外TCP线圈1724B的无匹配器等离子体源102将放大方波形供应至外TCP线圈1724B。再者，耦合至栅极1726A的无匹配器等离子体源102将放大方波形供应至栅极1726A。此外，耦合至栅极1726B的无匹配器等离子体源102将放大方波形供应至栅极1726B。此外，耦合至阴极的RF产生器1408将RF功率提供至阴极，以对衬底108进行处理。

图18为系统1800的实施方案的图案，其用于说明用于容纳无匹配器等离子体源102的壳体1802。系统1800包含壳体1802及等离子体室1803。等离子体室1803的示例包含等离子体室104(图1)、ICP室1402(图14A-14C)、ICP室1424(图14B)、CCP室1502(图15A-15C)以及等离子体室1602(图16A-16C)以及图17A中所图示的等离子体室1703。例如，壳体1802具有与中央处理单元(CPU)外壳或鞋盒的尺寸相似的尺寸。

此外，系统1800包含网络1810、服务器1812以及控制终端1814。壳体1802为容器，用于包围印刷电路板1808。多个芯片1804A、1804B以及1804C耦合至印刷电路板1808。芯片1804A具有控制器板302(图3A、3B以及3D)。另外，芯片1804具有栅极驱动器，例如栅极驱动器311(图3A、3B以及3D)或栅极驱动电路1158(图11B)、或栅极驱动器1152A至1152D(图11C)。此外，芯片1804C具有半桥式FET电路318(图3A、3B以及3D)、H电桥电路1172(图11C)、树1101(图11A)、或树1156(图11B)。

网络1810的示例包含计算机网络，例如因特网、内部网络、或其组合。控制终端1814的示例包含计算机，例如笔记本电脑、桌面计算机、平板、或智能型手机。控制终端1814经由服务器1812及网络1810而连接至多个壳体(如壳体1802)，以经由多个壳体而控制多个等离子体室。

应注意，相较于RF产生器的外壳及RF匹配器的外壳的尺寸，壳体1802的尺寸小许多。除了节省所使用的空间之外，壳体1802的尺寸减小还节省了成本。

冷却板1806为芯片1804C提供冷却。冷却板1806定位在芯片1804C下方或上方。例如，冷却板1806经由热胶而耦合至芯片1804C。

在一些实施方案中，控制器板302与栅极驱动器定位在相同的芯片上。此外，在许多实施方案中，栅极驱动器、以及半桥式FET电路318、树1101、和树1156中的任一者定位在相同的芯片上。再者，在若干实施方案中，控制器板302、以及半桥式FET电路318、树1101、和树1156中的任一者定位在相同的芯片上。并且，在一些实施方案中，控制器板302、栅极驱动器、以及半桥式FET电路318、树1101、和树1156中的任一者定位在相同的芯片上。

图19为系统1902的实施方案的框图，其用于说明RF电缆1908及RF匹配器1906。RF电缆1908的示例为同轴电缆。RF匹配器1906的示例为阻抗匹配器、或阻抗匹配电路、或阻抗匹配网络。RF匹配器1906具有多个电路组件，例如电感器、电容器、电阻器、或其组合。系统1902还包含RF产生器1904以及具有电极1912的等离子体室1910。

RF产生器1904包含RF电源，其产生具有正弦波形的RF信号。正弦波形的RF信号经由RF电缆1908而供应至RF匹配器1906。RF匹配器1906将负载(例如等离子体室1910)的阻抗与源(例如RF产生器1904以及RF电缆1908)的阻抗作匹配，以产生经修正的RF信号，其中负载耦合至RF匹配器1906的输出，源耦合至RF匹配器1906的输入。经修正的RF信号被供应至电极1912。系统100(图1)缺少在无匹配器等离子体源102与等离子体室104之间的RF电缆1908以及RF匹配器1906，RF电缆1908以及RF匹配器1906用于使功率从等离子体室104经由RF匹配器1906以及RF电缆1908而反射至RF源102(图1)的机会减少。

可通过包含下列各项的各种计算机系统构造以实行本文所述的实施方案：手持硬件单元、微处理器系统、基于微处理器的或可编程的消费性电子产品、迷你计算机、主计算机等。还可在分布式计算环境中实行本文所述的实施方案，在这些分布式计算环境中工作经由通过计算机网络链接的远程处理硬件单元执行。

在一些实施方案中，控制器(例如，主计算机等)为系统的一部分，该系统可为上述示例的一部分。该系统包含半导体处理设备，该半导体处理设备包含一个或多个处理工具、一个或多个室、一个或多个处理用平台和/或特定的处理组件(晶片基座、气体流动系统等)。该系统与电子设备整合，以在半导体晶片或衬底之处理之前、期间、以及之后，控制其运作。电子设备被称为控制器，其可控制系统的各种组件或子部件。取决于处理需求和/或系统类型，将控制器程序设计成控制本文所公开的任何处理，包含处理气体的传送、温度设定(例如，加热和/或冷却)、压力设定、真空设定、功率设定、RF产生器设定、RF匹配电路设定、频率设定、流速设定、流体传送设定、位置和操作设定、进出与系统连接或接合的工具及其他转移工具和/或负载锁的晶片转移。

广义而言，在许多实施方案中，将控制器定义为具有接收指令、发布指令、控制运作、启动清洗操作、启动终点测量等的许多集成电路、逻辑、内存和/或软件的电子设备。集成电路包含：储存程序指令的硬件形式的芯片、数字信号处理器(DSPs)、定义为专用集成电路(ASICs)、可编程逻辑装置(PLDs)的芯片和/或一或更多微处理器、或执行程序指令(例如，软件)的微控制器。程序指令为以不同的单独设定(或程序档案)的形式而传达至控制器或系统的指令，该单独设定(或程序档案)为实行处理(在半导体晶片上，或是对半导体晶片)而定义操作参数。在一些实施方案中，操作参数由工艺工程师所定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间实现一个或多个处理步骤。

在一些实施方案中，控制器为计算机的一部分，或耦合至计算机，该计算机与系统整合、耦合至系统、或以网络连接至系统、或以其组合方式连接至系统。例如，控制器在容许晶片处理的远程访问的“云端”或晶片厂(fab)主计算机系统的全部或部分中。控制器使系统能够远程访问，以监控制造运作的当前进度、检查过去制造运作的历史、由多个制造运作而检查趋势或效能指标，以改变当前处理的参数、设定当前处理之后的处理步骤、或开始新的处理。

在一些实施方案中，远程计算机(例如，服务器)通过计算机网络提供处理配方至系统，该网络包含局域网络或因特网。远程计算机包含用户接口，其可实现参数和/或设定的输入、或对参数和/或设定进行程序化，接着将该参数和/或该设定由远程计算机传达至系统。在一些示例中，控制器以处理晶片的设定的形式接收指令。应理解，设定特定地针对将在晶片上执行的处理的类型及控制器接合或控制的工具的类型。因此，如上所述，控制器为分布式，例如通过包含以网络的方式连接彼此且朝向共同目的(例如，本文所述的执行程序)而运作的一或更多分离的控制器。用于此目的的分布式控制器的示例包含在室上、与位于远程的一或更多集成电路(例如，在作业平台电平处、或作为远程计算机的一部分)进行通信的一或更多集成电路，两者结合以控制室中的处理。

在许多实施方案中，系统包含但不限于：等离子体蚀刻室、沉积室、旋转冲洗室、金属电镀室、清洗室、斜角边缘蚀刻室、物理气相沉积(PVD)室、化学气相沉积(CVD)室、原子层沉积(ALD)室、原子层蚀刻(ALE)室、离子注入室、以及在半导体晶片的制造和/或加工中相关联、或使用的任何其他半导体处理室。

应进一步注意，虽然上述操作参照变压耦合式等离子体(TCP)反应器而描述，但在一些实施方案中，上述操作应用于其他类型的等离子体室，例如导体工具等。

如上所述，取决于将通过工具执行之处理，控制器与半导体制造工厂中的一或更多的以下各项进行通信：其他工具电路或模块、其他工具组件、群集工具、其他工具接口、邻近的工具、相邻的工具、遍布工厂的工具、主计算机、另一控制器、或材料运输中所使用的工具，该材料运输中所使用的工具将晶片容器输送往返于工具位置和/或装载端口。

有鉴于以上实施方案，应理解，其中一些实施方案采用许多以计算机实施的操作，其涉及储存于计算机系统中的数据。这些计算机实行的操作是操控物理量的操作。

其中一些实施方案涉及硬件单元或执行这些操作的设备。该设备特别地针对专用计算机而构建。当被定义为专用计算机时，该计算机执行其他处理、程序执行或非特殊用途的部分的例程，同时仍有特殊用途的操作的能力。

在一些实施方案中，通过储存于计算机内存中、或通过计算机网络获取的计算机程序以选择性地启用或配置的计算机来执行本文所述操作。当数据通过计算机网络获取时，可通过计算机网络上的其他计算机(例如，计算资源的云端)以处理该数据。

还可将本文所述的一或更多个实施方案编成非瞬时计算机可读介质上的计算机可读码。非瞬时计算机可读介质是储存数据的任何数据储存硬件单元(例如存储器装置等)，所述数据之后通过计算机系统读取。非瞬时计算机可读介质的示例包含硬盘、网络附加储存(NAS)、ROM、RAM、只读光盘(CD-ROMs)、可录式光盘(CD-Rs)、可重写光盘(CD-RWs)、磁带以及其他光学式及非光学式数据储存硬件单元。在一些实施方案中，非瞬时计算机可读介质包含分布于网络耦合计算机系统范围内的计算机可读有形介质，使得计算机可读码以分散方式储存及执行。

尽管上述的一些方法操作是以特定顺序呈现，但应理解，在许多实施方案中，在多个方法操作之间执行其他内务操作，或者，将方法操作调整成使得这些方法操作在稍微不同的时间发生，或者这些方法操作分布于容许多个方法操作以许多间隔发生的系统中，或者这些方法操作以不同于上述的顺序执行。

应进一步注意，在一实施方案中，来自上述任何实施方案的一或更多特征与任何其他实施方案的一或更多特征结合，而不偏离本发明所述的各种实施方案所描述的范围。

虽然前述的实施方案已针对清楚理解的目的而相当详细地加以描述，但应明白，某些改变与修改可在所附的权利要求的范围内实施。因此，本发明的实施方案应被视为说明性而非限制性的，且这些实施方案不应受限于本文中所提供的细节，而是可在所附的权利要求的范围和等同方案内修改。

Claims

1.一种系统，其包括：

直流(DC)轨道，其具有输出；

耦合到所述DC轨道的任意波形控制器，其中所述任意波形控制器被配置为向所述DC轨道提供多个电压值，其中所述多个电压值被提供以对在所述DC轨道的所述输出处产生的放大方波形进行整形，其中所述放大方波形经整形以在所述DC轨道的所述输出处提供整形波形；

耦合到所述DC轨道的电抗电路，其中所述电抗电路被配置为接收所述整形波形并从所述整形波形中去除多个谐波，以向等离子体室提供正弦射频(RF)波形。

2.根据权利要求1所述的系统，其中所述DC轨道包含DC电压源、第一晶体管和第二晶体管，其中所述DC电压源耦合到所述第一晶体管，并且所述第一晶体管耦合到所述第二晶体管。

3.根据权利要求2所述的系统，其中所述第一晶体管包含第一漏极端子和第一源极端子，其中所述第二晶体管包含第二漏极端子和第二源极端子，其中所述DC电压源耦合到所述第一漏极端子，其中所述第一源极端子耦合到所述第二漏极端子，并且所述第二源极端子耦合到地电位，其中所述输出位于所述第一源极端子和所述第二漏极端子之间。

4.根据权利要求3所述的系统，其中所述电抗电路是电容器，其中所述电容器耦合到所述DC轨道的所述输出。

5.根据权利要求1所述的系统，其中所述多个电压值被提供以对所述放大方波形的包络进行整形。

6.根据权利要求5所述的系统，其中所述包络经整形以实现所述放大方波形的多个参数状态，其中每个所述参数状态提供相应的参数水平。

7.根据权利要求1所述的系统，其中所述电抗电路是与所述DC轨道的所述输出耦合的电容器或电感器。

8.一种等离子体系统，其包括：

无匹配等离子体源，其包括：

直流(DC)轨道，其具有输出；

电抗电路，其耦合到所述DC轨道，其中所述电抗电路被配置为接收所述整形波形并从所述整形波形中去除多个谐波以提供正弦射频(RF)波形；以及

等离子体室，其包含电极，其中所述电极耦合到所述无匹配等离子体源以接收所述正弦RF波形。

9.根据权利要求8所述的等离子体系统，其中所述DC轨道包含DC电压源、第一晶体管和第二晶体管，其中所述DC电压源耦合到所述第一晶体管，并且所述第一晶体管耦合到所述第二晶体管。

10.根据权利要求9所述的等离子体系统，其中所述第一晶体管包含第一漏极端子和第一源极端子，其中所述第二晶体管包含第二漏极端子和第二源极端子，其中所述DC电压源耦合到所述第一漏极端子，其中所述第一源极端子耦合到所述第二漏极端子，并且所述第二源极端子耦合到地电位，其中所述输出位于所述第一源极端子和所述第二漏极端子之间。

11.根据权利要求10所述的等离子体系统，其中所述电抗电路是电容器，其中所述电容器耦合到所述DC轨道的所述输出。

12.根据权利要求8所述的等离子体系统，其中所述多个电压值被提供以对所述放大方波形的包络进行整形。

13.根据权利要求12所述的等离子体系统，其中所述包络经整形以实现所述放大方波形的多个参数状态，其中每个所述参数状态提供相应的参数水平。

14.根据权利要求8所述的等离子体系统，其中所述电抗电路是与所述DC轨道的所述输出耦合的电容器或电感器。

15.一种方法，其包括：

从任意波形控制器向具有输出的直流(DC)轨道提供多个电压值；

通过所述多个电压值对在所述DC轨道的所述输出处产生的放大方波形进行整形以在所述输出处提供整形波形；

从所述整形波形中去除多个谐波以向等离子体室提供正弦射频(RF)波形。

16.根据权利要求15所述的方法，其中所述DC轨道包含DC电压源、第一晶体管和第二晶体管，其中所述DC电压源耦合到所述第一晶体管，并且所述第一晶体管耦合到所述第二晶体管。

17.根据权利要求16所述的方法，其中所述第一晶体管包含第一漏极端子和第一源极端子，其中所述第二晶体管包含第二漏极端子和第二源极端子，其中所述DC电压源耦合到所述第一漏极端子，其中所述第一源极端子耦合到所述第二漏极端子，并且所述第二源极端子耦合到地电位，其中所述输出位于所述第一源极端子和所述第二漏极端子之间。

18.根据权利要求17所述的方法，其中所述多个谐波的所述去除由电抗电路执行，其中所述电抗电路是与所述DC轨道的所述输出耦合的电容器。

19.根据权利要求15所述的方法，其中对所述放大方波形的所述整形包含对所述放大方波形的包络进行整形。

20.根据权利要求19所述的系统，其中对所述放大方波形的所述包络的所述整形被执行以实现所述放大方波形的多个参数状态，其中每个所述参数状态提供相应的参数水平。