KR20200039835A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20200039835A
KR20200039835A KR1020207010180A KR20207010180A KR20200039835A KR 20200039835 A KR20200039835 A KR 20200039835A KR 1020207010180 A KR1020207010180 A KR 1020207010180A KR 20207010180 A KR20207010180 A KR 20207010180A KR 20200039835 A KR20200039835 A KR 20200039835A
Authority
KR
South Korea
Prior art keywords
insulating film
layer
inorganic insulating
conductive layer
transparent conductive
Prior art date
Application number
KR1020207010180A
Other languages
English (en)
Other versions
KR102259916B1 (ko
Inventor
마사토시 요코야마
시게키 고모리
마나부 사토
겐이치 오카자키
슌페이 야마자키
？페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020217016244A priority Critical patent/KR102644240B1/ko
Publication of KR20200039835A publication Critical patent/KR20200039835A/ko
Application granted granted Critical
Publication of KR102259916B1 publication Critical patent/KR102259916B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/02—Materials and properties organic material
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor

Abstract

본 발명의 목적은, 표시 장치의 신뢰성을 향상시키도록 유기 절연막으로부터의 방출 가스로 인한 트랜지스터의 특성 변동을 억제하는 것이다. 표시 장치는 트랜지스터(150), 상기 트랜지스터(150)로 인한 요철을 저감하기 위하여 트랜지스터(150) 위에 제공된 유기 절연막(117), 및 유기 절연막(117) 위의 용량 소자(170)를 포함한다. 유기 절연막(117)의 전체면이 트랜지스터(150)의 상측에서 용량 소자(170)의 구성 요소로 덮이지 않고, 유기 절연막(117)으로부터의 방출 가스가 유기 절연막(117)의 상면의 노출부로부터 외부로 방출될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 일 형태는 표시 장치 및 표시 장치의 제작 방법에 관한 것이다.
액정 표시 장치나, 일렉트로루미네선스(EL)를 이용한 발광 표시 장치로 대표되는 플랫 패널 디스플레이 등의 표시 장치에 많이 사용되는 트랜지스터는 각각, 유리 기판 위에 형성된, 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 반도체를 포함한다.
상기 실리콘 반도체 대신에, 반도체 특성을 나타내는 산화물(이하, 산화물 반도체라고 함)이 트랜지스터에 사용되는 기술이 주목되고 있다.
예를 들어, 산화물 반도체로서 In-Ga-Zn 산화물층을 사용하여 트랜지스터가 제작되고, 이 트랜지스터가 표시 장치의 화소의 스위칭 소자 등으로서 사용되는 기술이 개시(開示)되어 있다(특허문헌 1 참조).
일본국 공개 특허 제2007-123861호
채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터에서, 수소 또는 수분 등의 불순물이 산화물 반도체에 진입하면, 캐리어가 생겨, 트랜지스터의 전기적 특성이 변동된다.
그러므로 표시 장치에 포함되는 트랜지스터에서, 수소 또는 수분 등의 불순물이, 트랜지스터 위에 제공된 유기 절연막으로부터 트랜지스터의 반도체층에 의도하지 않게 진입하는 경우, 반도체층의 캐리어 밀도가 증가되어 트랜지스터의 특성이 변동된다.
또한, 트랜지스터의 특성이 변동되면 표시 장치의 표시 품질 및 신뢰성이 저하된다는 문제가 있다.
상술한 점에서, 본 발명의 일 형태의 목적은, 표시 장치에 포함되는 트랜지스터의 전기적 특성의 변동을 억제하여 신뢰성을 향상시키는 것이다. 다른 목적은, 트랜지스터를 포함하는 표시 장치의 표시 품질의 저하를 억제하여 신뢰성을 향상시키는 것이다.
본 발명의 일 형태에 따른 표시 장치는, 트랜지스터, 상기 트랜지스터로 인한 요철을 저감하기 위하여 제공된, 트랜지스터 위의 유기 절연막, 및 유기 절연막 위의 용량 소자를 포함한다. 유기 절연막의 전체면이 용량 소자의 구성 요소(투명 도전층들 및 무기 절연막)로 덮이지 않는 구성에 의하여, 유기 절연막으로부터 방출되는 가스(방출 가스라고도 함)가 상기 유기 절연막의 상면의 일부로부터 상기 유기 절연막 외부로 방출될 수 있다.
본 발명의 일 형태는, 트랜지스터; 트랜지스터를 덮는 제 1 무기 절연막; 제 1 무기 절연막 위의 유기 절연막; 유기 절연막 위의 제 1 투명 도전층; 제 1 투명 도전층 위의 제 2 무기 절연막; 제 2 무기 절연막을 개재(介在)하여 적어도 제 1 투명 도전층 위에 제공되고 유기 절연막 및 제 1 무기 절연막에 형성된 개구에서 트랜지스터의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되는 제 2 투명 도전층; 및 제 2 투명 도전층 위의 액정층을 포함하는 화소부를 포함하는, 표시 장치다. 화소부에서, 제 2 무기 절연막의 단부는 유기 절연막과 중첩되는 영역에 있다.
제 2 무기 절연막의 단부가 유기 절연막과 중첩되는 영역에 있는 경우, 유기 절연막은 제 2 무기 절연막과 중첩되지 않는 영역을 갖는다. 그러므로 유기 절연막으로부터의 방출 가스는, 유기 절연막에서 제 2 무기 절연막과 중첩되지 않고 노출되는 영역으로부터 상방으로 방출될 수 있다.
또한, 상술한 구성에서, 유기 절연막에서 제 2 무기 절연막과 중첩되지 않는 영역은 트랜지스터와 중첩되어도 좋다.
본 발명의 다른 일 형태는, 트랜지스터; 트랜지스터를 덮는 제 1 무기 절연막; 제 1 무기 절연막 위의 유기 절연막; 유기 절연막 위의 제 1 투명 도전층; 제 1 투명 도전층 위의 제 2 무기 절연막; 제 2 무기 절연막을 개재하여 적어도 제 1 투명 도전층 위에 제공되고 유기 절연막 및 제 1 무기 절연막에 형성된 개구에서 트랜지스터의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되는 제 2 투명 도전층; 및 제 2 투명 도전층 위의 액정층을 포함하는 표시 장치다. 액정층 및 유기 절연막은 적어도 부분적으로 서로 접촉된다.
또한, 상술한 바와 같은 구성에서, 액정층과 유기 절연막은 트랜지스터와 중첩되는 영역에서 서로 접촉되어도 좋다.
트랜지스터는 산화물 반도체층에 채널이 형성되는 트랜지스터이어도 좋다.
제 1 무기 절연막 및 제 2 무기 절연막 각각은 질화 실리콘막 또는 질화산화 실리콘막인 것이 바람직하다.
유기 절연막은 아크릴을 포함하는 막이 바람직하다. 아크릴 등의 유기 수지를 사용함으로써 평탄한 면을 쉽게 얻을 수 있다.
제 2 무기 절연막과, 제 1 투명 도전층 또는 제 2 투명 도전층 사이의 굴절률의 차이는, 제 1 투명 도전층 또는 제 2 투명 도전층의 굴절률의 10% 이하가 바람직하고, 5% 이하가 더 바람직하다. 또한, 유기 절연막의 굴절률과 투명 도전층의 굴절률 사이의 굴절률을 갖는 막이, 유기 절연막과 제 1 투명 도전층 사이에 형성되는 것이 바람직하다.
표시 장치에서, 액정층에서의 배열은, 제 1 투명 도전층과 제 2 투명 도전층 사이에서 생긴 전계에 따라 제어된다.
또한, 제 1 무기 절연막과 제 2 무기 절연막이 적어도 부분적으로 서로 접촉되는 것이 바람직하다.
본 발명의 일 형태에 따라, 표시 장치에 포함되는 트랜지스터의 전기적 특성의 변동을 억제할 수 있어, 높은 신뢰성을 얻을 수 있다. 또한, 트랜지스터를 포함하는 표시 장치의 표시 품질의 저하를 억제할 수 있어, 높은 신뢰성을 얻을 수 있다.
첨부 도면에서;
도 1의 (A)는 본 발명의 일 형태에 따른 표시 장치를 도시한 상면도이고 도 1의 (B)는 본 발명의 일 형태에 따른 표시 장치를 도시한 단면도.
도 2의 (A)~(C)는 각각 본 발명의 일 형태에 따른 표시 장치를 도시한 상면도.
도 3은 각 질량 대 전하비에서의 방출 가스의 이온 강도를 나타낸 것.
도 4는 기판 표면 온도에 대한 각 질량 대 전하비에서의 가스의 이온 강도를 나타낸 것.
도 5의 (A)는 본 발명의 일 형태에 따른 표시 장치를 도시한 상면도이고 도 5의 (B)는 본 발명의 일 형태에 따른 표시 장치를 도시한 단면도.
도 6의 (A)는 본 발명의 일 형태에 따른 이미지 센서의 예를 도시한 회로도이고 도 6의 (B)는 본 발명의 일 형태에 따른 이미지 센서의 예를 도시한 단면도.
도 7의 (A)~(C)는 본 발명의 일 형태에 따른 태블릿 단말의 예를 도시한 도면.
도 8의 (A)~(C) 각각은 본 발명의 일 형태에 따른 전자 기기의 예를 도시한 도면.
본 발명의 실시형태를 첨부 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은, 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 실시형태의 기재에 제한되어 해석(解釋)되지 않는다.
또한, 이하에 설명되는 실시형태에서, 같은 부분은 도면간에서 같은 부호로 나타내어진다. 도면에 도시된 구성 요소의 두께, 폭, 상대적인 위치 관계 등은 실시형태의 설명을 명확하게 하기 위하여, 과장되는 경우가 있다.
또한, 본 명세서 등에서의 "위" 등의 용어는, 구성 요소가 다른 구성 요소의 "바로 위"에 위치되는 것을 반드시 가리키지 않는다. 예를 들어, "절연막 위의 게이트 전극층"이라는 표현은 절연막과 게이트 전극층 사이에 추가적으로 구성 요소가 있는 경우를 가리킬 수 있다. "아래"에 대해서도 마찬가지다.
본 명세서 등에 있어서 "전극층"이나 "배선층"이라는 용어는, 이들 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극층"은 "배선층"의 일부로서 사용될 수 있고, "배선층"은 "전극층"의 일부로서 사용될 수 있다. 또한, 예를 들어, "전극층"이나 "배선층"이라는 용어는, 복수의 "전극층"이나 "배선층"의 조합도 가리킬 수 있다.
예를 들어, "소스" 및 "드레인"의 기능은, 반대 극성의 트랜지스터가 사용되거나 회로 동작에서 전류가 흐르는 방향이 바뀌는 경우에 서로 전환되는 경우가 있다. 또한, 본 명세서에서 "소스" 및 "드레인"이라는 용어는 서로 전환될 수 있다.
또한, 본 명세서 등에서 "전기적으로 접속"이라는 용어는, 구성 요소가 어떤 전기적 작용을 갖는 것을 통하여 접속되는 경우를 포함한다. 여기서, "어떤 전기적 작용을 갖는 것"은, 그것을 통하여 접속되는 구성 요소 사이를 전기 신호가 송수신될 수 있으면, 특별히 한정되지 않는다.
"어떤 전기적 작용을 갖는 것"의 예는 전극 및 배선이다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태에 따른 표시 장치에 대하여 도면을 참조하여 설명한다. 도 2의 (A)~(C)는 각각 본 실시형태의 표시 장치를 도시한 상면도다.
도 2의 (A)는 본 발명의 일 형태에 따른 표시 장치를 도시한 상면도다. 도 2의 (A)에서, 제 1 기판(101) 위에 제공된 화소부(1000)를 둘러싸도록, 실재(sealant)(1001)가 제공되고, 제 2 기판(102)을 사용하여 밀봉된다. 도 2의 (A)에서, 제 1 기판(101) 위의 실재(1001)에 의하여 둘러싸인 영역과 다른 영역에서, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 각각 형성된 주사선 구동 회로(1004) 및 신호선 구동 회로(1003)가 실장된다. 다양한 신호나 전위는, FPC(Flexible Printed Circuit)(1018a) 및 FPC(1018b)로부터, 각각 별도로 형성된 신호선 구동 회로(1003), 주사선 구동 회로(1004), 및 화소부(1000)에 공급된다.
또한, 별도로 형성된 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, TAB(Tape Automated Bonding) 방법 등이 이용될 수 있다. 도 2의 (A)에 COG 방법에 의하여 신호선 구동 회로(1003) 및 주사선 구동 회로(1004)가 실장되는 예를 도시하였다.
또한, 표시 장치는, 표시 소자가 밀봉되는 패널, 및 컨트롤러를 포함하는 IC 등이 상기 패널에 실장된 모듈을 포함한다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치를 포함)을 가리킨다. 또한, FPC, TAB 테이프, 또는 TCP 등의 커넥터가 장착된 모듈, TAB 테이프 또는 끝에 프린트 배선판이 제공된 TCP를 갖는 모듈, 및 COG 방법에 의하여 표시 소자에 IC(Integrated Circuit)가 직접 실장된 모듈도 표시 장치의 범주에 포함된다.
또한, 본 실시형태에서 설명하는 표시 장치의 구성은 상술한 구성에 한정되지 않는다. 도 2의 (B)에 도시된 바와 같이, 제 1 기판(101) 위에 제공된 화소부(1000) 및 주사선 구동 회로(1004)를 둘러싸도록 실재(1001)가 제공되어도 좋다. 제 2 기판(102)은 화소부(1000) 및 주사선 구동 회로(1004) 위에 제공되어도 좋다. 따라서 화소부(1000) 및 주사선 구동 회로(1004)는, 제 1 기판(101), 실재(1001), 및 제 2 기판(102)에 의하여 표시 소자와 함께 밀봉된다.
실재(1001)로서는, 대표적으로, 가시광 경화성 수지, 자외선 경화성 수지, 또는 열경화성 수지를 이용하는 것이 바람직하다. 대표적으로는, 아크릴 수지, 에폭시 수지, 아민 수지 등을 사용할 수 있다. 또한, 광 중합 개시제(대표적으로는 자외선 광 중합 개시제), 열 경화제, 필러, 또는 커플링제가 실재(1001)에 포함되어도 좋다.
도 2의 (B) 및 (C)에서, 제 1 기판(101) 위의 실재(1001)에 의하여 둘러싸인 영역과 다른 영역에, 별도로 준비된 기판 위의 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 신호선 구동 회로(1003)가 실장된다. 또한, 다양한 신호 및 전위는, FPC(1018)로부터 별도로 형성된 신호선 구동 회로(1003)와, 주사선 구동 회로(1004) 및 화소부(1000)에 공급된다.
또한, 도 2의 (B)에, 신호선 구동 회로(1003)가 별도로 형성되고 제 1 기판(101)에 실장되는 예를 도시하였고, 도 2의 (C)에 신호선 구동 회로(1003)가 FPC(1018) 상에 실장되는 예를 도시하였다. 또한, 본 실시형태의 표시 장치의 구성은 상기 구성에 한정되지 않는다. 주사선 구동 회로는 별도로 형성되고 나서 실장되어도 좋고, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되고 나서 실장되어도 좋다.
도 1의 (A) 및 (B)에 본 발명의 일 형태에 따른 표시 장치의 화소부(1000)에 포함되는 한 화소를 도시하였다. 도 1의 (A)는 화소부(1000)에 포함되는 화소의 일부를 도시한 상면도이고, 도 1의 (B)는 도 1의 (A)에서의 일점 쇄선 A-B를 따른 단면도다.
본 발명의 일 형태에 따른 표시 장치에 포함되는 화소부는, 제 1 기판(101) 위에 제공된 트랜지스터(150); 트랜지스터(150) 위의 제 1 무기 절연막(114)(무기 절연막(113) 및 무기 절연막(115)의 적층); 제 1 무기 절연막(114) 위의 유기 절연막(117); 유기 절연막(117) 위의 용량 소자(170); 유기 절연막(117) 및 용량 소자(170) 위의 액정층(125); 액정층(125) 위의 제 2 기판(102); 및 제 2 기판(102)에 제공된 투명 도전층(127)을 포함한다. 용량 소자(170)는 투명 도전층(121), 투명 도전층(123), 및 투명 도전층(121)과 투명 도전층(123) 사이에 개재된 제 2 무기 절연막(119)을 포함한다.
또한, 도 1의 (B)에서 알다시피, 제 2 무기 절연막(119)의 단부는 유기 절연막(117)과 중첩되는 영역에 있다. 따라서, 제 2 무기 절연막(119)과 유기 절연막(117)이 서로 중첩되지 않는 영역이 있으므로 유기 절연막(117)으로부터의 방출 가스가 유기 절연막(117)의 노출되는 영역으로부터 상방으로 방출될 수 있다. 또한, 제 2 무기 절연막(119)은 트랜지스터(150)와 중첩되는 영역에 제공되지 않고, 유기 절연막(117)과 제 2 무기 절연막(119)이 서로 중첩되지 않고 유기 절연막(117)이 노출되는 영역이 트랜지스터(150)와 중첩된다. 또한, 유기 절연막(117)은 제 2 무기 절연막(119), 투명 도전층(121), 및 투명 도전층(123)과 중첩되지 않는, 노출되는 영역을 갖는다.
본 발명의 일 형태에 따른 표시 장치는 유기 절연막(117) 위에 제 2 무기 절연막(119)이 제공되지 않고, 유기 절연막(117)의 상면의 일부가 노출되고, 유기 절연막(117)의 방출 가스가 유기 절연막(117)의 상면의 일부로부터 외부로 방출되는 영역을 갖는다. 그러므로 방출 가스가 트랜지스터 측에 진입되는 것을 방지하고 트랜지스터(150)의 특성이 변동되기 어려워서 표시 품질의 저하가 방지된, 신뢰성이 높은 표시 장치를 얻을 수 있다.
트랜지스터(150)는, 제 1 기판(101) 위의 게이트 전극층(105); 게이트 전극층(105)을 덮는 게이트 절연층(107); 게이트 절연층(107) 위의 반도체층(109); 반도체층(109)에 접촉되는 소스 전극층(111a) 및 드레인 전극층(111b)을 포함한다.
트랜지스터(150)에서의 반도체층에는, 실리콘계 반도체(비정질 실리콘, 다결정 실리콘 등), 산화물 반도체(산화 아연, 산화 인듐 등) 등이 사용될 수 있다. 본 실시형태에서, 반도체층(109)에 사용되는 바람직한 반도체로서 산화물 반도체가 사용되는 경우를 설명한다.
무기 절연막(113) 및 무기 절연막(115)은 제 1 무기 절연막(114)으로서 트랜지스터(150) 위에 형성된다. 또한, 제 1 무기 절연막(114)의 구성은 이들에 한정되지 않고, 필요한 기능에 따라 절연막의 단층 구조 또는 이들의 적층 구조로 하여도 좋다.
트랜지스터(150) 위에 제공되는 무기 절연막(113)으로서, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화질화 실리콘, 질화산화 실리콘, 산화 하프늄, 산화 탄탈럼 등의 산화물 절연층을 사용할 수 있다. 또한, 무기 절연막(113)은 이들 화합물을 사용하여 단층 구조 또는 2층 이상의 적층 구조로 형성될 수 있다.
여기서 산화질화 실리콘이란, 질소보다 산소의 함유량이 많은 것을 말하며, 예컨대 산소가 50atomic% 이상 70atomic% 이하, 질소가 0.5atomic% 이상 15atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하의 범위의 농도로 포함되는 산화질화 실리콘을 가리킨다. 또한, 산소, 질소, 및 실리콘의 비율은, RBS(Rutherford backscattering spectrometry) 또는 HFS(Hydrogen Forward Scattering)를 사용하여 측정한 경우에 상술한 범위 내에 들어간다. 또한, 구성 원소의 비율의 합이 100atomic%를 초과하지 않는다.
무기 절연막(113) 위의 무기 절연막(115)은, 수소 등의 불순물이 반도체층(109)에 진입되는 것을 방지하는 기능(이하, 이 기능은 수소 블로킹성이라고도 함) 및 산화물 반도체층 중의 산소 등이 방출되는 것을 방지하는 기능을 갖는 층이다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 무기 절연막(115)에 의하여, 반도체층(109)으로부터 외부로의 산소 확산, 및 유기 절연막(117) 및 외부로부터 반도체층(109)으로의 수소 등의 불순물 진입을 방지할 수 있다.
산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막으로서는 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막을 예로서 들 수 있다.
트랜지스터(150)로 인한 요철을 저감하기 위한 평탄화 절연층으로서 기능하는 유기 절연막(117)이 무기 절연막(115) 위에 제공된다. 평탄화 절연층은 평탄화 절연층 위에 제공되는 액정층의 배향 불량 등을 방지하고 표시 품질을 향상시키기 위하여 제공된다. 유기 절연막이 평탄화 절연층으로서 사용되면 평탄한 면을 쉽게 얻을 수 있다.
유기 절연막(117)에는, 예컨대, 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아마이드, 또는 에폭시 수지 등의, 내열성을 갖는 유기 재료가 사용될 수 있다. 또한, 이들 재료 중 어느 것으로부터 형성되는 복수의 절연막을 적층시킴으로써 유기 절연막(117)을 형성하여도 좋다.
용량 소자(170)가 유기 절연막(117) 위에 형성된다. 용량 소자(170)는, 유기 절연막(117) 위의 투명 도전층(121), 투명 도전층(121) 위의 제 2 무기 절연막(119), 및 제 2 무기 절연막(119) 위의 투명 도전층(123)을 포함한다. 용량 소자(170)의 투명 도전층(123)은, 제 1 무기 절연막(114) 및 유기 절연막(117)에 제공되는 개구에서 트랜지스터(150)의 드레인 전극층(111b)과 접촉된다.
유기 절연막(117) 위의 용량 소자(170)는 투명 도전층(121), 제 2 무기 절연막(119), 및 투명 도전층(123)으로 형성된다. 즉, 투명 도전층(121)은 용량 소자(170)의 한쪽 전극으로서 기능하고, 투명 도전층(123)은 용량 소자(170)의 다른 쪽 전극으로서 기능하고, 제 2 무기 절연막(119)은 용량 소자(170)의 유전체로서 기능한다.
용량 소자(170)의 축적 용량은, 소정의 기간 동안 전하가 유지될 수 있도록 트랜지스터(150)의 누설 전류 등을 고려하여 설정된다. 축적 용량은 트랜지스터의 오프 전류 등을 고려하여 설정되어도 좋다. 산화물 반도체막을 포함하는 트랜지스터를 사용함으로써, 각 화소의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하의 용량을 갖는 축적 용량이 되면 충분하다.
산화물 반도체층을 포함하는 트랜지스터에서, 오프 상태에서의 전류(오프 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호가 오랫동안 유지될 수 있고, 온 상태에서 기록 간격을 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있어, 소비 전력을 억제하는 효과가 있다. 또한, 산화물 반도체층을 사용한 트랜지스터는, 높은 전계 효과 이동도를 나타내도록 제어될 수 있어, 고속으로 구동할 수 있다.
투명 도전층(121) 및 투명 도전층(123) 각각은 가시광 투광성을 갖는 재료를 사용하여 형성된다. 투광성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연, 그래핀 등이 사용될 수 있다. 또한, 여기서, "투명"이란, 가시광에 대한 투광성을 갖는 것을 가리키고, 가시광을 투과하는 물체를 투명 물체로 부른다. 또한, 광이 산란되더라도 광의 일부를 투과하는 물체는 투명 물체로 부른다. 또한, 가시광 파장 영역의 다른 일부에서 광을 반사하더라도, 가시광 파장 영역의 일부에서의 광을 적어도 투과하면, 물체를 투명 도전층으로 부를 수 있다. 용량 소자(170)가 투명 재료를 사용하여 형성되는 경우, 개구율을 상승할 수 있다.
여기서, 유기 절연막(117)에 사용되는 유기 수지의 대표적인 예인 아크릴 수지로부터의 방출 가스를 조사하여 얻은 결과를 나타낸다.
시료로서, 유리 기판 상에 아크릴 수지가 도포되고, 250℃의 질화 가스 분위기하에서 1시간 가열 처리를 수행하였다. 또한, 아크릴 수지는 가열 처리를 수행한 후에 1.5μm의 두께를 갖도록 형성되었다.
제작된 시료로부터의 방출 가스의 측정을 TDS(Thermal Desorption Spectroscopy)에 의하여 수행하였다.
도 3에 기판 표면 온도가 250℃일 때의 각 질량 대 전하비(M/z라고도 함)에서의 방출 가스의 이온 강도를 나타내었다. 도 3에 나타낸 바와 같이, 물에 기인한 것으로 보이는 18의 질량 대 전하비를 갖는 이온의 가스(H2O 가스)와, 탄화 수소에 기인한 것으로 보이는, 28의 질량 대 전하비를 갖는 이온의 가스(C2H4 가스), 44의 질량 대 전하비를 갖는 이온의 가스(C3H8 가스), 및 56의 질량 대 전하비를 갖는 이온의 가스(C4H8 가스)가 검출되었다. 또한, 질량 대 전하비 각각의 근방에 가스의 프래그먼트 이온이 검출되었다.
도 4에 기판 표면 온도에 대한 각 질량 대 전하비(18, 28, 44, 및 56)에서의 가스의 이온 강도를 나타내었다. 기판 표면 온도가 55℃~270℃의 범위인 경우, 물에 기인한 것으로 보이는 18의 질량 대 전하비를 갖는 이온 강도는 55℃ 이상 100℃ 이하, 및 150℃ 이상 270℃ 이하의 범위에 피크를 갖는 것을 알 수 있다. 한편으로 탄화 수소에 기인한 것으로 보이는 28, 44, 및 56의 질량 대 전하비를 갖는 이온 강도는 150℃ 이상 270℃ 이하의 범위에 피크를 갖는 것을 알 수 있다.
상술한 바와 같이, 산화물 반도체막에서 불순물로서 기능하는 물, 탄화 수소 등은 유기 수지로부터 방출되는 것을 알았다. 특히, 물은 55℃ 이상 100℃ 이하의 비교적 낮은 온도에서도 방출되는 것을 알았다. 즉, 비교적 낮은 온도에서도 유기 수지에 기인하는 불순물이 산화물 반도체막에 도달하고, 트랜지스터의 전기적 특성을 열화시키는 것이 시사된다.
또한, 유기 수지가 물, 탄화 수소 등의 방출 가스를 투과시키지 않는 막(예를 들어, 질화 실리콘막, 질화산화 실리콘막, 또는 산화 알루미늄막)으로 덮인 경우, 유기 수지로부터의 가스의 방출이, 물, 탄화 수소 등의 방출 가스를 투과시키지 않는 막에 가해지는 압력을 높이고, 최종적으로 물, 탄화 수소 등의 방출 가스를 투과시키지 않는 막을 파괴하여 트랜지스터의 형상 결함의 원인이 될 수 있다는 것도 시사된다.
투명 도전층(121)과 투명 도전층(123) 사이에 개재된 제 2 무기 절연막(119)은 제 1 무기 절연막(114)과 같은 재료를 사용하여 형성될 수 있다. 제 2 무기 절연막(119)은 용량 소자(170)의 유전체로서 기능하기 때문에 용량 소자(170)에 필요한 유전율을 갖는 재료를 사용하여 형성되어도 좋다. 예를 들어, 산화 실리콘막 등보다 비유전율이 높은 질화 실리콘막을 사용하여 전극의 단위 면적당 정전 용량을 증가할 수 있다.
또한, 투명 도전층(121) 또는 투명 도전층(123)과 제 2 무기 절연막(119) 사이의 굴절률의 차이가, 투명 도전층(121) 또는 투명 도전층(123)의 굴절률의 바람직하게는 10% 이하, 더 바람직하게는 5% 이하인 절연층을 사용하는 것이 바람직하다. 투명 도전층(121) 또는 투명 도전층(123)과 제 2 무기 절연막(119) 사이의 굴절률의 차이가 작으면 제 2 무기 절연막(119)과 투명 도전층(121) 사이의 계면 또는 제 2 무기 절연막(119)과 투명 도전층(123) 사이의 계면에서 일어나는 광의 전반사가 억제되어 광의 손실을 저감할 수 있다.
또한, 마찬가지로, 유기 절연막(117)과 투명 도전층(121) 사이의 계면에서의 전반사를 방지하기 위하여, 유기 절연막(117)과 투명 도전층(121)의 굴절률 사이의 굴절률을 갖는 절연막이 유기 절연막(117)과 투명 도전층(121) 사이에 형성되어도 좋다. 또는, 상술한 바와 같은 복수의 절연막이 형성되고, 굴절률이 유기 절연막(117)으로부터 투명 도전층(121)으로 단계적으로 변화되는 구성이 채용되어도 좋다.
예를 들어, 유기 절연막으로서 일반적으로 사용되는 아크릴 수지의 굴절률은 1.49 정도이고, 투명 도전층(121)으로서 일반적으로 사용되는 인듐 주석 산화물의 굴절률은 2.0다. 따라서 유기 절연막(117)과 투명 도전층(121) 사이에 제공되는 절연막으로서는 1.5 이상 1.9 이하, 바람직하게는 1.6 이상 1.7 이하의 굴절률을 갖는 절연막이 바람직하게 사용된다. 상술한 절연막의 적층 구조가 채용되어도 좋다.
투명 도전층(121) 및 투명 도전층(123)에 사용되는 인듐 아연 산화물의 굴절률은 2.0다. 인듐 아연 산화물과 실질적으로 같은 굴절률을 갖는 재료인, 2.03 정도의 굴절률을 갖는 질화 실리콘의 막을 제 2 무기 절연막(119)으로서 바람직하게 사용할 수 있다.
또한, 제 2 무기 절연막(119)이 투명 도전층(121) 및 투명 도전층(123)과 함께 용량 소자를 형성하고, 용량 소자(170)의 유전체로서 기능하면, 제 2 무기 절연막(119)의 형상에 한정은 없다. 유기 절연막(117)으로부터의 방출 가스를 투과시키지 않는 막(예컨대, 질화 실리콘막 또는 질화산화 실리콘막)이 제 2 무기 절연막(119)으로서 사용되는 경우, 유기 절연막(117)의 전체면을 덮도록 제 2 무기 절연막(119)이 형성되면 유기 절연막(117)으로부터 방출되는 가스가 트랜지스터(150) 측에 확산되어 트랜지스터(150)의 특성을 변화시키는 경우가 있다.
또는, 유기 절연막(117)으로부터의 방출 가스가 방출되지 않아 유기 절연막(117)으로부터 제 1 무기 절연막(114) 및 제 2 무기 절연막(119)에 인가되는 압력이 높게 되고, 이로 인하여 형상 결함 및 제 2 무기 절연막(119)의 파괴가 일어나는 경우가 있다. 예를 들어, 형상 결함에 의하여 제 2 무기 절연막(119)은, 막 밀도가 낮은 영역 및 막이 부분적으로 소실되는 영역을 갖는 경우가 있다. 이런 영역이 형성되면, 반도체층(109)에 수소 등의 불순물이 쉽게 진입되어 트랜지스터(150)의 특성이 변동되는 경우가 있다.
따라서 제 2 무기 절연막(119)은 유기 절연막(117)으로부터의 가스가 상방(트랜지스터(150)와 반대 측 방향)으로 방출되도록 형성되는 것이 바람직하다. 구체적으로 말하면, 제 2 무기 절연막(119)의 단부는 유기 절연막(117)과 중첩되는 영역에 있는 것이 바람직하다. 제 2 무기 절연막(119)의 단부가 유기 절연막(117)과 중첩되는 영역에 있는 경우, 유기 절연막(117)의 전체면이 무기 절연막(113) 및 제 2 무기 절연막(119)으로 덮이지 않아, 유기 절연막(117)은, 유기 절연막(117)으로부터 방출 가스가 방출되는 노출부를 갖는다.
여기서, 유기 절연막(117)의 노출부란, 적어도 제 2 무기 절연막(119)과 중첩되지 않는 유기 절연막(117)의 영역을 가리킨다. 유기 절연막(117)이 노출부를 갖는 경우, 유기 절연막(117)으로부터의 방출 가스가 상방으로 방출될 수 있어 불순물이 트랜지스터(150)에 진입되는 것을 방지할 수 있다.
또한, 유기 절연막(117)의 노출되는 영역은 화소부(1000)의 어느 곳에 제공되어도 좋지만, 유기 절연막(117)으로부터 방출되는 가스는 수소 등의 불순물을 포함하기 때문에, 유기 절연막(117)으로부터 방출되는 가스가 트랜지스터(150) 측에 진입되지 않도록 유기 절연막(117)의 노출되는 영역이 제공되는 것이 바람직하다.
예를 들어, 유기 절연막(117)은, 트랜지스터(150)와 중첩되는 유기 절연막(117)의 영역에서 노출되는 영역을 적어도 일부에 가져도 좋다. 예를 들어, 유기 절연막(117)은 트랜지스터(150)의 소스 전극층(111a) 또는 드레인 전극층(111b)의 일부와 중첩되는 영역에서 노출되어도 좋다. 또는 유기 절연막(117)의 적어도 일부가, 유기 절연막(117)과 반도체층(109)이 서로 중첩되는 영역에서 노출되어도 좋다.
또한, 유기 절연막(117)으로부터의 가스가, 트랜지스터(150)에 포함되는 반도체층(109)과 대향하는, 유기 절연막(117)의 표면과 반대 면으로부터 방출되도록 유기 절연막(117)의 노출되는 영역이 반도체층(109)과 대향하지 않는, 유기 절연막(117)의 표면에 형성되어도 좋다. 또는 반도체층(109)과 대향하지 않는, 유기 절연막(117)의 표면(예를 들어, 도 1의 (B) 중 액정층(125)과 접촉되는 영역)이 반도체층(109)과 대향하는 유기 절연막(117)의 표면보다 노출되는 영역을 많이 갖는 것이 바람직하다.
또는, 유기 절연막(117)과 실재(1001)(미도시)가 서로 접촉되지 않고, 방출 가스가 유기 절연막(117)의 측면(실재(1001)와 대향하는 표면)으로부터 방출될 수 있도록, 절연층, 투명 도전층 등이 형성되지 않고, 유기 절연막(117)의 측면이 노출되는 영역을 갖는 구성이 채용되어도 좋다. 또한, 유기 절연막(117)의 단부는 제 2 무기 절연막(119)으로 덮여도 좋다.
본 실시형태에 기재된 표시 장치에서, 트랜지스터 위에 제공된 유기 절연막으로부터 방출되는 가스가 트랜지스터 측에 진입되지 않도록 유기 절연막의 노출부가 트랜지스터 위에 제공된다. 노출부는 상기 유기 절연막 위에 형성된, 무기 절연막과 중첩되지 않는 영역이다. 무기 절연막이 노출부와 접촉되지 않도록 형성되기 때문에 유기 절연막으로부터의 가스가 노출부로부터 방출될 수 있다. 따라서 유기 절연막으로부터 방출되는, 수소 등의 불순물을 포함하는 가스가 산화물 반도체층에 진입되는 것을 방지할 수 있고, 트랜지스터의 특성이 변동되는 것을 방지할 수 있어, 높은 표시 품질과 높은 신뢰성을 갖는 표시 장치를 얻을 수 있다.
트랜지스터(150)는 제 1 기판(101) 위에 게이트 전극층(105)을 포함한다.
제 1 기판(101)은, 적어도, 나중에 수행되는 가열 처리에 견딜 수 있을 만큼 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 사용할 수 있다.
또한, 제 1 기판(101)은, 제 1 기판(101)의 변형점보다 낮은 온도에서 미리 가열 처리를 수행함으로써, 수축(열수축이라고도 함)시키는 것이 바람직하고, 이로써 표시 장치의 제작 공정에서 수행되는 가열 처리에 의하여 제 1 기판(101)에 생기는 수축량을 저감할 수 있다. 따라서, 예컨대 노광 공정 등에서의 패턴의 어긋남을 억제할 수 있다. 또한, 제 1 기판(101) 표면에 부착된 수분, 유기물 등을 상기 가열 처리에 의하여 제거할 수 있다.
또한, 실리콘, 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 또는 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판 위에 절연층이 형성된 기판을 사용할 수도 있다.
게이트 전극층(105)은, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐으로부터 선택된 금속 원소; 상술한 금속 원소 중 어느 것을 구성 요소로서 포함하는 합금; 상술한 금속 원소 중 어느 것을 조합하여 포함하는 합금 등을 사용하여 형성될 수 있다. 또한, 망가니즈 및 지르코늄으로부터 선택된 하나 이상의 금속 원소가 사용되어도 좋다. 또한, 게이트 전극층(105)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 타이타늄막, 알루미늄막, 및 타이타늄막이 이 차례로 적층된 3층 구조 등을 들 수 있다. 또는, 알루미늄과, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중으로부터 선택된 하나 이상의 원소를 포함하는 막, 합금막, 또는 질화막이 사용되어도 좋다.
게이트 전극층(105)의 저항을 저감하고, 충분한 내열성을 확보하기 위하여 타이타늄, 몰리브데넘, 또는 텅스텐 등의 고융점 금속의 막, 또는 이들 금속 중 어느 것의 질화막(질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막)이, 낮은 저항률을 갖는, 알루미늄, 구리 등의 금속의 막 위 및 아래의 한쪽 또는 양쪽에 적층된 구조를 채용하여도 좋다.
게이트 전극층(105)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전성 재료를 사용하여 형성될 수도 있다. 상술한 투광성 도전성 재료 및 상술한 금속 원소를 사용하여 형성된 적층 구조를 가질 수도 있다.
또한, 게이트 전극층(105)과 게이트 절연층(107) 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화물(InN, 또는 ZnN 등)의 막 등이 제공되어도 좋다. 이들 막은 각각 산화물 반도체의 전자 친화력보다 높은, 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖는다. 따라서 산화물 반도체를 포함하는 트랜지스터의 문턱 전압은 플러스 방향으로 시프트될 수 있고, 소위 노멀리-오프의 스위칭 소자를 구현할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 산화물 반도체막보다 높은 질소 농도, 구체적으로는 7at.％ 이상의 질소 농도를 갖는 In-Ga-Zn계 산질화물 반도체막이 사용된다.
게이트 절연층(107)은, 예컨대 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물 등을 사용하여 단층 또는 적층으로 형성되어도 좋다.
또한, 게이트 절연층(107)은 산화물 반도체와 접촉되기 때문에, 게이트 절연층(107)은, 수소 농도가 저감되고, 산화물 반도체에 수소가 진입되는 것을 억제하고, 산화물 반도체에서의 산소 빈자리에 산소를 공급할 수 있는 막인 것이 바람직하다. 예를 들어, 산소를 공급하는 막은, 막(벌크) 내에 적어도 화학량론적 조성에서의 산소량을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들어, 게이트 절연층(107)으로서 산화 실리콘막이 사용되는 경우, 게이트 절연층(107)의 조성식은 SiO2＋α(α>0)이다.
화학량론적 조성에서의 산소량을 넘는 양의 산소를 포함하는 절연막으로부터, 가열에 의하여 산소의 일부가 방출된다. 따라서 가열에 의하여 산소의 일부가 방출되는 절연막이 게이트 절연층(107)으로서 제공되면, 산소가 산화물 반도체에 공급되어 산화물 반도체의 산소 빈자리를 보전할 수 있다.
가열에 의하여 산소가 방출되는 막을 게이트 절연층(107)으로서 사용함으로써, 산화물 반도체막과 게이트 절연층(107) 사이의 계면에서의 계면 준위 밀도를 저감할 수 있다. 따라서 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막이 게이트 절연층(107)으로서 제공되면, 산소가 산화물 반도체막으로부터 외부로 확산되는 것을 방지할 수 있고, 수소, 물 등이 외부로부터 산화물 반도체막으로 진입되는 것을 방지할 수 있다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막으로서는 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등을 들 수 있다.
게이트 절연층(107)이 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용하여 형성되어도 좋고, 이로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
게이트 절연층(107)의 두께는 바람직하게는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 보다 바람직하게는 50nm 이상 250nm 이하가 좋다.
게이트 절연층(107)은, 게이트 전극층(105)에 포함되는 금속 성분의 확산을 방지하는 효과를 갖는, 제 1 게이트 절연막으로서의 두께 50nm의 질화 실리콘층; 뛰어난 절연 내압을 갖는, 제 2 게이트 절연층으로서의 두께 300nm의 질화 실리콘층; 수소에 대하여 높은 블로킹성을 갖는, 제 3 게이트 절연층으로서의 두께 50nm의 질화 실리콘층; 및 계면 준위 밀도를 저감하는 효과를 갖는 제 4 게이트 절연층으로서의 두께 50nm의 산화질화 실리콘층을 각각 PECVD 장치를 사용하여 게이트 전극층 측으로부터 적층하여 형성된 구조를 갖는다.
또한, 산화물 반도체가 반도체층(109)에 사용되는 경우, 게이트 절연층(107)과 같이, 가열에 의하여 산소가 방출되는 산화 절연물이 무기 절연막(113)에 사용되어도 좋다. 또한, 산화물 반도체 위에 무기 절연막(113)이 형성된 후, 가열에 의하여 산소가 산화물 반도체층에 도입되어, 산화물 반도체층에서의 산소 빈자리를 보전할 수 있다. 이 결과, 산화물 반도체층에서의 산소 빈자리의 양이 저감될 수 있다.
반도체층(109)에 사용되는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는 산화물 반도체는 In과 Zn 양쪽을 포함하는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기적 특성의 변동을 저감시키기 위하여, 산화물 반도체는 In 및/또는 Zn에 더하여, 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 등을 들 수 있다. 또한, 다른 스테빌라이저로서는, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 들 수 있다. 산화물 반도체는 상술한 스테빌라이저 중 하나 이상을 포함하는 것이 바람직하다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물 중 어느 것을 사용할 수 있다.
여기서, 예컨대 "In-Ga-Zn 산화물"이란, In, Ga, 및 Zn을 주성분으로서 포함하는 산화물을 가리키고, In, Ga, 및 Zn의 비율에 한정은 없다. In-Ga-Zn 산화물은 In, Ga, 및 Zn 외의 금속 원소를 포함하여도 좋다.
또는, InMO3(ZnO)m(m>0을 만족시키고, m은 정수(整數)가 아님)으로 나타내어지는 재료가 산화물 반도체로서 사용되어도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 또는, 산화물 반도체로서 화학식 In2SnO5(ZnO)n(n>0, 또한 n은 정수임)으로 나타내어지는 재료가 사용되어도 좋다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, 또는 In:Ga:Zn=3:1:2의 원자수비의 In-Ga-Zn 산화물이나, 상술한 조성 근방에 있는 조성의 산화물 중 어느 것을 사용할 수 있다. 또는 In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3, 또는 In:Sn:Zn=2:1:5의 원자수비의 In-Sn-Zn 산화물이나, 상술한 조성 근방에 있는 조성의 산화물 중 어느 것이 사용되어도 좋다.
그러나, 상술한 재료에 한정되지 않고, 필요한 반도체 특성 및 전기적 특성(예컨대, 전계 효과 이동도, 문턱 전압, 및 변동)에 따라 적절한 조성의 재료를 사용하여도 좋다. 필요한 반도체 특성을 얻기 위하여, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리(결합 거리), 밀도 등을 적절한 것으로 설정하는 것이 바람직하다.
예를 들어, In-Sn-Zn 산화물을 사용하는 경우, 비교적 쉽게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn 산화물을 사용하는 경우라도, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가할 수 있다.
또한, 반도체층(109)에 사용되는 산화물 반도체막에는 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상의 에너지 갭을 갖는 산화물 반도체가 사용된다. 이와 같이, 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
본 명세서에서, "평행"이란, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리킨다. 따라서, 각도가 -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리킨다. 따라서, 각도가 85° 이상 95° 이하의 경우가 포함된다.
본 명세서에서, 삼방정 및 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막은 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
또한, 결정부를 포함하는 CAAC-OS막은 반도체층(109)으로서 바람직하게 사용될 수 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 각 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 맞다. 따라서 CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 맞는 경우가 있다.
CAAC-OS막의 투과형 전자 현미경(TEM: Transmission Electron Microscope) 이미지에서, 결정부들 사이의 경계, 즉 결정 입계(grain boundary)는 명확히 확인되지 않는다. 따라서, CAAC-OS막에서, 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
시료면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자는 층상으로 배열되어 있다. 금속 원자의 각 층은, CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면은 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형상을 가지며 CAAC-OS막의 형성 표면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있다. 하지만, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에서의 배열을 확인할 수 있다.
CAAC-OS막은, X선 회절(XRD: X-Ray Diffraction) 장치에 의하여 구조 해석을 수행한다. 예를 들어 InGaZnO4의 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되고, 이는 CAAC-OS막에서의 결정이 c축 배열을 갖고, c축이 CAAC-OS막의 형성 표면 또는 상면에 실질적으로 수직인 방향으로 배열되는 것을 가리킨다.
한편, c축에 수직인 방향으로 X선을 시료에 입사시키는 in-plane법에 의하여 CAAC-OS막이 해석되면, 2θ가 56° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키는 조건하에서 분석(φ 스캔)을 수행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면에 귀속된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하더라도 피크는 명료하게 관찰되지 않는다.
상술한 결과에 따르면, c축 배열을 갖는 CAAC-OS막에서, 결정부들간에서의 a축 및 b축의 방향이 상이하면서, c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배열된다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면에 상당한다.
또한, 결정부는, CAAC-OS막의 성막과 동시에 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배열된다. 따라서, 예컨대 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, c축이 CAAC-OS막의 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 반드시 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 CAAC-OS막의 상면 근방으로부터 일어나는 경우에는, 상면 근방에서의 결정화도는 형성 표면 근방보다 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물이 첨가되는 경우에는, 불순물이 첨가된 영역의 결정성이 변화되고, CAAC-OS막에서의 결정화도가 영역에 따라 변동된다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 31° 근방에서의 2θ의 피크에 더하여, 36° 근방에서도 2θ의 피크가 관찰될 수도 있다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에, c축 배열을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소를 가리킨다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대, 실리콘)는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하기 때문에, 산화물 반도체막의 결정성을 저하시키는 요인이 된다. 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 큰 원자 반경(또는 분자 반경)을 갖기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하기 때문에, 산화물 반도체막의 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원으로서 기능하는 경우가 있다.
CAAC-OS막은 낮은 결함 준위 밀도를 갖는 산화물 반도체막이다. 예를 들어, 산화물 반도체막에서의 산소 빈자리는 캐리어 트랩으로서 기능하거나 또는 수소가 이들에 포획되면 캐리어 발생원으로서 기능한다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리 수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 갖는다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 마이너스의 문턱 전압을 가지기(노멀리 온이 되기) 어렵다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기적 특성의 변동이 작아서 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출할 때까지 걸리는 시간이 길고 마치 고정 전하처럼 행동하여도 좋다. 따라서 높은 불순물 농도 및 높은 결함 준위 밀도를 갖는 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.
또한 트랜지스터에 CAAC-OS막을 사용함으로써 가시광이나 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다.
다음에 반도체층(109)으로서 사용되는 미결정 산화물 반도체막에 대하여 설명한다.
TEM에 의하여 얻어지는 이미지에서, 미결정 산화물 반도체막의 결정부는 명확히 확인될 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 경우가 많다. 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는 미결정은 특히, 나노 결정(nc: nanocrystal)으로 불린다. 나노 결정을 포함하는 산화물 반도체막은 nc-OS(nanocrystalline Oxide Semiconductor)막으로 불린다. 또한, TEM에 의하여 얻어진 nc-OS막의 이미지에서, 예컨대 결정 입계가 명확히 검출되지 않는 경우가 있다.
nc-OS막에서, 미소한 영역(예컨대 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)이 원자 배열에 주기성을 갖는다. 하지만, nc-OS막에서, 상이한 결정부들 사이에서의 결정 방위에 규칙성은 없어 막 전체에서의 배향성은 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 긴 직경을 갖는 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법에 의하여 nc-OS막의 구조를 해석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부보다 긴 프로브 직경(예컨대 50nm 이상)을 갖는 전자빔을 사용하여 얻어진 nc-OS막의 제한 시야 전자빔 회절 이미지(selected-area electron diffraction image)에서는 헤일로 패턴이 관측된다. 한편, 결정부의 크기와 가깝거나 결정부 이하(예컨대 1nm 이상 30nm 이하)인 프로브 직경을 갖는 전자빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 이미지에서는 스폿이 관측된다. 또한, nc-OS막의 나노빔 전자 회절 이미지에서, 휘도가 높은 원(환)형 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 이미지에서, 환형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성을 더 갖는 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 낮은 결함 준위 밀도를 갖는다. 하지만, nc-OS막에서 상이한 결정부들 사이에서 결정 방위의 규칙성이 없기 때문에 nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상을 포함하는 적층막이라도 좋다.
또한, CAAC-OS막 등의 결정부를 갖는 산화물 반도체에서, 벌크 내 결함을 더 저감할 수 있고, 산화물 반도체의 표면의 평탄성이 향상되면 비정질 상태에 있는 산화물 반도체보다 높은 이동도를 얻을 수 있다. 표면의 평탄성을 향상시키기 위해서는 평탄한 표면 위에 산화물 반도체가 형성되는 것이 바람직하다.
또한, 본 실시형태에서 설명하는 트랜지스터(150)가 보텀 게이트형 트랜지스터이기 때문에 기판(101), 게이트 전극층(105), 및 게이트 절연층(107)이 산화물 반도체막 아래에 위치된다. 따라서, 상술한 평탄한 표면을 얻기 위하여, 게이트 전극층(105) 및 게이트 절연층(107)을 형성한 후, CMP(Chemical Mechanical Polishing) 처리 등의 평탄화 처리가 수행되어도 좋다.
또한, 산화물 반도체막은, 복수의 산화물 반도체막이 적층된 구조를 가져도 좋다. 예를 들어, 산화물 반도체막이, 서로 상이한 조성의 금속 산화물을 사용하여 형성된, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층 구조를 가져도 좋다. 예를 들어, 제 1 산화물 반도체막이 금속 산화물 중 하나를 사용하여 형성되고, 제 2 산화물 반도체막이 제 1 산화물 반도체막에 사용된 금속 산화물과 상이한 금속 산화물을 사용하여 형성되어도 좋다.
또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소는 동일하여도 좋지만, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소의 조성을 서로 상이하게 하여도 좋다. 예를 들어, 제 1 산화물 반도체막이 In:Ga:Zn=1:1:1의 원자수비를 갖고, 제 2 산화물 반도체막이 In:Ga:Zn=3:1:2의 원자수비를 가져도 좋다. 또는, 제 1 산화물 반도체막이 In:Ga:Zn=1:3:2의 원자수비를 갖고, 제 2 산화물 반도체막이 In:Ga:Zn=2:1:3의 원자수비를 가져도 좋다.
이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막 중 게이트 전극층(105)에 가까운(채널측) 산화물 반도체막은 In>Ga의 비율로 In과 Ga을 포함하면 바람직하다. 또한, 게이트 전극층(105)으로부터 먼(백 채널 측) 산화물 반도체막은 In≤Ga의 비율로 In과 Ga을 포함하면 바람직하다.
또한, 산화물 반도체막이 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막의 3층 구조를 가져도 좋고, 이들의 구성 원소를 동일하게 하고, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막의 조성을 서로 상이하게 하여도 좋다. 예를 들어, 제 1 산화물 반도체막이 In:Ga:Zn=1:3:2의 원자수비를 가지고, 제 2 산화물 반도체막이 In:Ga:Zn=3:1:2의 원자수비를 가지고, 제 3 산화물 반도체막이 In:Ga:Zn=1:1:1의 원자수비를 가져도 좋다.
Ga 및 Zn보다 In의 원자수비가 적은 산화물 반도체막, 대표적으로는In:Ga:Zn=1:3:2의 원자수비를 갖는 제 1 산화물 반도체막은, Ga 및 Zn보다 In의 원자수비가 많은 산화물 반도체막(대표적으로는 제 2 산화물 반도체막)과, Ga, Zn 및 In의 원자수비가 동일한 산화물 반도체막(대표적으로는 제 3 산화물 반도체막)보다 높은 절연성을 갖는다.
또한, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막의 구성 원소는 동일하기 때문에, 제 1 산화물 반도체막은, 제 2 산화물 반도체막과의 계면에서의 트랩 준위가 적다. 따라서, 산화물 반도체막이 상술한 구성을 가지면, 시간에 따른 변화나 스트레스 시험으로 인한 트랜지스터의 문턱 전압의 변화량을 저감할 수 있다.
산화물 반도체에서, 중금속의 s궤도가 캐리어 이동에 주로 기여하고, 산화물 반도체에서의 In의 함유량이 증가되면 s궤도의 중첩이 증가되기 쉽게 된다. 따라서 In>Ga의 조성을 갖는 산화물은 In≤Ga의 조성을 갖는 산화물보다 높은 이동도를 갖는다. 또한, Ga은 In보다 산소 빈자리의 형성 에너지가 커서 산소 빈자리가 발생하기 어렵기 때문에, In≤Ga의 조성을 갖는 산화물은 In>Ga의 조성을 갖는 산화물보다 더 안정된 특성을 갖는다.
채널측에 In>Ga의 조성을 갖는 산화물 반도체가 사용되고, 백 채널 측에 In≤Ga의 조성을 갖는 산화물 반도체가 사용됨으로써, 트랜지스터의 전계 효과 이동도 및 신뢰성이 더 향상될 수 있다.
또한, 반도체층(109)이 적층 구조를 갖도록 형성되는 경우, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 상이한 결정성을 갖는 산화물 반도체막을 사용하여 형성되어도 좋다. 즉, 반도체층(109)은 단결정 산화물 반도체막, 다결정 산화물 반도체막, 비정질 산화물 반도체막, 및 CAAC-OS막을 적절히 조합함으로써 형성되어도 좋다. 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막 중 어느 것에 비정질 산화물 반도체막이 적용되는 경우, 산화물 반도체막의 내부 응력 또는 외부 응력이 완화되고, 트랜지스터의 특성 변동이 저감되고, 또한, 트랜지스터의 신뢰성이 더 향상될 수 있다.
산화물 반도체막의 두께는 바람직하게는 1nm 이상 100nm 이하, 더 바람직하게는 1nm 이상 50nm 이하, 보다 바람직하게는 1nm 이상 30nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 하는 것이 좋다.
이차 이온 질량 분석법(SIMS)에 의하여 얻어지는, 산화물 반도체막에서의 알칼리 금속 또는 알칼리 토금속의 농도가 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하이면 좋다. 이것은, 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되고 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류를 상승시키는 원인이 되기 때문이다.
또한, 이차 이온 질량 분석법에 의하여 얻어지는 산화물 반도체막에서의 수소 농도가 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하가 좋다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합되는 산소와 반응하여 물을 생성하고, 산소가 방출된 격자(또는 산소가 제거된 부분)에는 결함이 형성된다. 또한, 수소의 일부와 산소가 결합됨으로써 캐리어로서 기능하는 전자가 생성된다. 따라서 산화물 반도체막을 형성하는 공정에서, 수소를 포함하는 불순물을 가능한 한 많이 줄임으로써, 산화물 반도체막의 수소 농도를 저감시킬 수 있다. 또한, 수소를 가능한 한 많이 제거함으로써 고순도화된 산화물 반도체막에 채널 형성 영역이 형성되면, 문턱 전압의 마이너스 시프트를 저감할 수 있고, 트랜지스터의 소스 및 드레인 사이에서의 누설 전류(대표적으로는 오프 전류 등)를 수yA/μm~수zA/μm까지 저감시킬 수 있다. 이 결과, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
산화물 반도체막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등에 의하여 형성된다.
스퍼터링법으로 산화물 반도체막이 형성되는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등으로 적절히 할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스가 적절히 사용된다. 희가스 및 산소의 혼합 가스를 사용하는 경우, 희가스보다 산소의 비율을 높게 하는 것이 바람직하다.
또한, 타깃은 형성되는 산화물 반도체막의 조성에 따라, 적절히 선택되어도 좋다.
CAAC-OS막이 형성될 때, 예컨대 CAAC-OS막은 다결정 산화물 반도체 타깃을 사용하여 스퍼터링법에 의하여 형성된다. 상기 타깃에 이온이 충돌됨으로써, 타깃에 포함되는 결정 영역이 a-b면을 따라 타깃으로부터 분리된다. 바꿔 말하면 a-b면에 평행한 면을 갖는 스퍼터링 입자(평판 형상 스퍼터링 입자, 또는 펠릿(pellet) 형상 스퍼터링 입자)가 타깃으로부터 박리되는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달하여, CAAC-OS막이 형성될 수 있다.
또한, CAAC-OS막을 성막하기 위하여 이하의 조건이 사용되는 것이 바람직하다.
성막 중, CAAC-OS막에 진입되는 불순물의 양을 저감시킴으로써, 불순물에 의하여 결정 상태가 무너지는 것을 방지할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(예컨대, 수소, 물, 이산화 탄소, 또는 질소) 농도를 저감시켜도 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시켜도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스가 사용된다.
성막 중의 기판 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달된 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 성막 중의 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 성막 중의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달되는 경우에 기판 표면에서 마이그레이션이 일어나서, 평판 형상의 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라즈마 대미지를 저감시키는 것이 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
타깃의 일례로서, In-Ga-Zn 산화물 타깃에 대하여 이하에서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol비로 혼합하고, 압력을 가하고, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 수행함으로써 다결정인 In-Ga-Zn 산화물 타깃을 제작한다. 또한, X, Y, 및 Z는 각각 임의의 양수다. 여기서, InOX 분말, GaOY 분말, 및 ZnOZ 분말의 소정의 mol비는, 예컨대 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2다. 분말의 종류, 및 분말을 혼합하는 mol비는 원하는 타깃에 따라 적절히 결정되어도 좋다.
산화물 반도체막이 형성된 후, 산화물 반도체막이 탈수화 또는 탈수소화되도록 가열 처리를 수행하여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기하에서 수행된다. 또는, 먼저 불활성 가스 분위기하에서 가열 처리를 수행하고 나서, 산소 분위기하에서 가열 처리를 수행하여도 좋다. 상술한 불활성 분위기 및 상술한 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분~24시간이다.
산화물 반도체막이 형성된 후, 가열 처리를 수행함으로써, 산화물 반도체막에서, 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하로 할 수 있다.
또한, 게이트 절연층(107)으로서 산화물 절연층이 사용되는 경우, 산화물 절연층 위에 산화물 반도체막이 제공된 채 가열 처리가 수행되면, 산화물 반도체막에 산소를 공급할 수 있고 산화물 반도체막에서의 산소 결함을 저감시킬 수 있고, 반도체 특성이 향상될 수 있다. 산소가 산화물 반도체막에 공급되도록 산화물 반도체막 및 산화물 절연층이 적어도 부분적으로 서로 접촉된 상태에서 산화물 반도체막 및 산화물 절연층의 가열 공정을 수행하여도 좋다.
반도체층(109) 위에 제공되는 소스 전극층 및 드레인 전극층은 게이트 전극층(105)의 재료 및 방법과 같은 것을 사용하여 형성될 수 있다.
본 실시형태에서, 스퍼터링 장치를 사용하여 두께 50nm의 타이타늄막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 이 차례로 적층하고, 포토리소그래피법에 의하여 타이타늄막 위에 레지스트 마스크를 형성하고, 상술한 타이타늄막, 알루미늄막, 및 타이타늄막이 포함되는 적층막의 일부를 상기 레지스트 마스크를 사용하여 선택적으로 제거함으로써 소스 전극층(111a) 및 드레인 전극층(111b)이 형성된다.
용량 소자(170) 위의 액정층(125)에 사용되는 액정 재료로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는 조건에 따라 콜레스테릭(cholesteric)상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다. 또한, 도 1의 (A) 및 (B)에는 도시되지 않았지만, 이들 재료 중 어느 것을 포함하는 층이 사이에 개재된, 배향막으로서 각각 기능하는 절연막들, 투명 도전층(123)과 투명 도전층(127) 사이의 거리(셀 갭)를 제어하는 스페이서 등이 액정층(125)에 제공되어도 좋다. 또한, 배향막은 아크릴계 수지, 폴리이미드계 수지, 벤조사이클로부텐계 수지, 폴리아마이드계 수지, 또는 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용하여 형성될 수 있다.
또는 배향막이 사용되지 않는 블루상(blue phase)을 나타내는 액정 조성물이 액정층(125)에 사용되어도 좋다. 블루상은 액정상 중 하나이고, 이것은 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭상이 등방상으로 변화되기 직전에 생성된다. 블루상은 액정과 키랄제를 혼합시킨 액정 조성물을 사용하여 나타낼 수 있다. 블루상이 나타내는 온도 범위를 확대하기 위하여, 블루상을 나타내는 액정 조성물에 중합성 단량체, 중합 개시제 등을 첨가하고 고분자 안정화 처리를 수행하여 액정층을 형성하여도 좋다. 블루상을 나타내는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 제외되고, 시야각 의존성이 감소된다. 또한, 배향막이 제공될 필요가 없고 러빙 처리가 불필요하기 때문에, 상기 러빙 처리로 인한 정전기 방전 충격이 방지될 수 있고, 액정 표시 장치의 결함이나 손상이 제작 공정에서 감소될 수 있다. 따라서, 액정 표시 장치의 생산성이 증가될 수 있다. 산화물 반도체막을 포함하는 트랜지스터는, 정전기의 영향에 의하여 트랜지스터의 전기적 특성이 현저하게 변동되고 설계 범위를 일탈할 가능성이 있다. 따라서, 산화물 반도체막을 사용하여 형성된 트랜지스터를 포함하는 액정 표시 장치에 블루상을 나타내는 액정 조성물을 사용하는 것은 더 효과적이다.
액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이며, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항은 20℃에서 측정된 것이다.
액정층(125)의 구동 방법에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 사용될 수 있다.
또한, 수직 배향(VA) 모드를 이용한 투과형 액정 표시 장치 등 노멀리 블랙형 액정 표시 장치가 사용되어도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있다. 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드를 사용할 수 있다. 또한, 본 실시형태는 VA 액정 표시 장치에 적용할 수 있다. VA 액정 표시 장치는 액정 표시 패널의 액정 분자의 배열이 제어되는 방식의 일종을 갖는다. VA 액정 표시 장치에서, 전압이 인가되지 않는 경우에 패널면에 대하여 액정 분자가 수직 방향으로 배열된다. 또한, 화소가 몇 개의 영역(부화소)으로 분할되고 분자가 각각의 영역에서 상이한 방향으로 배열되는 멀티 도메인화 또는 멀티 도메인 설계로 불리는 방법을 사용할 수 있다.
표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등이 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판을 사용하여 원편광이 얻어져도 좋다. 또한, 광원으로서 백 라이트나 사이드 라이트 등이 사용되어도 좋다.
화소부에서의 표시 방법으로서는, 프로그레시브 방식이나 인터레이스 방식 등을 채용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어되는 색 요소는 R, G, 및 B(R은 적색, G는 녹색, B는 청색에 상당함)의 3색으로 한정되지 않는다. 예를 들어, R, G, B, 및 W(W는 흰색에 상당함), 또는 R, G, B, 및 옐로우, 시안, 마젠타 등 중 하나 이상, 등을 사용할 수 있다. 또한, 각각 색 요소의 도트마다 표시 영역의 크기가 상이하여도 좋다. 또한, 본 발명의 일 형태는 컬러 표시를 위한 표시 장치로의 적용에 한정되지 않고, 본 발명은 흑백 표시를 위한 표시 장치에 적용될 수도 있다.
도 1의 (A) 및 (B)는 액정층(125)의 배열이 투명 도전층(123) 및 투명 도전층(127)에 의하여 제어되는 구성을 도시한 것이다. 따라서 도 1의 (A) 및 (B)에서, 투명 도전층(123)은 화소 전극으로서 기능하고, 투명 도전층(127)은 공통 전극으로서 기능한다. 도 5의 (A) 및 (B)는, 액정층(125)의 배열이 용량 소자(180)에 포함되는, 투명 도전층(121)과 투명 도전층(123) 사이에 발생되는 전계에 따라 제어되는 구성을 도시한 것이다. 따라서 도 5의 (A) 및 (B)에서, 투명 도전층(121)은 공통 전극으로서 기능하고, 투명 도전층(123)은 화소 전극으로서 기능한다.
또한, 본 실시형태에 기재된 표시 장치의 구성은 도 1의 (A) 및 (B)에 도시된 구성에 한정되지 않고, 도 5의 (A) 및 (B)에 도시된 구성이어도 좋다.
도 5의 (A) 및 (B)는 본 발명의 다른 일 형태에 따른 표시 장치에 포함되는 화소의 일부를 도시한 것이다. 도 5의 (A)는 본 발명의 다른 일 형태에 따른 표시 장치에 포함되는 화소의 일부를 도시한 상면도이고, 또한 도 5의 (B)는 도 5의 (A)를 일점 쇄선 C-D를 따라 자른 단면도다. 또한, 도 5의 (A) 및 (B)에서, 도 1의 (A) 및 (B)와 같은 부분은 같은 부호에 의하여 나타내고 자세한 설명은 하지 않는다.
도 5의 (A) 및 (B)에 도시된 구성은, 용량 소자(180)의 유전체로서 일부 사용되는 제 2 무기 절연막(129)이 트랜지스터(150)의 드레인 전극층(111b)과 중첩되는 점에서 도 2의 (A)~(C)에 도시된 구성과 상이하다. 이와 같은 구성에 의하여 제 2 무기 절연막(129) 및 무기 절연막(115)이 서로 접촉되고 유기 절연막(117)을 둘러쌀 수 있기 때문에, 유기 절연막(117)으로부터 방출되는 가스가 트랜지스터(150) 측에 확산되는 것을 방지할 수 있다.
본 실시형태에 기재된 표시 장치에서, 트랜지스터 위에 제공된 유기 절연막으로부터 방출되는 가스가 트랜지스터 측에 진입되지 않도록, 노출되는 영역이 트랜지스터의 유기 절연막과 반대 측에 위치되는 유기 절연막에 제공된다. 노출부는 상기 유기 절연막 위의, 무기 절연막과 중첩되지 않는 영역이다. 무기 절연막이 노출부와 접촉되지 않도록 형성되기 때문에 유기 절연막으로부터의 가스가 노출부로부터 방출될 수 있다. 따라서 유기 절연막으로부터 방출되는 수소 등의 불순물을 포함하는 가스가 산화물 반도체층에 진입되는 것을 방지할 수 있고, 트랜지스터의 특성이 변동되는 것을 방지할 수 있어, 높은 표시 품질과 높은 신뢰성을 갖는 표시 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서 기재된 표시 장치 중 어느 것과 조합하여 사용될 수 있는 이미지 센서에 대하여 설명한다.
도 6의 (A)에 이미지 센서가 달린 표시 장치의 일례를 도시하였다. 도 6의 (A)는 이미지 센서가 달린 표시 장치의 화소의 등가 회로를 도시한 것이다.
포토다이오드 소자(4002)의 한쪽 전극은 리셋 신호선(4058)에 전기적으로 접속되고, 포토다이오드 소자(4002)의 다른 쪽 전극은 트랜지스터(4040)의 게이트 전극에 전기적으로 접속된다. 트랜지스터(4040)의 소스 전극 및 드레인 전극 중 한쪽은 전원 전위(VDD)에 전기적으로 접속되고, 트랜지스터(4040)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(4056)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다. 트랜지스터(4056)의 게이트 전극은 게이트 선택선(4057)에 전기적으로 접속되고, 트랜지스터(4056)의 소스 전극 및 드레인 전극 중 다른 쪽은 출력 신호선(4071)에 전기적으로 접속된다.
제 1 트랜지스터(4030)는 화소 스위칭용 트랜지스터다. 제 1 트랜지스터(4030)의 소스 전극 및 드레인 전극 중 한쪽은 영상 신호선(4059)에 전기적으로 접속되고, 제 1 트랜지스터(4030)의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(4032) 및 액정 소자(4034)에 전기적으로 접속된다. 제 1 트랜지스터(4030)의 게이트 전극은 게이트선(4036)에 전기적으로 접속된다.
또한, 제 1 트랜지스터(4030) 및 용량 소자(4032)의 구성은 실시형태 1에 기재된 표시 장치의 구성과 같게 할 수 있다.
도 6의 (B)는 이미지 센서가 달린 표시 장치의 화소의 일부의 단면도다. 화소 영역에서, 포토다이오드 소자(4002) 및 트랜지스터(4030)는 기판(4001) 위에 제공된다. 또한, 화소부(5042)에서, 용량 소자(4032)의 유전체로서 사용되는 무기 절연막(4020)이 유기 절연막(4016) 위에 형성된다. 트랜지스터(4030)와 중첩되는, 무기 절연막(4020)의 영역의 일부에 개구가 형성된다. 유기 절연막(4016)은 위에 무기 절연막이 형성되지 않는 노출부를 갖는다.
이와 같은 구성으로 함으로써, 유기 절연막(4016)으로부터 방출되는 가스가 트랜지스터(4030) 측에 진입되는 것을 방지할 수 있기 때문에, 신뢰성이 높은 표시 장치를 얻을 수 있다.
또한, 유기 절연막(4016)은 포토다이오드 소자(4002) 및 트랜지스터(4030) 위에 제공된다. 용량 소자(4032)의 유전체로서 사용되는 무기 절연막(4020)은 유기 절연막(4016) 위에 형성되지만, 트랜지스터(4030)와 중첩되는 영역의 일부 위에는 제공되지 않는다.
이와 같은 구성으로 함으로써, 유기 절연막으로부터의 방출 가스가 트랜지스터에 확산되는 것을 방지할 수 있기 때문에, 신뢰성이 높은 표시 장치를 얻을 수 있다.
포토다이오드 소자(4002)에서, 트랜지스터(4030)의 소스 전극 및 드레인 전극과 같은 공정에서 형성되는 하부 전극과, 액정 소자(4034)의 화소 전극과 같은 공정에서 형성되는 상부 전극은 한 쌍의 전극으로서 포함되고, 상기 한 쌍의 전극 사이에 다이오드가 있다.
포토다이오드 소자(4002)로서 사용될 수 있는 다이오드로서, p형 반도체막 및 n형 반도체막의 적층을 포함하는 pn형 다이오드, p형 반도체막, i형 반도체막, 및 n형 반도체막의 적층을 포함하는 pin형 다이오드, 쇼트키 다이오드 등이 사용될 수 있다.
포토다이오드 소자(4002) 위에는, 제 1 배향막(4024), 액정층(4096), 제 2 배향막(4084), 대향 전극(4088), 유기 절연막(4086), 착색막(4085), 대향 기판(4052) 등이 제공된다.
본 실시형태에서는 실시형태 1과는 달리, 표시 장치가, 액정층(4096)이 사이에 개재된 제 1 배향막(4024) 및 제 2 배향막(4084)을 포함한다. 제 1 배향막(4024) 및 제 2 배향막(4084)에는, 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아마이드, 또는 에폭시 수지 등의 내열성 유기 재료가 사용될 수 있다. 제 1 배향막(4024)이 유기 절연막(4016)과 접촉되어 형성되기 때문에 유기 절연막(4016)으로부터 방출되는 가스를 통과하는 막이 되어 바람직하다.
또한, 액정층(4096)의 배열은, 용량 소자(4032)에 포함되는 대향 전극(4088) 및 투명 도전층에 인가되는 전압에 의하여 제어된다.
또한, p형 반도체막 측이 수광면으로서 사용될 때, pin형 다이오드는 좋은 광전 변환 특성을 갖는다. 이것은 정공 이동도가 전자 이동도보다 낮기 때문이다. 본 실시형태는, 대향 기판(4052) 표면으로부터 액정층(4096) 등을 통하여 포토다이오드 소자(4002)에 진입하는 광이 전기 신호로 변환되는 예를 나타내지만 본 발명은 이 예에 한정되지 않는다. 또는 착색막 등이 대향 기판 측에 제공되어도 좋다.
본 실시형태에 기재된 포토다이오드 소자(4002)는, 포토다이오드 소자(4002)에 광이 진입함으로써 한 쌍의 전극 사이에 전류가 흐르는 것을 이용한다. 포토다이오드 소자(4002)가 광을 검출하면, 피검출물의 정보를 판독할 수 있다.
예를 들어, 표시 장치 및 이미지 센서에 트랜지스터를 형성하는 공정을 동시에 수행함으로써 본 실시형태에 기재된, 이미지 센서가 달린 표시 장치의 생산성을 증가시킬 수 있다. 하지만, 상술한 실시형태에 기재된 어느 표시 장치 및 본 실시형태에 기재된 이미지 센서는 다른 기판 위에 제작되어도 좋다. 구체적으로, 상술한 실시형태에서 기재된 어느 표시 장치에서의 제 2 기판 위에 이미지 센서가 제작되어도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 장치를 사용한 태블릿 단말의 예에 대하여 설명한다.
도 7의 (A) 및 (B)는 폴더블 태블릿 단말을 도시한 것이다. 도 7의 (A)는 펼친 태블릿 단말을 도시한 것이다. 태블릿 단말은, 하우징(8630)과, 하우징(8630)에 제공된, 표시부(8631a), 표시부(8631b), 표시 모드 스위치(8034), 전원 스위치(8035), 절전 모드 스위치(8036), 클래스프(8033), 및 조작 스위치(8038)를 포함한다.
표시부(8631a)의 일부 또는 모두는 터치 패널로서 기능할 수 있고 표시된 조작 키를 터치하면 데이터를 입력할 수 있다. 예를 들어, 표시부(8631a)는 터치 패널로서 기능하는 모든 영역에 키보드 버튼을 표시할 수 있고, 표시부(8631b)는 표시 화면으로서 사용되어도 좋다.
표시부(8631a)와 같이, 표시부(8631b)의 일부 또는 모든 영역이 터치 패널로서 기능할 수 있다.
또한, 표시부(8631a)의 터치 패널 영역 및 표시부(8631b)의 터치 패널 영역은 동시에 터치하여 입력할 수 있다.
표시 모드 스위치(8034)에 의하여 예컨대 표시가, 세로 모드와 가로 모드 사이, 및 흑백 모드와 컬러 모드 사이 등에서 전환될 수 있다. 절전 모드 스위치(8036)에 의하여, 태블릿 단말에 내장되는 광 센서로 검출되는 외광에 따라 표시의 휘도가 제어될 수 있다. 또한, 광 센서에 더하여 기울기를 검출할 수 있는 자이로스코프 또는 가속도 센서 등의 센서를 포함하는 다른 검출 장치가 태블릿 단말에 포함되어도 좋다.
또한, 도 7의 (A)는 표시부(8631a) 및 표시부(8631b)의 면적이 같은 예를 도시한 것이지만, 본 발명은 이 예에 한정되지 않는다. 표시부(8631a) 및 표시부(8631b)는 상이한 면적 또는 표시 품질이어도 좋다. 예를 들어, 한쪽의 표시 패널이 다른 쪽의 표시 패널보다 고선명 표시가 가능하여도 좋다.
도 7의 (B)는 닫힌 태블릿 단말을 도시한 것이다. 태블릿 단말은, 하우징(8630)과, 하우징(8630)에 제공된, 태양 전지(8633) 및 충방전 제어 회로(8634)를 포함한다. 도 7의 (B)에서는, 충방전 제어 회로(8634)의 예로서 배터리(8635) 및 DCDC 컨버터(8636)를 포함하는 구성을 도시하였다.
태블릿 단말은 폴더블이기 때문에, 태블릿 단말이 사용되지 않을 때, 하우징(8630)을 닫을 수 있다. 따라서 표시부(8631a) 및 표시부(8631b)가 보호될 수 있어, 내구성 및 장기 사용 시에서의 신뢰성을 뛰어나게 한다.
도 7의 (A) 및 도 7의 (B)에 도시된 태블릿 단말은 다양한 정보(예컨대, 정지 화상, 동영상, 및 텍스트 화상)를 표시하는 기능, 달력, 날짜, 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 터치 입력으로 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수도 있다.
태양 전지(8633)에 의하여 얻어진 전력은, 태블릿 단말의 조작에 사용되거나, 또는 배터리(8635)에 저장될 수 있다. 또한, 태양 전지(8633)는 하우징(8630)의 양면에 제공될 수 있다. 리튬 이온 전지가 배터리(8635)로서 사용되면, 소형화 등의 이점이 있다.
도 7의 (B)에 도시된 충방전 제어 회로(8634)의 구성 및 동작에 대하여 도 7의 (C)의 블록도를 참조하여 설명한다. 도 7의 (C)에는, 태양 전지(8633), 배터리(8635), DCDC 컨버터(8636), 컨버터(8637), 스위치(SW1), 스위치(SW2), 스위치(SW3), 및 표시부(8631)가 도시되었다. 도 7의 (C) 중 배터리(8635), DCDC 컨버터(8636), 컨버터(8637), 및 스위치(SW1)~스위치(SW3)는 도 7의 (B)에 도시된 충방전 제어 회로(8634)에 상당한다.
전력이 태양 전지(8633)에 의하여 생성되는 경우, 태양 전지에 의하여 생성된 전력의 전압은, 전력이 배터리(8635)를 충전하기 위한 전압을 갖도록 DCDC 컨버터(8636)에 의하여 상승 또는 하강된다. 이 때, 스위치(SW1)는 온되고, 전력의 전압은 표시부(8631)에 가장 적합한 전압이 되도록 컨버터(8637)에 의하여 승압 또는 강압된다. 또한, 표시부(8631)에서 표시가 수행되지 않을 때는 스위치(SW1)가 오프되고, 스위치(SW2)가 온되어 배터리(8635)가 충전된다.
또한, 태양 전지(8633)는 발전 수단의 일례로서 기재되지만, 본 발명은 이것에 한정되지 않는다. 압전 소자 또는 열전 변환 소자(펠티어(Peltier) 소자) 등의 다른 발전 수단이 대체로 사용되어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전할 수 있는 무접점 전력 전송 모듈 등의 다른 충전 수단을 조합하여 사용하여 배터리를 충전하여도 좋다.
상술한 실시형태에 기재된 표시 장치가, 본 실시형태에 기재된 태블릿 단말에 포함되는 표시부(8631a) 및 표시부(8631b) 각각에 적용되면 높은 신뢰성을 얻을 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태 등에서 기재된 표시 장치 중 어느 것을 포함하는 전자 기기의 예에 대하여 설명한다.
도 8의 (A)는 휴대용 정보 단말을 도시한 것이다. 도 8의 (A)에 도시된 휴대용 정보 단말은 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 및 카메라(9305)를 포함하며, 휴대 전화로서의 기능을 갖는다. 상술한 실시형태에 기재된, 표시 장치 및 이미지 센서가 달린 표시 장치 중 어느 것이 표시부(9303)에 적용될 수 있다.
도 8의 (B)는 디스플레이를 도시한 것이다. 도 8의 (B)에 도시된 디스플레이는 하우징(9310) 및 표시부(9311)를 포함한다. 상술한 실시형태에 기재된, 표시 장치 및 이미지 센서가 달린 표시 장치 중 어느 것이 표시부(9311)에 적용될 수 있다.
도 8의 (C)는 디지털 스틸 카메라를 도시한 것이다. 도 8의 (C)에 도시된 디지털 스틸 카메라는, 하우징(9320), 버튼(9321), 마이크로폰(9322), 및 표시부(9323)를 포함한다. 상술한 실시형태에 기재된, 표시 장치 및 이미지 센서가 달린 표시 장치 중 어느 것이 표시부(9323)에 적용될 수 있다.
본 발명의 일 형태를 적용함으로써, 전자 기기의 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성 중 어느 것과 적절히 조합하여 실시할 수 있다.
101: 기판, 102: 기판, 105: 게이트 전극층, 107: 게이트 절연층, 109: 반도체층, 111a: 소스 전극층, 111b: 드레인 전극층, 114: 제 1 무기 절연막, 113: 무기 절연막, 115: 무기 절연막, 117: 유기 절연막, 119: 제 2 무기 절연막, 121: 투명 도전층, 123: 투명 도전층, 125: 액정층, 127: 투명 도전층, 129: 제 2 무기 절연막, 150: 트랜지스터, 170: 용량 소자, 180: 용량 소자, 1000: 화소부, 1001: 실재, 1003: 신호선 구동 회로, 1004: 주사선 구동 회로, 1018: FPC, 4001: 기판, 4002: 포토다이오드 소자, 4016: 유기 절연막, 4020: 무기 절연막, 4024: 배향막, 4030: 트랜지스터, 4032: 용량 소자, 4034: 액정 소자, 4036: 게이트선, 4040: 트랜지스터, 4052: 대향 기판, 4056: 트랜지스터, 4057: 게이트 선택선, 4058: 리셋 신호선, 4059: 영상 신호선, 4071: 출력 신호선, 4084: 배향막, 4086: 유기 절연막, 4088: 대향 전극, 4096: 액정층, 5042: 화소부, 8033: 클래스프, 8034: 스위치, 8035: 전원 스위치, 8036: 스위치, 8038: 조작 스위치, 8630: 하우징, 8631: 표시부, 8631a: 표시부, 8631b: 표시부, 8633: 태양 전지, 8634: 충방전 제어 회로, 8635: 배터리, 8636: DCDC 컨버터, 8637: 컨버터, 9300: 하우징, 9301: 버튼, 9302: 마이크로폰, 9303: 표시부, 9304: 스피커, 9305: 카메라, 9310: 하우징, 9311: 표시부, 9320: 하우징, 9321: 버튼, 9322: 마이크로폰, 및 9323: 표시부.
본 출원은 2012년 7월 20일에 일본 특허청에 출원된 일련 번호 2012-161726의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (22)

  1. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는,
    인듐, 갈륨 및 아연을 포함하는 반도체층을 포함하는 트랜지스터;
    상기 트랜지스터 위의 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막;
    상기 유기 절연막 위의 제 1 투명 도전층;
    상기 제 1 투명 도전층 위의 제 2 무기 절연막; 및
    상기 제 2 무기 절연막을 개재하여 상기 제 1 투명 도전층 위에 있는 제 2 투명 도전층을 포함하고,
    상기 제 2 투명 도전층은 개구에서 상기 트랜지스터의 소스 전극층 및 드레인 전극층 중 하나에 전기적으로 접속되고,
    상기 개구는 상기 유기 절연막 및 상기 제 1 무기 절연막에 형성되고;
    상기 제 2 무기 절연막의 단부는 상기 유기 절연막과 중첩되고,
    상기 유기 절연막은 상기 제 2 무기 절연막 및 상기 제 2 투명 도전층과 중첩되지 않는 영역을 포함하는, 표시 장치.
  2. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는,
    인듐, 갈륨 및 아연을 포함하는 반도체층을 포함하는 트랜지스터;
    상기 트랜지스터 위의 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막;
    상기 유기 절연막 위의 제 1 투명 도전층;
    상기 제 1 투명 도전층 위의 제 2 무기 절연막;
    상기 제 2 무기 절연막을 개재하여 상기 제 1 투명 도전층 위에 있는 제 2 투명 도전층; 및
    상기 제 2 투명 도전층 위의 액정층을 포함하고,
    상기 제 2 투명 도전층은 개구에서 상기 트랜지스터의 소스 전극층 및 드레인 전극층 중 하나에 전기적으로 접속되고,
    상기 개구는 상기 유기 절연막 및 상기 제 1 무기 절연막에 형성되고;
    상기 제 2 무기 절연막의 단부는 상기 유기 절연막과 중첩되고,
    상기 유기 절연막은 상기 제 2 무기 절연막 및 상기 제 2 투명 도전층과 중첩되지 않는 영역을 포함하고,
    상기 제 1 무기 절연막의 일부는 상기 제 2 무기 절연막의 일부와 접촉되는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 액정층의 일부는 상기 유기 절연막의 일부와 접촉되는, 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 무기 절연막과 상기 반도체층은 서로 중첩되지 않는, 표시 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 무기 절연막과 상기 트랜지스터의 게이트 전극층은 서로 중첩되지 않는, 표시 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층의 단부들은 상기 소스 전극층 및 상기 드레인 전극층과 접촉되는, 표시 장치.
  7. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는,
    트랜지스터로서,
    적층 구조를 갖는 게이트 전극층;
    상기 게이트 전극층 위의 나노 결정 산화물 반도체층(nanocrystalline oxide semiconductor layer)으로서, 인듐, 갈륨 및 아연을 포함하는 상기 나노 결정 산화물 반도체층; 및
    상기 나노 결정 산화물 반도체층 위의 소스 전극층 및 드레인 전극층으로서, 각각 적층 구조를 갖는 상기 소스 전극층 및 상기 드레인 전극층을 포함하는 상기 트랜지스터;
    상기 트랜지스터 위의 제 1 무기 절연막으로서, 실리콘 및 산소를 포함하는 상기 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막;
    상기 유기 절연막 위의 제 1 투명 도전층으로서, 인듐 주석 산화물을 포함하는 상기 제 1 투명 도전층;
    상기 제 1 투명 도전층 위의 제 2 무기 절연막으로서, 실리콘 및 질소를 포함하는 상기 제 2 무기 절연막; 및
    상기 제 2 무기 절연막을 개재하여 상기 제 1 투명 도전층 위에 있는 제 2 투명 도전층으로서, 인듐 주석 산화물을 포함하는 상기 제 2 투명 도전층을 포함하고,
    상기 제 2 투명 도전층은 개구에서 상기 소스 전극층 및 상기 드레인 전극층 중 하나에 전기적으로 접속되고,
    상기 개구는 상기 유기 절연막 및 상기 제 1 무기 절연막에 형성되고;
    상기 제 2 무기 절연막의 단부는 상기 유기 절연막과 중첩되고,
    상기 유기 절연막은 상기 제 2 무기 절연막 및 상기 제 2 투명 도전층과 중첩되지 않는 영역을 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 2 무기 절연막과 상기 나노 결정 산화물 반도체층은 서로 중첩되지 않는, 표시 장치.
  9. 제 7 항에 있어서,
    상기 제 2 무기 절연막과 상기 게이트 전극층은 서로 중첩되지 않는, 표시 장치.
  10. 제 7 항에 있어서,
    상기 나노 결정 산화물 반도체층의 단부들은 상기 소스 전극층 및 상기 드레인 전극층과 접촉되는, 표시 장치.
  11. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 무기 절연막은 적층 구조를 갖는, 표시 장치.
  12. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 무기 절연막은 알루미늄, 갈륨, 이트륨 및 하프늄 중 하나를 포함하는, 표시 장치.
  13. 반도체 장치로서,
    채널 형성 영역을 포함하는 반도체층;
    상기 채널 형성 영역과 중첩되는 게이트 전극;
    상기 반도체층 및 상기 게이트 전극 위의 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막; 및
    상기 유기 절연막 위에 있고, 상기 유기 절연막과 접촉되는 제 2 무기 절연막을 포함하고,
    상기 유기 절연막은, 상기 제 2 무기 절연막과 중첩되지 않고, 상기 제 1 무기 절연막 및 상기 반도체층과 중첩되는 영역을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 게이트 전극은 상기 반도체층 아래에 위치하는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 반도체 장치.
  16. 반도체 장치로서,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 채널 형성 영역과 중첩되는 게이트 전극;
    상기 산화물 반도체층 위에 있고, 상기 산화물 반도체층에 전기적으로 접속되는 제 1 도전층;
    상기 산화물 반도체층 위에 있고, 상기 산화물 반도체층에 전기적으로 접속되는 제 2 도전층;
    상기 산화물 반도체층, 상기 게이트 전극, 상기 제 1 도전층 및 상기 제 2 도전층 위의 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막;
    상기 유기 절연막 위의 제 1 투명 도전층;
    상기 유기 절연막 위에 있고, 상기 유기 절연막과 접촉되는 제 2 무기 절연막으로서, 상기 제 1 투명 도전층 위에 위치하는 상기 제 2 무기 절연막;
    상기 제 2 무기 절연막을 개재하여 상기 제 1 투명 도전층 위에 있는 제 2 투명 도전층; 및
    상기 제 1 투명 도전층 및 상기 제 2 투명 도전층 위의 액정층을 포함하고,
    상기 제 1 투명 도전층은 공통 전극이고,
    상기 제 2 투명 도전층은, 상기 제 2 도전층을 통해 상기 산화물 반도체층에 전기적으로 접속되는 화소 전극이고,
    상기 유기 절연막은, 상기 제 2 무기 절연막, 상기 제 1 투명 도전층 및 상기 제 2 투명 도전층과 중첩되지 않고, 상기 제 2 도전층, 상기 제 1 무기 절연막 및 상기 산화물 반도체층과 중첩되는 영역을 포함하는, 반도체 장치.
  17. 반도체 장치로서,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 채널 형성 영역과 중첩되는 게이트 전극;
    상기 산화물 반도체층 위에 있고, 상기 산화물 반도체층에 전기적으로 접속되는 제 1 도전층;
    상기 산화물 반도체층 위에 있고, 상기 산화물 반도체층에 전기적으로 접속되는 제 2 도전층;
    상기 산화물 반도체층, 상기 게이트 전극, 상기 제 1 도전층 및 상기 제 2 도전층 위의 제 1 무기 절연막;
    상기 제 1 무기 절연막 위의 유기 절연막;
    상기 유기 절연막 위의 제 1 투명 도전층;
    상기 유기 절연막 위에 있고, 상기 유기 절연막과 접촉되는 제 2 무기 절연막으로서, 상기 제 1 투명 도전층 위에 위치하는 상기 제 2 무기 절연막;
    상기 제 2 무기 절연막을 개재하여 상기 제 1 투명 도전층 위에 있는 제 2 투명 도전층; 및
    상기 제 1 투명 도전층 및 상기 제 2 투명 도전층 위의 액정층을 포함하고,
    상기 제 1 투명 도전층은 공통 전극이고,
    상기 제 2 투명 도전층은, 상기 제 2 도전층을 통해 상기 산화물 반도체층에 전기적으로 접속되는 화소 전극이고,
    상기 유기 절연막은, 상기 제 2 무기 절연막, 상기 제 1 투명 도전층 및 상기 제 2 투명 도전층과 중첩되지 않고, 상기 제 2 도전층, 상기 제 1 무기 절연막 및 상기 산화물 반도체층과 중첩되는 영역을 포함하고,
    상기 산화물 반도체층은 나노 결정 산화물 반도체를 포함하는, 반도체 장치.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 게이트 전극은 상기 산화물 반도체층 아래에 위치하는, 반도체 장치.
  19. 제 15 항, 제 16 항 및 제 17 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn 산화물을 포함하는, 반도체 장치.
  20. 제 13 항, 제 16 항 및 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 무기 절연막은 상기 제 2 무기 절연막과 접촉되는, 반도체 장치.
  21. 제 13 항, 제 16 항 및 제 17 항 중 어느 한 항에 있어서,
    상기 제 2 무기 절연막은 실리콘 및 질소를 포함하는, 반도체 장치.
  22. 제 13 항, 제 16 항 및 제 17 항 중 어느 한 항에 있어서,
    상기 유기 절연막은 유기 수지를 포함하는, 반도체 장치.
KR1020207010180A 2012-07-20 2013-07-08 표시 장치 KR102259916B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217016244A KR102644240B1 (ko) 2012-07-20 2013-07-08 표시 장치

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012161726 2012-07-20
JPJP-P-2012-161726 2012-07-20
KR1020157001579A KR102101000B1 (ko) 2012-07-20 2013-07-08 표시 장치
PCT/JP2013/069230 WO2014013958A1 (en) 2012-07-20 2013-07-08 Display device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020157001579A Division KR102101000B1 (ko) 2012-07-20 2013-07-08 표시 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217016244A Division KR102644240B1 (ko) 2012-07-20 2013-07-08 표시 장치

Publications (2)

Publication Number Publication Date
KR20200039835A true KR20200039835A (ko) 2020-04-16
KR102259916B1 KR102259916B1 (ko) 2021-06-03

Family

ID=49946267

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020217016244A KR102644240B1 (ko) 2012-07-20 2013-07-08 표시 장치
KR1020207010180A KR102259916B1 (ko) 2012-07-20 2013-07-08 표시 장치
KR1020247007176A KR20240034876A (ko) 2012-07-20 2013-07-08 표시 장치
KR1020157001579A KR102101000B1 (ko) 2012-07-20 2013-07-08 표시 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020217016244A KR102644240B1 (ko) 2012-07-20 2013-07-08 표시 장치

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020247007176A KR20240034876A (ko) 2012-07-20 2013-07-08 표시 장치
KR1020157001579A KR102101000B1 (ko) 2012-07-20 2013-07-08 표시 장치

Country Status (7)

Country Link
US (10) US9097925B2 (ko)
JP (7) JP6126484B2 (ko)
KR (4) KR102644240B1 (ko)
CN (2) CN104508548B (ko)
DE (4) DE112013003606B4 (ko)
TW (7) TWI637227B (ko)
WO (1) WO2014013958A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081468B1 (ko) 2012-07-20 2020-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR102644240B1 (ko) 2012-07-20 2024-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI559064B (zh) * 2012-10-19 2016-11-21 Japan Display Inc Display device
JP6219562B2 (ja) 2012-10-30 2017-10-25 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP6198434B2 (ja) 2013-04-11 2017-09-20 株式会社半導体エネルギー研究所 表示装置及び電子機器
US9496330B2 (en) * 2013-08-02 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP6283364B2 (ja) * 2013-08-19 2018-02-21 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
KR102139355B1 (ko) * 2013-12-31 2020-07-29 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
JP2016021170A (ja) * 2014-07-15 2016-02-04 日立化成株式会社 静電容量結合方式タッチパネル入力装置付き表示装置
CN104701466B (zh) * 2015-03-25 2018-09-04 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
KR102459818B1 (ko) 2015-05-06 2022-10-27 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102407115B1 (ko) * 2015-06-25 2022-06-09 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6656907B2 (ja) * 2015-12-17 2020-03-04 株式会社ジャパンディスプレイ 液晶表示装置
CN106970497B (zh) * 2016-01-14 2021-03-09 天马微电子股份有限公司 光控制元件、光控制装置及光控制元件的制造方法
CN105742292B (zh) * 2016-03-01 2019-02-19 深圳市华星光电技术有限公司 阵列基板的制作方法及制得的阵列基板
CN109791333A (zh) * 2016-10-07 2019-05-21 夏普株式会社 Tft基板用液晶取向剂及液晶显示面板的制造方法
US10269834B2 (en) * 2017-01-10 2019-04-23 A.U. Vista, Inc. TFT array for use in a high-resolution display panel and method for making same
WO2018186228A1 (ja) * 2017-04-03 2018-10-11 シャープ株式会社 液晶表示パネル及び液晶表示パネルの製造方法
JP6562044B2 (ja) * 2017-07-28 2019-08-21 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の製造方法
US10411206B2 (en) * 2017-11-22 2019-09-10 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible array substrate and method for manufacturing same
KR102561178B1 (ko) 2018-06-08 2023-07-28 삼성디스플레이 주식회사 표시 장치
KR20200076343A (ko) * 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN111435210A (zh) * 2020-02-20 2020-07-21 合肥鑫晟光电科技有限公司 薄膜晶体管液晶显示面板及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20090003830A (ko) * 2007-07-05 2009-01-12 삼성전자주식회사 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치
KR20100063660A (ko) * 2008-12-03 2010-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20120023165A (ko) * 2012-02-06 2012-03-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20120060745A (ko) * 2010-12-01 2012-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Family Cites Families (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5426987A (en) 1977-08-02 1979-02-28 Nippon Denshi Zairiyou Kk Closed oxygen generation for respiration assistance
JPS6017720A (ja) * 1983-07-12 1985-01-29 Canon Inc 液晶装置
US4636038A (en) 1983-07-09 1987-01-13 Canon Kabushiki Kaisha Electric circuit member and liquid crystal display device using said member
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6126484A (ja) 1984-07-16 1986-02-05 Mitsubishi Electric Corp 産業機械の制御装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3454340B2 (ja) * 1996-11-22 2003-10-06 シャープ株式会社 液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6313481B1 (en) 1998-08-06 2001-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3796070B2 (ja) 1999-07-21 2006-07-12 シャープ株式会社 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100684578B1 (ko) 2000-06-13 2007-02-20 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4409196B2 (ja) * 2002-04-09 2010-02-03 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた表示装置、並びに半導体装置の作製方法
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI272556B (en) 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4115761B2 (ja) * 2002-07-05 2008-07-09 アルプス電気株式会社 アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100935670B1 (ko) 2003-04-04 2010-01-07 삼성전자주식회사 액정표시장치, 박막 트랜지스터 표시판 및 그의 제조 방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005173106A (ja) * 2003-12-10 2005-06-30 Seiko Epson Corp 電気光学装置及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101116816B1 (ko) 2004-06-05 2012-02-28 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101037085B1 (ko) 2004-06-05 2011-05-26 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101076426B1 (ko) 2004-06-05 2011-10-25 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
KR20060131256A (ko) * 2005-06-15 2006-12-20 삼성전자주식회사 액정 표시 장치
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4784382B2 (ja) * 2005-09-26 2011-10-05 ソニー株式会社 液晶表示装置
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5182600B2 (ja) * 2005-09-30 2013-04-17 セイコーエプソン株式会社 アレイ基板の製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4916770B2 (ja) 2006-05-22 2012-04-18 三菱電機株式会社 液晶表示装置、及びその製造方法
JP5170985B2 (ja) 2006-06-09 2013-03-27 株式会社ジャパンディスプレイイースト 液晶表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009042292A (ja) * 2007-08-06 2009-02-26 Hitachi Displays Ltd 液晶表示装置
JP2009103797A (ja) * 2007-10-22 2009-05-14 Hitachi Displays Ltd 液晶表示装置
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009271103A (ja) * 2008-04-30 2009-11-19 Hitachi Displays Ltd 液晶表示装置
JP5135063B2 (ja) * 2008-05-27 2013-01-30 株式会社ジャパンディスプレイイースト 液晶表示装置
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4600547B2 (ja) 2008-08-27 2010-12-15 ソニー株式会社 液晶表示装置
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101889287B1 (ko) * 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5331423B2 (ja) * 2008-09-22 2013-10-30 株式会社ジャパンディスプレイ 液晶表示装置
JP2010072529A (ja) * 2008-09-22 2010-04-02 Hitachi Displays Ltd 液晶表示装置及びその製造方法
JP5121651B2 (ja) * 2008-09-29 2013-01-16 株式会社ジャパンディスプレイウェスト 液晶表示装置及び電子機器
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8941617B2 (en) 2008-11-07 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Image input-output device with color layer between photodetector and display elements to improve the accuracy of reading images in color
KR101719350B1 (ko) 2008-12-25 2017-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
KR101949670B1 (ko) 2009-10-09 2019-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8355109B2 (en) * 2009-11-24 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device comprising a liquid crystal material exhibiting a blue phase and a structure body projecting into the liquid crystal layer
KR101311874B1 (ko) 2009-12-14 2013-09-26 엘지디스플레이 주식회사 반사투과형 액정표시장치용 어레이 기판의 제조 방법
KR101298234B1 (ko) * 2010-03-19 2013-08-22 엘지디스플레이 주식회사 터치인식 횡전계형 액정표시장치 및 이의 제조 방법
KR101305378B1 (ko) 2010-03-19 2013-09-06 엘지디스플레이 주식회사 터치인식 횡전계형 액정표시장치 및 이의 제조 방법
US8854583B2 (en) 2010-04-12 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and liquid crystal display device
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011155470A1 (ja) * 2010-06-07 2011-12-15 株式会社アルバック 液晶表示装置及び液晶表示装置の製造方法、並びに液晶表示装置用電極基板
KR101233348B1 (ko) * 2010-06-09 2013-02-14 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN103003743A (zh) 2010-07-21 2013-03-27 夏普株式会社 有源矩阵基板及其制造方法和液晶显示面板
JP5372900B2 (ja) 2010-12-15 2013-12-18 株式会社ジャパンディスプレイ 液晶表示装置
CN103270601B (zh) 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
US20130265530A1 (en) * 2010-12-21 2013-10-10 Sharp Kabushiki Kaisha Display device and thin film transistor substrate and manufacturing method therefor
JP5943316B2 (ja) 2011-02-04 2016-07-05 国立大学法人秋田大学 回転体を上昇する液膜流を用いた水質浄化システム
US8760595B2 (en) 2011-09-09 2014-06-24 Lg Display Co., Ltd. Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR101969429B1 (ko) * 2011-09-09 2019-04-16 엘지디스플레이 주식회사 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
KR101942982B1 (ko) * 2011-12-05 2019-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조방법
KR102081468B1 (ko) 2012-07-20 2020-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR102644240B1 (ko) 2012-07-20 2024-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
GB201321744D0 (en) 2013-12-09 2014-01-22 Ucb Pharma Sa Therapeutic agents

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20090003830A (ko) * 2007-07-05 2009-01-12 삼성전자주식회사 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치
KR20100063660A (ko) * 2008-12-03 2010-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20120060745A (ko) * 2010-12-01 2012-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20120023165A (ko) * 2012-02-06 2012-03-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Also Published As

Publication number Publication date
US20230129465A1 (en) 2023-04-27
TWI604253B (zh) 2017-11-01
TWI749989B (zh) 2021-12-11
DE112013003606B4 (de) 2022-03-24
CN107564967A (zh) 2018-01-09
US11327376B2 (en) 2022-05-10
US11841595B2 (en) 2023-12-12
TW202013840A (zh) 2020-04-01
JP7324903B2 (ja) 2023-08-10
US20180329244A1 (en) 2018-11-15
JP2022133294A (ja) 2022-09-13
US9097925B2 (en) 2015-08-04
DE112013007498B3 (de) 2022-05-05
US10018887B2 (en) 2018-07-10
TW202218209A (zh) 2022-05-01
DE112013007836B3 (de) 2023-06-22
KR102101000B1 (ko) 2020-04-14
TWI716941B (zh) 2021-01-21
TWI788133B (zh) 2022-12-21
US9366894B2 (en) 2016-06-14
US11543718B2 (en) 2023-01-03
US10877338B2 (en) 2020-12-29
TW202119111A (zh) 2021-05-16
US10852576B2 (en) 2020-12-01
TW201804235A (zh) 2018-02-01
KR20150037858A (ko) 2015-04-08
JP6126484B2 (ja) 2017-05-10
TW201908840A (zh) 2019-03-01
US20150301395A1 (en) 2015-10-22
KR102644240B1 (ko) 2024-03-07
US20220137469A1 (en) 2022-05-05
JP2017142525A (ja) 2017-08-17
KR20210068139A (ko) 2021-06-08
US20200264471A1 (en) 2020-08-20
US20160246090A1 (en) 2016-08-25
CN104508548A (zh) 2015-04-08
JP6585224B2 (ja) 2019-10-02
KR20240034876A (ko) 2024-03-14
JP2018169615A (ja) 2018-11-01
CN107564967B (zh) 2020-10-23
TW201409142A (zh) 2014-03-01
DE112013007837B3 (de) 2023-08-17
US11137651B2 (en) 2021-10-05
JP6799121B2 (ja) 2020-12-09
US20210333668A1 (en) 2021-10-28
TWI637227B (zh) 2018-10-01
CN104508548B (zh) 2017-11-07
KR102259916B1 (ko) 2021-06-03
WO2014013958A1 (en) 2014-01-23
US20140022480A1 (en) 2014-01-23
US20200026118A1 (en) 2020-01-23
TWI673557B (zh) 2019-10-01
JP6329666B2 (ja) 2018-05-23
JP2014038320A (ja) 2014-02-27
JP7089004B2 (ja) 2022-06-21
US10437091B2 (en) 2019-10-08
TWI570491B (zh) 2017-02-11
DE112013003606T5 (de) 2015-04-16
TW201708915A (zh) 2017-03-01
JP2019211790A (ja) 2019-12-12
US20210072605A1 (en) 2021-03-11
JP2023159113A (ja) 2023-10-31
JP2021047423A (ja) 2021-03-25

Similar Documents

Publication Publication Date Title
US11137651B2 (en) Display device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A302 Request for accelerated examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)