KR20190102759A - 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법 - Google Patents

크랙 검출용 칩 및 이를 이용한 크랙 검출 방법 Download PDF

Info

Publication number
KR20190102759A
KR20190102759A KR1020180023638A KR20180023638A KR20190102759A KR 20190102759 A KR20190102759 A KR 20190102759A KR 1020180023638 A KR1020180023638 A KR 1020180023638A KR 20180023638 A KR20180023638 A KR 20180023638A KR 20190102759 A KR20190102759 A KR 20190102759A
Authority
KR
South Korea
Prior art keywords
edge
crack
chip
wiring
crack detection
Prior art date
Application number
KR1020180023638A
Other languages
English (en)
Other versions
KR102385105B1 (ko
Inventor
권찬식
박진덕
장진욱
한지연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180023638A priority Critical patent/KR102385105B1/ko
Priority to US16/151,826 priority patent/US10788528B2/en
Priority to CN201910139939.9A priority patent/CN110197822A/zh
Publication of KR20190102759A publication Critical patent/KR20190102759A/ko
Priority to US17/019,936 priority patent/US11740276B2/en
Application granted granted Critical
Publication of KR102385105B1 publication Critical patent/KR102385105B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/08—Locating faults in cables, transmission lines, or networks
    • G01R31/11—Locating faults in cables, transmission lines, or networks using pulse reflection methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Geometry (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

크랙 검출용 칩 및 이를 이용한 크랙 검출 방법이 제공된다. 상기 크랙 검출용 칩은 내부 영역과 상기 내부 영역을 둘러싸는 외곽 영역을 포함하는 칩, 상기 칩의 내부에서 상기 칩의 가장자리를 따라서 형성되어 상기 내부 영역과 상기 외곽 영역을 정의하는 가드링, 상기 내부 영역의 가장자리를 따라서 폐곡선 형태로 배치되는 엣지 배선 및 상기 칩의 표면에 노출되고, 상기 엣지 배선과 연결되는 패드를 포함하되, 상기 엣지 배선은, 상기 패드를 통해서 상기 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR(Time Domain Reflectometry) 모듈과 연결된다.

Description

크랙 검출용 칩 및 이를 이용한 크랙 검출 방법 {Crack detection chip and crack detection method using the same}
본 발명은 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법에 관한 것이다.
반도체 패키지(Package) 조립 공정 중 웨이퍼(Wafer)에서 개별 칩(Chip)으로 다이싱(Dicing) 진행시에 칩의 엣지(Edge)에 미세 크랙(Crack) 발생될 수 있다. 이러한 크랙은 시간이 지남에 따라 진전되어 반도체 칩 및 반도체 패키지의 품질 및 신뢰성 문제를 발생시킬 수 있다.
기존에서는 크랙을 검출하기 위해 CDC(Chipping Detect Circuit)등의 회로를 구성하여 신호가 일정한 시간 안에 돌아오지 않으면 칩의 엣지 영역에 결함이 발생되었다고 판단하고 있다. 그런데, 이러한 방식은 크랙 즉, 불량 발생 유무만 알 수 있고 상기 크랙의 발생위치를 정확하게 확인할 수 없다.
따라서, 칩의 엣지 영역의 크랙 위치를 정확히 파악할 수 있는 검출용 칩과 그를 이용한 검출 방법이 필요하다.
본 발명이 해결하려는 과제는, 칩의 엣지 영역의 크랙 위치를 정확히 파악할 수 있는 크랙 검출용 칩을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 칩의 엣지 영역의 크랙 위치를 정확히 파악할 수 있는 크랙 검출 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은, 내부 영역과 상기 내부 영역을 둘러싸는 외곽 영역을 포함하는 칩, 상기 칩의 내부에서 상기 칩의 가장자리를 따라서 형성되어 상기 내부 영역과 상기 외곽 영역을 정의하는 가드링, 상기 내부 영역의 가장자리를 따라서 폐곡선 형태로 배치되는 엣지 배선 및 상기 칩의 표면에 노출되고, 상기 엣지 배선과 연결되는 패드를 포함하되, 상기 엣지 배선은, 상기 패드를 통해서 상기 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR(Time Domain Reflectometry) 모듈과 연결된다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은 제1 및 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역 사이에 상기 제1 및 제2 영역을 분리시키는 가드링, 상기 제2 영역 내에 매립되어 형성되는 엣지 배선 및 상기 엣지 배선과 연결되고 상기 기판의 상면으로 노출되는 패드를 포함하되, 상기 엣지 배선은, 상기 패드와 연결되어 상기 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR 모듈과 연결된다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은 칩의 가장자리를 따라서 폐곡선 형태로 배치되는 엣지 배선 및 상기 칩의 표면에 노출되고, 상기 엣지 배선과 연결되는 패드를 포함하되, 상기 엣지 배선은, 상기 패드를 통해서 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR(Time Domain Reflectometry) 모듈과 연결된다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 크랙 검출 방법은 칩의 가장자리를 따라서 폐곡선 형태로 배치되는 엣지 배선에 제1 시점에서 입사파를 인가하고, 상기 엣지 배선 내의 크랙에 의해서 상기 입사파가 반사되어 생성되는 반사파를 제2 시점에서 감지하고, 상기 제1 시점과 상기 제2 시점 사이의 도달 시간을 계산하고, 상기 도달 시간에 의해서 상기 크랙의 위치를 계산하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 크랙 검출용 칩과 TDR(Time Domain Reflectometry) 모듈의 연결을 설명하기 위한 개념적인 레이아웃도이다.
도 4는 도 3의 크랙 검출용 칩과 TDR 모듈의 동작을 설명하기 위한 개념도이다.
도 5는 시간에 따른 반사파의 검출에 따른 반사파 거리를 설명하기 위한 그래프이다.
도 6은 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩과 TDR 모듈의 동작을 설명하기 위한 개념도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 9는 도 8의 크랙 검출용 칩과 에미션 스코프 및 검출 유닛의 위치 관계를 설명하기 위한 블록도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 14는 도 13의 크랙 검출용 칩과 tPD(time Propagation Delay) 유닛의 동작을 설명하기 위한 개념도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 20은 도 19의 에미션 스코프 크랙 검출 단계를 세부적으로 설명하기 위한 순서도이다.
도 21은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 22는 도 21의 tPD 크랙 유무 판단 단계를 세부적으로 설명하기 위한 순서도이다.
도 23은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 24는 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은 칩(10), 가드링(20), 제1 엣지 배선(100) 및 패드(200)를 포함한다.
칩(10)은 칩(10) 외의 다른 구성 요소를 포함할 수 있다. 칩(10)은 기판을 일정 크기로 다이싱(dicing)한 것일 수 있다. 즉, 웨이퍼 레벨의 기판을 잘라서 복수의 칩(10)을 제조할 수 있다. 칩(10)은 실리콘 등의 반도체 물질의 웨이퍼를 잘라서 제조될 수 있다.
칩(10)은 도 1에 도시된 것과 같이 수평 평면의 형상이 사각형일 수 있다. 칩(10)의 형상은 제1 방향(X)과 제2 방향(Y)으로 각각 연장되는 4개의 변으로 정의될 수 있다. 이 때, 제1 방향(X)과 제2 방향(Y)은 서로 수직할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
칩(10)의 상면은 제3 방향(Z)으로 형성될 수 있다. 이 때, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 수직할 수 있다. 만일, 제1 방향(X) 및 제2 방향(Y)이 수평 방향인 경우에는 제3 방향(Z)은 수직 방향일 수 있다.
칩(10)은 내부 영역(Ra)과, 외곽 영역(Rb)을 포함할 수 있다. 외곽 영역(Rb)은 칩(10)의 가장자리 영역일 수 있다. 즉, 외곽 영역(Rb)은 칩(10)의 외곽을 따라서 형성되는 영역일 수 있다. 구체적으로, 외곽 영역(Rb)은 칩(10)의 영역 중 가드링(20)을 기준으로 외부에 위치한 영역을 의미할 수 있다.
내부 영역(Ra)은 외곽 영역(Rb)에 의해서 둘러싸인 영역일 수 있다. 즉, 내부 영역(Ra)의 가장자리를 따라서 외곽 영역(Rb)이 위치하고, 외곽 영역(Rb)은 내부 영역(Ra)을 둘러쌀 수 있다. 이 때, 외곽 영역(Rb)이 내부 영역(Ra)을 둘러싸는 것은 제1 방향(X) 및 제2 방향(Y)으로 정의된 수평 평면 상에서 도시될 수 있다. 즉, 도 1에서 도시된 바와 같이 외곽 영역(Rb)이 내부 영역(Ra)을 둘러싸고 고리 형태로 배치될 수 있다.
내부 영역(Ra)과 외곽 영역(Rb)은 가드링(20)에 의해서 정의될 수 있다. 구체적으로, 내부 영역(Ra)은 가드링(20) 안쪽에 위치한 영역이고, 외곽 영역(Rb)은 가드링(20) 바깥쪽에 위치한 영역일 수 있다. 가드링(20)이 형성된 영역은 내부 영역(Ra)과 외곽 영역(Rb) 어느 쪽에도 속하지 않을 수 있다.
내부 영역(Ra)은 실제 칩(10)에서 동작하는 소자들이 형성되는 영역일 수 있다. 이에 반해서, 외곽 영역(Rb)은 아무런 소자들이 형성되지 않거나 더미 소자들이 형성되는 영역일 수 있다. 외곽 영역(Rb)은 웨이퍼를 칩(10)으로 다이싱할 때, 손상되는 부분을 고려하여 공간 마진을 가지는 곳일 수 있다. 즉, 외곽 영역은 스크라이브 라인(scribe line)을 의미할 수 있다.
외곽 영역(Rb)에는 크랙 즉, 칩(10)의 갈라지는 현상이 발생하여도 직접적인 칩(10)의 동작에 문제는 없을 수 있다. 그러나, 크랙이 칩(10)의 내부 영역(Ra)에 발생하거나 외곽 영역(Rb)에서 내부 영역(Ra)으로 진행되는 경우 칩(10)의 동작의 신뢰성이 크게 훼손될 수 있다. 따라서, 칩(10)의 정상적인 동작을 위해서는 내부 영역(Ra)에 크랙이 형성되지 않도록 해야한다.
가드링(20)은 내부 영역(Ra)과 외곽 영역(Rb)의 사이에 위치할 수 있다. 가드링(20)은 상술한 크랙이 외곽 영역(Rb)에서 내부 영역(Ra)으로 진행되지 못하게 차단하는 역할을 할 수 있다.
또한, 가드링(20)은 외부에 있는 습기가 칩(10)의 내부로 들어가지 못하게 하는 흡습 작용도 할 수 있다. 즉, 습기가 칩(10)의 내부 영역(Ra)으로 들어가면 칩(10)의 내부 영역(Ra)에 위치하는 소자들이 손상되거나 오작동할 수 있으므로 가드링(20)이 이러한 문제를 방지할 수 있다.
가드링(20)은 칩(10)의 가장자리를 따라서 폐곡선을 이루면서 형성될 수 있다. 여기서, "폐곡선"이란 서로 맞닿아 있는 고리 형상을 의미하는 것이지, 가드링(20)의 연장 부분이 반드시 곡률을 가지고 있음을 의미하는 것은 아니다. 예를 들어, 가드링(20)의 수평 배치 형상은 원이나 타원이 아닌 사각형 등의 다각형일 수도 있다.
구체적으로, 가드링(20)의 수평 형상은 제1 방향(X) 및 제2 방향(Y)으로 연장된 4개의 변을 가지는 사각형일 수 있다. 즉, 칩(10)의 가장자리를 따라서 칩(10)의 내부에 형성되어 칩(10)의 모양과 유사한 사각형의 수평 형상을 가질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 칩(10)의 형상이 달라짐에 따라서 가드링(20)의 배치 행상도 달라질 수 있다.
또는, 칩(10)의 형상과 가드링(20)의 배치 형상이 서로 다를 수도 있다. 즉, 가드링(20)은 칩(10)의 내부 영역(Ra)의 보호를 목적으로 하므로, 칩(10)의 내부 영역(Ra)을 보호할 수 있는 형태면 어떠한 형태도 가드링(20)의 배치 형태가 될 수 있다.
가드링(20)은 복수일 수 있다. 가드링(20)이 단일 구조일 때보다 가드링(20)이 복수일 때, 당연히 크랙의 진행을 방지할 확률이 높아지고, 내부 영역(Ra)의 습기 침투도 차단할 확률이 높아질 수 있다.
가드링(20)은 제1 가드링(21), 제2 가드링(22) 및 제3 가드링(23)을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 가드링(20)이 3개인 것은 예시적인 실시예에 불과하고, 가드링(20)의 개수는 필요와 목적에 따라 얼마든지 달라질 수 있다.
제1 가드링(21)은 외곽 영역(Rb)과 직접 접할 수 있다. 제1 가드링(21)의 외부는 바로 외곽 영역(Rb)일 수 있다. 제2 가드링(22)은 제1 가드링(21)보다 안쪽에 위치할 수 있다. 유사하게, 제3 가드링(23)은 제2 가드링(22)보다 안쪽에 위치할 수 있다. 즉, 제3 가드링(23)은 내부 영역(Ra)과 직접 접할 수 있다. 제3 가드링(23)의 안쪽은 바로 내부 영역(Ra)일 수 있다.
제1 가드링(21)과 제2 가드링(22)은 제1 간격(d1)만큼 이격될 수 있다. 제2 가드링(22)과 제3 가드링(23)은 동일하게 제1 간격(d1)만큼 이격될 수 있다. 다만, 본 실시예가 이에 제한되는 것은 아니다.
가드링(20)은 칩(10)의 상면에서 제3 방향(Z)으로 깊게 형성될 수 있다. 가드링(20)은 단순히 외곽 영역(Rb)의 크랙이나, 외부의 습기 등을 방지하기 위해서 형성되므로 다른 소자와 연결되지 않고 고립될 수 있다. 이는 복수의 가드링(20)들 사이에서도 마찬가지이다. 즉, 제1 가드링(21), 제2 가드링(22) 및 제3 가드링(23)은 서로 접하지 않고 이격되어 배치될 수 있다.
가드링(20)은 금속 물질을 포함할 수 있다. 예를 들어, 가드링(20)은 텅스텐, 구리, 코발트 및 알루미늄 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 엣지 배선(100)은 내부 영역(Ra)에 위치할 수 있다. 즉, 제1 엣지 배선(100)은 내부 영역(Ra)의 가장자리를 따라서 형성될 수 있다. 따라서, 제1 엣지 배선(100)은 가드링(20)보다 안쪽에 위치할 수 있다. 특히, 도 1 및 도 2에서 제1 엣지 배선(100)은 제3 가드링(23)보다 안쪽에 위치할 수 있다.
제1 엣지 배선(100)은 가드링(20)으로부터 제2 간격(d2)만큼 분리될 수 있다. 제2 간격(d2)은 제1 간격(d1)에 비해 클 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 가드링(20)들 사이의 간격은 크랙의 진행을 방지하기 위해서 좁은 간격이 되는 것이 효과적이다. 이에 반해서, 제1 엣지 배선(100)과 가드링(20)의 간격은 서로 커플링되지 않도록 일정 간격 이상이되어야 할 수 있다. 이에 따라서, 제1 간격(d1)보다 제2 간격(d2)이 더 클 수 있다.
제1 엣지 배선(100)은 내부 영역(Ra)의 가장자리를 따라서 형성되기 때문에 내부 영역(Ra)의 형상과 대응되는 형상으로 배치될 수 있다. 즉, 도 1에서 도시된 바와 같이 제1 엣지 배선(100)은 내부 영역(Ra)의 형상과 유사하게 사각형의 수평 형상을 가질 수 있다.
이 때, 제1 엣지 배선(100)은 제1 라인(100_1), 제2 라인(100_2), 제3 라인(100_3) 및 제4 라인(100_4)을 포함할 수 있다. 제1 라인(100_1)과 제2 라인(100_2)은 제2 방향(Y)으로 연장되고, 서로 제1 방향(X)으로 이격될 수 있다. 제3 라인(100_3)과 제4 라인(100_4)은 제1 방향(X)으로 연장되고, 서로 제2 방향(Y)으로 이격될 수 있다. 제1 라인(100_1), 제2 라인(100_2), 제3 라인(100_3) 및 제4 라인(100_4)은 제1 엣지 배선(100)이 정의하는 사각형의 각 변에 대응될 수 있다.
제1 엣지 배선(100)은 매립 배선일 수 있다. 즉, 제1 엣지 배선(100)은 칩(10)의 상면이나 하면을 통해서 외부로 노출되지 않을 수 있다. 즉, 제1 엣지 배선(100)의 상면은 칩(10)의 상면과 접하지 않고, 제2 엣지 배선(101)의 하면도 칩(10)의 하면과 접하지 않을 수 있다.
제1 엣지 배선(100)의 제3 방향(Z)의 폭은 가드링(20)의 제3 방향(Z)의 폭보다 작을 수 있다. 가드링(20)의 경우 크랙 및 습기의 방지를 위해서 최대한 넓은 영역을 외곽 영역(Rb)에서부터 격리할 필요가 있다. 이에 반해서, 제1 엣지 배선(100)은 단순히 크랙 여부를 검출하기 위함이므로 제3 방향(Z)의 폭이 가드링(20)의 제3 방향(Z)의 폭보다는 작을 수 있다.
제1 엣지 배선(100)은 패드(200)와 전기적으로 연결될 수 있다. 제1 엣지 배선(100)은 패드(200)와 전기적으로 연결되기 위해서 내부 배선(110)과 접할 수 있다. 내부 배선(110)은 도 1에서는 도시되지 않으나 패드(200)와 제1 엣지 배선(100)을 수평 방향으로 연결시키는 배선일 수 있다.
내부 배선(110)은 패드(200)와 컨택(210)을 통해서 연결될 수 있다. 컨택(210)은 패드(200)와 내부 배선(110)을 수직 방향 즉, 제3 방향(Z)으로 연결할 수 있다.
내부 배선(110), 컨택(210) 및 제1 엣지 배선(100)은 도전체를 포함할 수 있다. 예를 들어, 내부 배선(110), 컨택(210) 및 제1 엣지 배선(100)은 금속을 포함할 수 있다. 상기 금속은 예를 들어, 텅스텐, 구리, 코발트 및 알루미늄 중 적어도 하나를 포함할 수 있다.
상술한 내부 배선(110)과 컨택(210)의 구성은 필수적인 부분은 아닐 수 있다. 즉, 제1 엣지 배선(100)과 패드(200)가 전기적으로 연결될 수만 있으면 내부 배선(110) 및 컨택(210) 중 적어도 하나는 생략될 수도 있다. 또는, 내부 배선(110) 및 컨택(210)이 아닌 다른 요소를 통해서 제1 엣지 배선(100)과 패드(200)가 전기적으로 연결되는 것도 가능할 수 있다.
패드(200)는 칩(10)의 상면에 노출될 수 있다. 패드(200)는 외부의 다른 모듈이 칩(10)의 내부와 연결될 수 있는 경로의 역할을 수행할 수 있다. 패드(200)는 제1 엣지 배선(100)과 전기적으로 연결될 수 있다. 패드(200)는 칩(10)의 다른 구성요소들에 클럭 신호 또는 입출력 신호를 전달할 수 있다.
패드(200)는 복수일 수 있다. 복수의 패드(200) 중 일부는 제1 엣지 배선(100)에 연결되고, 다른 일부는 다른 구성 요소에 연결될 수 있다.
도 3은 도 1의 크랙 검출용 칩과 TDR 모듈의 연결을 설명하기 위한 개념적인 레이아웃도이고, 도 4는 도 3의 크랙 검출용 칩과 TDR 모듈의 동작을 설명하기 위한 개념도이다. 도 5는 시간에 따른 반사파의 검출에 따른 반사파 거리를 설명하기 위한 그래프이다.
도 3 내지 도 5를 참조하면, 제1 엣지 배선(100)은 패드(200)를 통해서 TDR 모듈(300)과 전기적으로 연결될 수 있다. TDR 모듈은 시간 영역 반사법(Time Domain Reflectometry)를 이용하여 칩(10)의 엣지 영역의 크랙(CR)을 검출할 수 있다.
구체적으로, TDR 모듈(300)은 패드(200)를 통해서 제1 엣지 배선(100)에 입사파를 인가할 수 있다. 입사파는 제1 엣지 배선(100)을 통해서 진행하다가 크랙(CR)을 만나면 반사파를 형성할 수 있다.
즉, 크랙(CR)에 의해서 제1 엣지 배선(100)이 끊어진 경우에는 제1 엣지 배선(100)과 크랙(CR)이라는 서로 다른 매질이 접하게 될 수 있다. 이 때, 2개의 매질의 경계면에서 입사파의 일부는 반사하고 일부는 투과하게 되고, 이에 따라서 반사파가 형성되어 입사파의 진행방향과 반대방향으로 진행하게 된다.
TDR 모듈(300)은 상기 입사파와 반대 방향으로 진행하는 반사파를 감지할 수 있다. TDR 모듈(300)은 입사파의 인가 시점과 반사파의 도달 시점을 계산하여 제1 반사파 거리(L)를 계산할 수 있다.
제1 반사파 거리(L)란 크랙(CR)이 형성된 위치부터 반사파가 도달한 TDR 모듈(300)까지의 거리를 의미할 수 있다. TDR 모듈(300)은 제1 반사파 거리(L)를 검출하고, 이에 따라서, 크랙(CR)이 발생된 위치를 정확히 확인할 수 있다. 제1 반사파 거리(L)는 입사파의 속도, 반사파의 속도 및 도달 시간 등을 통해서 계산될 수 있다. 도 5의 t=0인 지점은 반사파가 생성되는 시점을 의미할 수 있다.
본 실시예에 따른 크랙 검출용 칩은 단순히 엣지 영역에 크랙이 존재하는지 아닌지의 판단이 아닌 어느 부분에 크랙이 위치하는지를 정확히 검출할 수 있다. 이에 따라서, 칩(10)의 어느 부분을 보완해야하는지를 확인할 수 있고, 칩(10)의 제조 공정 중 어느 공정이 문제가 될 수 있는지를 추적할 수 있다. 또한, 칩(10)의 내구성을 고려하여 차후 칩(10)의 설계를 변경할 수도 있다.
즉, 본 실시예에 따른 크랙 검출용 칩은 이를 통해서 단순히 현재의 칩(10)의 내구성을 확인하고 보완하는 것뿐만 아니라 추후에 생산하는 칩(10)의 설계 및 공정 요소도 향상시킬 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 6은 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩과 TDR 모듈의 동작을 설명하기 위한 개념도이다.
도 6을 참조하면, TDR 모듈(300)은 제1 반사파 거리(L)를 인식할 수 없을 수도 있다. 즉, TDR 모듈(300)이 인식할 수 있는 최소 거리의 한계가 제1 반사파 거리(L)의 크기보다 큰 경우에는 TDR 모듈(300)은 제1 반사파 거리(L)를 곧바로 검출할 수는 없다.
이러한 경우에는, TDR 모듈(300)은 제1 반사파 거리(L) 대신에 제2 반사파 거리(L')를 인식할 수 있다. 제2 반사파 거리(L')는 제1 반사파 거리(L)에 제1 엣지 배선(100)의 길이를 추가한 거리일 수 있다. TDR 모듈(300)이 제2 반사파 거리(L')를 인식한 경우에는 제2 반사파 거리(L')가 제1 엣지 배선(100)의 길이보다 크므로 제2 반사파 거리(L')에서 제1 엣지 배선(100)의 길이를 뺀 차이를 반사파 거리로 인식할 수 있다. 본 실시예에 따른 크랙 검출용 칩은 제1 엣지 배선(100)의 길이는 이미 고정된 수치를 가지므로, TDR 모듈(300)의 인식 능력의 한계에도 용이하게 크랙(CR)을 검출할 수 있다.
도 6과 달리, TDR 모듈(300)이 인식할 수 있는 최소 거리의 한계가 제2 반사파 거리(L')보다도 큰 경우에는 제1 엣지 배선(100)의 길이의 정수배만큼을 더 더한 반사파 거리를 이용할 수 있다. 즉, 본 실시예에 따른 크랙 검출용 칩은 TDR 모듈(300)이 인식할 수 있는 최소 거리의 한계보다 큰 반사파 거리를 제1 엣지 배선(100)의 길이의 정수배만큼을 더하여 얼마든지 생성할 수 있다. 이를 통해서, TDR 모듈(300)의 하드웨어 성능에 구애받지 않고, 크랙(CR)의 위치를 정확하게 검출할 수 있다.
이하, 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 7은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩은 제2 엣지 배선(101)을 포함한다.
제2 엣지 배선(101)은 요철 형상을 포함할 수 있다. 제2 엣지 배선(101)은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다.
제1 부분(P1)은 가드링(20) 즉, 제3 가드링(23)으로부터 제2 간격(d2)만큼 이격되어 배치된 부분일 수 있다. 이에 반해서, 제2 부분(P2)은 제3 가드링(23)으로부터 제3 간격(d3)만큼 이격되어 배치된 부분일 수 있다. 이 때, 제3 간격(d3)은 제2 간격(d2)보다 클 수 있다.
제2 엣지 배선(101)은 복수의 제1 부분(P1)과 복수의 제2 부분(P2)을 포함할 수 있다. 제2 엣지 배선(101)은 복수의 제1 부분(P1)과 복수의 제2 부분(P2)이 각각 교대로 연장되어 형성될 수 있다. 즉, 제2 배선(100b)은 제1 부분(P1)이 제2 부분(P2)과 연결되고, 다시 그 제2 부분(P2)이 다른 제1 부분(P1)과 연결되는 형식으로 연장될 수 있다. 이에 따라서, 제2 엣지 배선(101)은 지그 재그 방식의 요철 형상이 될 수 있다.
본 실시예에 다른 크랙 검출용 칩은 요철 형상의 제2 엣지 배선(101)을 통해서, 상술한 실시예의 제1 엣지 배선(도 1의 100)보다 더 긴 반사파 경로를 확보할 수 있다.
이를 통해서, TDR 모듈(300)은 더욱 쉽게 TDR 모듈(300)이 인식할 수 있는 최소 거리의 한계보다 큰 반사파 거리를 획득할 수 있다. 따라서, 굳이 제2 엣지 배선(101)의 길이의 정수배를 더하는 연산 과정을 추가하지 않아도 TDR 모듈(300)이 반사파 거리를 쉽게 인식할 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이고, 도 9는 도 8의 크랙 검출용 칩과 에미션 스코프 및 검출 유닛의 위치 관계를 설명하기 위한 블록도이다.
도 8 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩(10)은 패드(200)를 통해서 제1 엣지 배선(100)에 전류 인가 모듈(400)이 연결되고, 에미션 스코프(1000)에 의해서 제1 엣지 배선(100)이 검사될 수 있다.
전류 인가 모듈(400)은 열생성 전류를 제1 엣지 배선(100)에 인가할 수 있다. 만일, 제1 엣지 배선(100)에 크랙이 존재하는 경우 상기 크랙이 존재하는 부분은 크랙이 없는 다른 부분보다 저항이 높아지므로 열생성 전류에 의해서 열이 발생할 수 있다.
에미션 스코프(1000)는 칩(10) 상에 위치하고, 칩(10)을 전체적으로 검사할 수 있다. 에미션 스코프(1000)는 발열되는 부분을 확인할 수 있고, 제1 엣지 배선(100) 중 열생성 전류에 의해서 발열되는 부분을 검출할 수 있다. 에미션 스코프(1000)는 이미지 형태로 발열 위치에 대한 정보를 획득할 수 있다. 즉, 에미션 스코프(1000)는 발열 위치가 포함된 이미지 정보(Ia)를 포함할 수 있다. 에미션 스코프(1000)는 이미지 정보(Ia)를 검출 유닛(410)으로 전송할 수 있다.
검출 유닛(410)은 전류 인가 모듈(400)로부터 전류 인가 정보(Ib)를 수신할 수 있다. 전류 인가 정보(Ib)는 전류 인가 모듈(400)이 어떠한 크기의 전류를 제1 엣지 배선(100)에 인가하였는지 도는 어떠한 크기의 전압을 제1 엣지 배선(100)에 인가하였는지에 대한 정보를 포함할 수 있다. 또한, 전류 인가 정보(Ib)는 칩(10)의 사이즈 정보와 제1 엣지 배선(100)의 사이즈 정보를 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
검출 유닛(410)은 전류 인가 정보(Ib) 및 이미지 정보(Ia)를 통해서, 칩(10)의 어느 부분에 크랙이 발생하였는지를 정확히 검출할 수 있다.
이하, 도 10을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 10은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 다른 크랙 검출용 칩은 제3 엣지 배선(102)을 포함할 수 있다.
제3 엣지 배선(102)은 제1 배선(100a) 및 제2 배선(100b)을 포함할 수 있다. 제1 배선(100a)은 제2 배선(100b)과 가드링(20) 사이에 배치될 수 있다. 제2 배선(100b)은 제1 배선(100a) 안쪽에 위치할 수 있다.
제1 배선(100a)과 제2 배선(100b)은 서로 분리되어 배치될 수 있다. 제1 배선(100a) 및 제2 배선(100b)은 패드(200)를 통해서 전류 인가 모듈(400)과 연결될 수 있다. 이 때, 제1 배선(100a) 및 제2 배선(100b)은 서로 다른 패드(200)를 통해서 전류 인가 모듈(400)과 서로 독립적으로 연결될 수 있다.
전류 인가 모듈(400)은 제1 배선(100a) 및 제2 배선(100b)에 서로 다른 전류 또는 전압을 인가할 수 있다. 예를 들어, 전류 인가 모듈(400)은 제1 배선(100a)에는 VDD 전압을 인가하고, 제2 배선(100b)에는 VSS 전압을 인가할 수 있다. 이에 따라서, 서로 다른 크기의 열생성 전류가 제1 배선(100a) 및 제2 배선(100b)에 각각 인가될 수 있다.
만일, 크랙이 발생한 경우에는 하나의 단일 전압에 비해서 복수의 서로 다른 레벨의 전압이 인가된 경우에 더 명확하게 에미션 스코프(1000)가 발열 위치를 확인할 수 있다. 이는 전압 혹은 전류의 크기에 따라서 포톤의 열의 발생 정도가 다르기 때문이다.
따라서, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은 더욱 정밀한 크랙 위치를 검출할 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩의 제1 엣지 배선(100)은 TDR 모듈(300) 및 전류 인가 모듈(400)과 모두 연결될 수 있다.
TDR 모듈(300)은 상술하였듯이, 시간 영역 반사법을 이용하여 크랙을 검출할 수 있다. 전류 인가 모듈(400)은 에미션 스코프(1000)와 검출 유닛(410)을 통해서 크랙을 검출할 수 있다.
제어부(500)는 TDR 모듈(300) 및 전류 인가 모듈(400)과 모두 연결될 수 있다. 제어부(500)는 TDR 모듈(300) 및 전류 인가 모듈(400)의 각각의 크랙 검출 방식을 동시에 수행하거나 순차적으로 수행하는 것을 정할 수 있다. 또는, 제어부(500)는 TDR 모듈(300) 및 전류 인가 모듈(400) 중 어느 하나의 크랙 검출 방식만을 수행하도록 제어할 수도 있다.
구체적으로, 제어부(500)는 TDR 모듈(300)의 크랙 검출 방식의 결과가 불분명한 경우에 전류 인가 모듈(400), 에미션 스코프(1000) 및 검출 유닛(410)에 의한 크랙 검출을 수행할 수 있다. 또는 반대로, 전류 인가 모듈(400), 에미션 스코프(1000) 및 검출 유닛(410)에 의한 크랙 검출의 결과가 불분명 한 경우에 TDR 모듈(300)의 크랙 검출을 수행할 수 있다. 제어부(500)는 2가지 결과를 종합하여 더욱 정확한 크랙의 위치를 획득할 수 있다.
또는, 제어부(500)는 먼저 수행한 크랙 검출 방식에 의한 결과의 신뢰도가 높아보이는 경우에는 다른 방식을 굳이 수행하지 않을 수 있다. 이에 따라 크랙 검출에 수행되는 리소스를 최소한으로 줄일 수 있다.
또한, 크랙의 종류에 따라서, TDR 모듈(300)의 방식이나, 에미션 스코프(1000)의 방식의 정확도가 차이가 날 수 있다. 따라서, 본 실시예에 따른 크랙 검출용 칩은 2개의 방식을 제어부(500)에 의해서 적절히 이용하여 더욱 정확하고 효율적인 크랙 검출을 수행할 수 있다.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 12는 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩의 제1 엣지 배선(100)은 tPD 유닛(600)과 연결될 수 있다.
tPD 유닛(600)은 패드(200)를 통해서 제1 엣지 배선(100)에 연결될 수 있다. tPD 유닛(600)은 제1 엣지 배선(100)에 입력 신호를 인가할 수 있다. tPD 유닛(600)이 제1 엣지 배선(100)에 인가한 입력 신호는 제1 엣지 배선(100)을 따라 진행하여 다시 tPD 유닛(600)으로 돌아올 수 있다. tPD 유닛(600)은 상기 입력 신호가 인가된 시점에서 다시 돌아온 시점까지의 도달 시간을 측정하여 크랙의 유무를 판단할 수 있다.
tPD 유닛(600)은 크랙이 없는 경우에의 기준 도달 시간을 미리 저장한 상태에서 새로운 도달 시간과 상기 기준 도달 시간을 비교하여 크랙 유무를 판단할 수 있다. tPD 유닛(600)은 만일 도달 시간이 기준 도달 시간보다 길어지는 경우에는 크랙이 존재한다고 판단할 수 있다.
제어부(500)는 먼저 tPD 유닛(600)을 통해서 크랙의 존재 유무를 판단하게 지시할 수 있다. 이어서, 제어부(500)는 tPD 유닛(600)이 크랙이 존재한다고 판단하는 경우에는 TDR 모듈(300)로 하여금 크랙의 정확한 위치를 검출하도록 할 수 있다.
본 실시예들에 따른 크랙 검출용 칩은 먼저 간단하게 tPD 유닛(600)으로 크랙 유무를 판단하고, 크랙이 있다고 판단되는 경우에만 TDR 모듈(300)을 동작시키므로 크랙 검출의 효율이 비약적으로 증가할 수 있다.
이하, 도 13 및 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 13은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이고, 도 14는 도 13의 크랙 검출용 칩과 tPD(time Propagation Delay) 유닛의 동작을 설명하기 위한 개념도이다.
도 13 및 도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 크랙 검출용 칩은 분할 엣지 배선(150)을 포함할 수 있다.
분할 엣지 배선(150)은 제1 엣지 배선(100)의 내부 방향에 위치할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서 분할 엣지 배선(150)은 제1 엣지 배선(100)의 외부 방향에 위치할 수도 있다.
분할 엣지 배선(150)은 제1 엣지 배선(100)과 마찬가지로 칩(10)의 가장자리를 따라서 폐곡선 형태로 배치될 수 있다. 분할 엣지 배선(150)은 제1 분할 엣지 배선(150a), 제2 분할 엣지 배선(150b), 제3 분할 엣지 배선(150c) 및 제4 분할 엣지 배선(150d)을 포함할 수 있다. 단, 분할 엣지 배선(150)이 4개로 나누어진 것은 하나의 예시에 불과할 뿐이므로 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩에서는 분할 엣지 배선(150)이 얼마든지 다른 개수로 분할될 수 있다.
제1 분할 엣지 배선(150a), 제2 분할 엣지 배선(150b), 제3 분할 엣지 배선(150c) 및 제4 분할 엣지 배선(150d)은 서로 전기적으로 절연될 수 있다. 또한, 제1 분할 엣지 배선(150a), 제2 분할 엣지 배선(150b), 제3 분할 엣지 배선(150c) 및 제4 분할 엣지 배선(150d)은 각각 서로 다른 패드(200)에 전기적으로 연결될 수 있다.
tPD 유닛(600)은 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)을 포함할 수 있다. 구체적으로, 제1 tPD 유닛(600a)은 패드(200)를 통해서 제1 분할 엣지 배선(150a)과 전기적으로 연결될 수 있고, 제2 tPD 유닛(600b)은 패드(200)를 통해서 제2 분할 엣지 배선(150b)과 전기적으로 연결될 수 있다. 제3 tPD 유닛(600c)은 패드(200)를 통해서 제3 분할 엣지 배선(150c)과 전기적으로 연결될 수 있고, 제4 tPD 유닛(600d)은 패드(200)를 통해서 제4 분할 엣지 배선(150d)과 전기적으로 연결될 수 있다.
제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)은 각각 클럭(clk) 신호를 인가하여 출력(DQ0) 신호를 수신할 수 있다. 이에 따라서, 본 실시예에 따른 크랙 검출용 칩은 tPD 유닛(600)과 분할 엣지 배선(150)은 영역을 분할하여 크랙 유무를 판단할 수 있다. 이에 따라서, 어느 영역에 크랙이 위치하는 지를 더 정확하게 파악할 수 있다.
제어부(500)는 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)을 통해서 어느 영역에 크랙이 있는지 없는지를 파악하고, 그 결과를 토대로 TDR 모듈(300)과 제1 엣지 배선(100)을 통해서 크랙의 위치를 정확하게 파악할 수 있다.
이에 따라서, 본 실시예에 따른 크랙 검출용 칩은 먼저 간단하게 4개의 tPD 유닛(600)으로 크랙 유무를 판단하고, 크랙이 있다고 판단되는 경우에만 TDR 모듈(300)을 동작시키므로 크랙 검출의 효율이 비약적으로 증가할 수 있다. 또한, 4개의 tPD 유닛(600)에 의해서 대략적인 크랙의 위치를 먼저 파악할 수 있으므로 크랙의 위치를 더욱 정확하게 파악할 수 있다.
이하, 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 15는 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩의 제1 엣지 배선(100)은 전류 인가 모듈(400) 및 tPD 유닛(600)과 모두 연결될 수 있다.
상술하였듯이, 전류 인가 모듈(400)은 에미션 스코프(1000)와 검출 유닛(410)을 통해서 크랙을 검출할 수 있고, tPD 유닛(600)은 입력 신호를 통해서 크랙의 유무를 파악할 수 있다.
제어부(500)는 먼저 tPD 유닛(600)을 통해서 크랙의 존재 유무를 판단하게 지시할 수 있다. 이어서, 제어부(500)는 tPD 유닛(600)이 크랙이 존재한다고 판단하는 경우에는 전류 인가 모듈(400), 에미션 스코프(1000) 및 검출 유닛(410)로 하여금 크랙의 정확한 위치를 검출하도록 할 수 있다.
본 실시예들에 따른 크랙 검출용 칩은 먼저 간단하게 tPD 유닛(600)으로 크랙 유무를 판단하고, 크랙이 있다고 판단되는 경우에만 전류 인가 모듈(400), 에미션 스코프(1000) 및 검출 유닛(410)을 동작시키므로 크랙 검출의 효율이 비약적으로 증가할 수 있다.
이하, 도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 16은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 16을 참조하면, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩의 제1 엣지 배선(100)은 TDR 모듈(300), 전류 인가 모듈(400) 및 tPD 유닛(600)과 모두 연결될 수 있다.
TDR 모듈(300)은 상술하였듯이, 시간 영역 반사법을 이용하여 크랙을 검출할 수 있다. 전류 인가 모듈(400)은 에미션 스코프(1000)와 검출 유닛(410)을 통해서 크랙을 검출할 수 있다. tPD 유닛(600)은 입력 신호를 통해서 크랙의 유무를 파악할 수 있다.
제어부(500)는 먼저 tPD 유닛(600)을 통해서 크랙의 존재 유무를 판단하게 지시할 수 있다. 이어서, 제어부(500)는 tPD 유닛(600)이 크랙이 존재한다고 판단하는 경우에는 TDR 모듈(300) 또는 전류 인가 모듈(400), 에미션 스코프(1000) 및 검출 유닛(410)로 하여금 크랙의 정확한 위치를 검출하도록 할 수 있다.
제어부(500)는 TDR 모듈(300) 및 전류 인가 모듈(400)의 각각의 크랙 검출 방식을 동시에 수행하거나 순차적으로 수행하는 것을 정할 수 있다. 또는, 제어부(500)는 TDR 모듈(300) 및 전류 인가 모듈(400) 중 어느 하나의 크랙 검출 방식만을 수행하도록 제어할 수도 있다.
이를 통해서, 본 실시예에 따른 크랙 검출용 칩은 2개의 방식을 제어부(500)에 의해서 적절히 이용하여 더욱 정확하고 효율적이고, 정확한 크랙 검출을 수행할 수 있다.
이하, 도 17을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 17은 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩을 설명하기 위한 레이아웃도이다.
도 17을 참조하면, 본 발명의 몇몇 실시예들에 따른 크랙 검출용 칩은 분할 엣지 배선(150)을 포함하고, 제1 엣지 배선(100)은 TDR 모듈(300), 전류 인가 모듈(400) 및 4개의 tPD 유닛(600)과 모두 연결될 수 있다.
4개의 tPD 유닛(600)은 즉, 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)은 제1 분할 엣지 배선(150a), 제2 분할 엣지 배선(150b), 제3 분할 엣지 배선(150c) 및 제4 분할 엣지 배선(150d)에 각각 대응될 수 있다.
제어부(500)는 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)을 통해서 어느 영역에 크랙이 있는지 없는지를 파악하고, 그 결과를 토대로 TDR 모듈(300)과 제1 엣지 배선(100) 또는 전류 인가 모듈(400), 에미션 스코프(1000), 검출 유닛(410) 및 제1 엣지 배선(100)을 통해서 크랙의 위치를 정확하게 파악할 수 있다.
이에 따라서, 본 실시예에 따른 크랙 검출용 칩은 먼저 간단하게 4개의 tPD 유닛(600)으로 크랙 유무를 판단하고, 크랙이 있다고 판단되는 경우에만 TDR 모듈(300) 또는 전류 인가 모듈(400), 검출 유닛(410) 및 에미션 스코프(1000)을 동작시키므로 크랙 검출의 효율이 비약적으로 증가할 수 있다. 또한, 복수의 tPD 유닛(600)에 의해서 대략적인 크랙의 위치를 먼저 파악할 수 있으므로 크랙의 위치를 더욱 정확하게 파악할 수 있다.
이하, 도 3 내지 도 5 및 도 18을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 18은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 18을 참조하면, 입사파를 인가한다(S110).
구체적으로, 도 3 내지 도 5를 참조하면, TDR 모듈(300)은 패드(200)를 통해서 제1 엣지 배선(100)에 입사파를 인가할 수 있다. 입사파는 제1 엣지 배선(100)을 통해서 진행하다가 크랙(CR)을 만나면 반사파를 형성할 수 있다.
다시, 도 18을 참조하면, 반사파를 감지한다(S120).
구체적으로, 도 3 내지 도 5를 참조하면, TDR 모듈(300)은 상기 입사파와 반대 방향으로 진행하는 반사파를 감지할 수 있다.
다시, 도 18을 참조하면, 도달 시간을 계산한다(S130).
구체적으로, 도 3 내지 도 5를 참조하면, TDR 모듈(300)은 입사파의 인가 시점과 반사파의 도달 시점을 계산하여 제1 반사파 거리(L)를 계산할 수 있다. 제1 반사파 거리(L)란 크랙(CR)이 형성된 위치부터 반사파가 도달한 TDR 모듈(300)까지의 거리를 의미할 수 있다. TDR 모듈(300)은 제1 반사파 거리(L)를 검출하고, 이에 따라서, 크랙(CR)이 발생된 위치를 정확히 확인할 수 있다.
다시, 도 18을 참조하면, 크랙 위치를 계산한다(S140).
구체적으로, 도 3 내지 도 5를 참조하면, 제1 반사파 거리(L)는 입사파의 속도, 반사파의 속도 및 도달 시간 등을 통해서 계산될 수 있다.
이하, 도 9 내지 도 11 및 도 18 내지 도 20을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 19는 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이고, 도 20은 도 19의 에미션 스코프 크랙 검출 단계를 세부적으로 설명하기 위한 순서도이다.
도 19를 참조하면, 에미션 스코프를 통해서 크랙 검출을 수행한다(S50).
구체적으로, 도 20을 참조하면, 열생성 전류를 인가한다(S51).
구체적으로, 도 9 내지 도 11을 참조하면, 전류 인가 모듈(400)은 열생성 전류를 제1 엣지 배선(100)에 인가할 수 있다. 만일, 제1 엣지 배선(100)에 크랙이 존재하는 경우 상기 크랙이 존재하는 부분은 크랙이 없는 다른 부분보다 저항이 높아지므로 열생성 전류에 의해서 열이 발생할 수 있다.
다시, 도 20을 참조하면, 에미션 스코프로 검사한다(S52).
구체적으로, 도 9 내지 도 11을 참조하면, 에미션 스코프(1000)는 칩(10) 상에 위치하고, 칩(10)을 전체적으로 검사할 수 있다. 에미션 스코프(1000)는 발열되는 부분을 확인할 수 있고, 제1 엣지 배선(100) 중 열생성 전류에 의해서 발열되는 부분을 검출할 수 있다.
다시, 도 20을 참조하면, 예상 크랙 생성 위치를 검출한다(S53).
구체적으로, 도 9 내지 도 11을 참조하면, 에미션 스코프(1000)는 이미지 형태로 발열 위치에 대한 정보를 획득할 수 있다. 즉, 에미션 스코프(1000)는 발열 위치가 포함된 이미지 정보(Ia)를 포함할 수 있다. 에미션 스코프(1000)는 이미지 정보(Ia)를 검출 유닛(410)으로 전송할 수 있다.
검출 유닛(410)은 전류 인가 모듈(400)로부터 전류 인가 정보(Ib)를 수신할 수 있다. 검출 유닛(410)은 전류 인가 정보(Ib) 및 이미지 정보(Ia)를 통해서, 칩(10)의 어느 부분에 크랙이 발생하였는지에 대한 예상 크랙 생성 위치를 검출할 수 있다.
다시, 도 19를 참조하면, TDR 크랙 검출을 수행한다(S100).
상기 TDR 크랙 검출은 도 18에서 설명된 방식을 의미한다. S50의 에미션 스코프에 의한 크랙 검출 방식은 TDR 크랙 검출 방식과 상이하므로 서로 동일하지 않은 결과를 가져올 수 있다. 따라서, S50의 에미션 스코프에 의한 크랙 검출 방식을 먼저 수행하여 예상 크랙 생성 위치를 검출하고, 이를 기반으로 S100의 TDR 크랙 검출을 수행하여 매우 정확한 크랙 위치를 검출할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
또는 본 실시예에 따른 크랙 검출 방식은 반대로 S100의 TDR 크랙 검출을 수행하여 예상 크랙 생성 위치를 검출하고, 이를 기반으로 S50의 에미션 스코프에 의한 크랙 검출 방식을 수행하여 정확한 크랙 위치를 검출할 수 있다.
이하, 도 12, 도 18, 도 21 및 도 22를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 21은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이고, 도 22는 도 21의 tPD 크랙 유무 판단 단계를 세부적으로 설명하기 위한 순서도이다.
도 21을 참조하면, tPD 크랙 유무 판단을 수행한다(S40).
구체적으로, 도 22를 참조하면, 입력 신호를 인가한다(S41).
구체적으로, 도 12를 참조하면, tPD 유닛(600)은 제1 엣지 배선(100)에 입력 신호를 인가할 수 있다. tPD 유닛(600)이 제1 엣지 배선(100)에 인가한 입력 신호는 제1 엣지 배선(100)을 따라 진행하여 다시 tPD 유닛(600)으로 돌아올 수 있다.
다시, 도 22를 참조하면, 입력 신호의 도달 시간을 검출한다(S42).
구체적으로, 도 12를 참조하면, tPD 유닛(600)은 상기 입력 신호가 인가된 시점에서 다시 돌아온 시점까지의 도달 시간을 측정하여 크랙의 유무를 판단할 수 있다. tPD 유닛(600)은 크랙이 없는 경우에의 기준 도달 시간을 미리 저장한 상태에서 새로운 도달 시간과 상기 기준 도달 시간을 비교하여 크랙 유무를 판단할 수 있다. tPD 유닛(600)은 만일 도달 시간이 기준 도달 시간보다 길어지는 경우에는 크랙이 존재한다고 판단할 수 있다.
다시, 도 21를 참조하면, TDR 크랙 검출을 수행한다(S100).
상기 TDR 크랙 검출은 도 18에서 설명된 방식을 의미한다. 본 실시예에 따른 크랙 검출 방법은 tPD 크랙 유무 판단(S40)을 먼저 수행하여 크랙이 있다고 판단된 경우에만 TDR 크랙 검출(S100)을 수행할 수 있어 효율성을 높일 수 있다.
이하, 도 13, 도 18, 도 21 및 도 23을 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 23은 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 21을 참조하면, tPD 크랙 유무 판단을 수행한다(S40).
구체적으로, 도 23을 참조하면, 제1 내지 제n 입력 신호를 인가한다(S43).
편의상 n=4라고 하고, 도 13을 참조하면, 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)은 제1 분할 엣지 배선(150a), 제2 분할 엣지 배선(150b), 제3 분할 엣지 배선(150c) 및 제4 분할 엣지 배선(150d)에 각각 클럭(clk) 신호를 인가할 수 있다.
다시, 도 23을 참조하면, 제1 내지 제n 입력 신호의 도달 시간을 검출한다(S44).
편의상 n=4라고 하고, 도 13을 참조하면, 제1 tPD 유닛(600a), 제2 tPD 유닛(600b), 제3 tPD 유닛(600c) 및 제4 tPD 유닛(600d)은 각각의 도달 시간을 검출할 수 있다.
다시, 도 23을 참조하면, 크랙 영역을 도출한다(S45).
도 13을 참조하면, 각각의 tPD 유닛(600)은 크랙이 없는 경우에의 기준 도달 시간을 미리 저장한 상태에서 새로운 도달 시간과 상기 기준 도달 시간을 비교하여 크랙 유무를 판단할 수 있다. 각각의 tPD 유닛(600)은 만일 도달 시간이 기준 도달 시간보다 길어지는 경우에는 크랙이 존재한다고 판단할 수 있다.
다시, 도 21를 참조하면, TDR 크랙 검출을 수행한다(S100).
상기 TDR 크랙 검출은 도 18에서 설명된 방식을 의미한다. 본 실시예에 따른 크랙 검출 방법은 tPD 크랙 유무 판단(S40)을 먼저 수행하여 크랙이 있다고 판단된 경우에만 TDR 크랙 검출(S100)을 수행할 수 있어 효율성을 높일 수 있다. 또한, tPD 크랙 유무 판단(S40)에서 분할된 영역 중 어느 영역에서 크랙이 위치하는 지도 알 수 있어 더 높은 효율을 가질 수 있다.
이하, 도 18, 도 20 및 도 22 내지 도 24를 참조하여, 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 24는 본 발명의 몇몇 실시예들에 따른 크랙 검출 방법을 설명하기 위한 순서도이다.
도 24를 참조하면, tPD 크랙 유무 판단을 수행한다(S40).
상기 TDR 크랙 검출은 도 22 또는 도 23에서 설명된 방식을 의미한다.
이어서, 에미션 스코프 크랙 검출을 수행한다(S50).
상기 에미션 스코프 크랙 검출은 도 20에서 설명된 방식을 의미한다.
이어서, TDR 크랙 검출을 수행한다(S100).
상기 TDR 크랙 검출은 도 18에서 설명된 방식을 의미한다.
본 발명의 몇몇 실시예에 따른 크랙 검출 방법에서는 상기 S50과 S100 단계는 서로 순서를 바꾸어 수행될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 칩
20: 가드링
100, 101, 102: 엣지 배선

Claims (10)

  1. 내부 영역과 상기 내부 영역을 둘러싸는 외곽 영역을 포함하는 칩;
    상기 칩의 내부에서 상기 칩의 가장자리를 따라서 형성되어 상기 내부 영역과 상기 외곽 영역을 정의하는 가드링;
    상기 내부 영역의 가장자리를 따라서 폐곡선 형태로 배치되는 엣지 배선; 및
    상기 칩의 표면에 노출되고, 상기 엣지 배선과 연결되는 패드를 포함하되,
    상기 엣지 배선은, 상기 패드를 통해서 상기 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR(Time Domain Reflectometry) 모듈과 연결되는 크랙 검출용 칩.
  2. 제1 항에 있어서,
    상기 엣지 배선은 상기 엣지 배선에 열생성 전류를 인가하는 전류 인가 모듈과 연결되고,
    상기 열생성 전류에 의해서 발생하는 열을 감지하는 에미션 스코프(emission scope)에 의해서 검사되는 크랙 검출용 칩.
  3. 제1 항에 있어서,
    상기 엣지 배선은, 상기 패드를 통해서 상기 엣지 배선에 입력 신호를 인가하고, 상기 입력 신호가 상기 엣지 배선을 통과해서 도달하는 시간을 통해서 크랙 유무를 판단하는 tPD(time Propagation Delay) 유닛과 연결되는 크랙 검출용 칩.
  4. 제3 항에 있어서,
    상기 내부 영역의 가장자리를 따라서 폐곡선 형태로 배치되고, 상기 엣지 배선과 분리되는 분할 엣지 배선을 더 포함하고,
    상기 분할 엣지 배선은 서로 분할된 제1 내지 제n 분할 엣지 배선을 포함하고,
    상기 패드는 상기 제1 내지 제n 분할 엣지 배선과 각각 연결되는 제1 내지 제n 패드를 포함하고,
    상기 tPD 유닛은 상기 제1 내지 제n 패드를 통해서 각각 상기 제1 내지 제n 분할 엣지 라인에 각각 제1 내지 제n 입력 신호를 입력하여 크랙 유무를 판단하는 제1 내지 제n 서브 tPD 유닛을 포함하는 크랙 검출용 칩.
  5. 제1 항에 있어서,
    상기 TDR 모듈은 상기 엣지 배선에서 형성된 반사파가 감지되는 시간을 통해서 크랙의 위치를 감지하되,
    상기 반사파는 상기 엣지 배선따라 적어도 한바퀴를 이동하여 상기 TDR 모듈에 감지되는 크랙 검출용 칩.
  6. 제1 항에 있어서,
    상기 엣지 배선은 상기 가드링과 제1 거리에 위치하는 제1 부분과,
    상기 가드링과 상기 제1 거리보다 큰 제2 거리에 위치하는 제2 부분을 포함하는 크랙 검출용 칩.
  7. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 및 제2 영역 사이에 상기 제1 및 제2 영역을 분리시키는 가드링;
    상기 제2 영역 내에 매립되어 형성되는 엣지 배선; 및
    상기 엣지 배선과 연결되고 상기 기판의 상면으로 노출되는 패드를 포함하되,
    상기 엣지 배선은, 상기 패드와 연결되어 상기 엣지 배선으로 입사파를 인가하고, 상기 엣지 배선에서 형성된 반사파를 감지하여 크랙의 위치를 감지하는 TDR 모듈과 연결되는 크랙 검출용 칩.
  8. 제7 항에 있어서,
    상기 가드링은 메탈을 포함하는 크랙 검출용 칩.
  9. 제7 항에 있어서,
    상기 엣지 배선은 상기 엣지 배선에 열생성 전류를 인가하는 전류 인가 모듈과 연결되고,
    상기 열생성 전류에 의해서 발생하는 열을 감지하는 에미션 스코프에 의해서 검사되는 크랙 검출용 칩.
  10. 제7 항에 있어서,
    상기 엣지 배선은, 상기 패드를 통해서 상기 엣지 배선에 입력 신호를 인가하고, 상기 입력 신호가 상기 엣지 배선을 통과해서 도달하는 시간을 통해서 크랙 유무를 판단하는 tPD 유닛과 연결되는 크랙 검출용 칩.
KR1020180023638A 2018-02-27 2018-02-27 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법 KR102385105B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180023638A KR102385105B1 (ko) 2018-02-27 2018-02-27 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
US16/151,826 US10788528B2 (en) 2018-02-27 2018-10-04 Crack detection chip and crack detection method using the same
CN201910139939.9A CN110197822A (zh) 2018-02-27 2019-02-26 裂纹检测芯片
US17/019,936 US11740276B2 (en) 2018-02-27 2020-09-14 Crack detection chip and crack detection method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180023638A KR102385105B1 (ko) 2018-02-27 2018-02-27 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법

Publications (2)

Publication Number Publication Date
KR20190102759A true KR20190102759A (ko) 2019-09-04
KR102385105B1 KR102385105B1 (ko) 2022-04-08

Family

ID=67683940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180023638A KR102385105B1 (ko) 2018-02-27 2018-02-27 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법

Country Status (3)

Country Link
US (2) US10788528B2 (ko)
KR (1) KR102385105B1 (ko)
CN (1) CN110197822A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113238138A (zh) * 2021-03-31 2021-08-10 无锡芯领域微电子有限公司 用于pcie交换芯片的故障检测方法
KR20220030868A (ko) * 2020-09-03 2022-03-11 윈본드 일렉트로닉스 코포레이션 집적 회로, 크랙 상태 검출기 및 크랙 상태 검출 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102385105B1 (ko) * 2018-02-27 2022-04-08 삼성전자주식회사 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
KR102576394B1 (ko) 2018-09-18 2023-09-08 삼성전자주식회사 반도체 다이의 결함 검출 구조물, 이를 포함하는 반도체 장치 및 반도체 다이의 결함 검출 방법
US11164823B2 (en) * 2019-11-20 2021-11-02 Nanya Technology Corporation Semiconductor device with crack-detecting structure and method for fabricating the same
CN111480226B (zh) * 2020-03-03 2021-08-27 长江存储科技有限责任公司 在半导体芯片中的保护结构及用于形成其的方法
CN113451272B (zh) * 2020-03-25 2022-04-29 长鑫存储技术有限公司 半导体结构
US11289385B2 (en) * 2020-06-09 2022-03-29 Winbond Electronics Corp. Semiconductor die and a method for detecting an edge crack in a semiconductor die
CN114252754B (zh) * 2020-09-25 2024-02-27 华邦电子股份有限公司 集成电路、破裂状态检测器以及其破裂状态检测方法
JP7093436B1 (ja) 2021-03-01 2022-06-29 華邦電子股▲ふん▼有限公司 集積回路、クラック状態検出器およびクラック状態検出方法
CN112992250A (zh) * 2021-03-09 2021-06-18 江苏半湖智能科技有限公司 一种芯片边缘检测方法及装置
US11665638B2 (en) 2021-08-26 2023-05-30 Apple Inc. Application and service context aware cell selection
CN113611629B (zh) * 2021-10-09 2022-01-04 成都嘉纳海威科技有限责任公司 一种芯片隔离环设计及筛片方法
CN113690155B (zh) * 2021-10-27 2022-02-11 成都嘉纳海威科技有限责任公司 一种单片微波集成电路隔离环设计以及芯片筛测方法
CN114326924B (zh) * 2022-03-03 2022-06-17 阿里巴巴达摩院(杭州)科技有限公司 信号处理方法和存储介质
KR20240064102A (ko) * 2022-11-04 2024-05-13 삼성전자주식회사 검출 구조물을 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2009250761A (ja) * 2008-04-04 2009-10-29 Mitsubishi Electric Corp 基板接続検査装置
KR20100128105A (ko) * 2009-05-27 2010-12-07 삼성전자주식회사 신뢰성 검증 반도체 장치
JP2017157719A (ja) * 2016-03-02 2017-09-07 東芝メモリ株式会社 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07117370A (ja) 1993-10-22 1995-05-09 New Oji Paper Co Ltd 溶融転写型インク受像シート
US6683329B2 (en) * 2002-02-28 2004-01-27 Oki Electric Industry Co., Ltd. Semiconductor device with slot above guard ring
KR100946681B1 (ko) 2003-10-01 2010-03-09 동부일렉트로닉스 주식회사 칩의 불량 검사용 전원 인가장치
KR100586847B1 (ko) 2003-12-09 2006-06-07 삼성전자주식회사 크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및크랙을검출하기 위한 반도체 칩
KR20060078916A (ko) 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 불량 분석에 소요되는 시간을 줄일 수 있는 반도체 칩의분석 방법
US7649200B1 (en) 2005-05-04 2010-01-19 Advanced Micro Devices, Inc. System and method of detecting IC die cracks
KR20070017245A (ko) 2005-08-06 2007-02-09 삼성전자주식회사 기판 결함 분류 방법
US9107436B2 (en) * 2011-02-17 2015-08-18 Purecircle Sdn Bhd Glucosylated steviol glycoside as a flavor modifier
KR100750192B1 (ko) 2006-05-04 2007-08-17 삼성전자주식회사 크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙검사 방법
DE102006037633B4 (de) 2006-08-10 2008-06-19 Infineon Technologies Ag Halbleiterchip mit Beschädigungs-Detektierschaltung und ein Verfahren zum Herstellen eines Halbleiterchips
KR100781451B1 (ko) 2006-08-30 2007-12-03 동부일렉트로닉스 주식회사 센서를 이용한 웨이퍼 칩핑 검출장치
US8449473B2 (en) * 2006-10-18 2013-05-28 Anaxsys Technology Limited Gas sensor
JP5027529B2 (ja) * 2007-03-01 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置、ならびに外観検査方法
DE102008053956A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer aufgeteilten intern verbundenen Sensorstruktur für chipinterne Überwachungszwecke
US8563113B2 (en) * 2010-04-20 2013-10-22 Corning Incorporated Multi-laminate hermetic barriers and related structures and methods of hermetic sealing
JP5937069B2 (ja) * 2010-06-23 2016-06-22 ガンブロ・ルンディア・エービーＧａｍｂｒｏ Ｌｕｎｄｉａ Ａｂ 粉状材料からの医学溶液の調製
US20130082997A1 (en) * 2011-09-30 2013-04-04 Apple Inc. System and method for detection of dimensions of display panel or other patterned device
US10310321B2 (en) * 2012-06-21 2019-06-04 Maxell, Ltd. Optical element, manufacturing method of optical element, and optical device
JP2014017437A (ja) * 2012-07-11 2014-01-30 Renesas Electronics Corp 半導体装置およびその製造方法
US9159646B2 (en) 2012-12-13 2015-10-13 Intel Corporation Apparatus and method to monitor die edge defects
TWI611566B (zh) * 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP6221418B2 (ja) * 2013-07-01 2017-11-01 セイコーエプソン株式会社 発光装置および電子機器
JP6120094B2 (ja) * 2013-07-05 2017-04-26 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
CN103823149A (zh) * 2013-12-03 2014-05-28 华为技术有限公司 芯片检测系统及检测方法
US9454684B2 (en) 2014-05-28 2016-09-27 Taiwan Semiconductor Manufacturing Company Limited Edge crack detection system
KR101679205B1 (ko) 2015-03-04 2016-12-07 주식회사 에이치비테크놀러지 디바이스 결함 검출장치
KR102525345B1 (ko) * 2015-09-01 2023-04-25 삼성전자주식회사 반도체 칩
US9698066B2 (en) 2015-10-08 2017-07-04 Samsung Electronics Co., Ltd. Semiconductor chips having defect detecting circuits
KR102432540B1 (ko) * 2015-10-08 2022-08-16 삼성전자주식회사 검사 회로를 갖는 반도체 칩
US10191728B2 (en) * 2015-10-12 2019-01-29 Samsung Electronics Co., Ltd. System and method to reduce storage area usage of android application
DE102016102291B4 (de) 2016-02-10 2023-11-09 Infineon Technologies Ag Halbleiterchip mit bruchdetektion
US10241151B2 (en) * 2017-07-26 2019-03-26 Nxp Usa, Inc. Die crack detector and method therefor
US10998274B2 (en) * 2017-11-30 2021-05-04 Mediatek Inc. Seal ring structure, semiconductor die, and method for detecting cracks on semiconductor die
KR102385105B1 (ko) 2018-02-27 2022-04-08 삼성전자주식회사 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
JP2019160922A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2009250761A (ja) * 2008-04-04 2009-10-29 Mitsubishi Electric Corp 基板接続検査装置
KR20100128105A (ko) * 2009-05-27 2010-12-07 삼성전자주식회사 신뢰성 검증 반도체 장치
JP2017157719A (ja) * 2016-03-02 2017-09-07 東芝メモリ株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220030868A (ko) * 2020-09-03 2022-03-11 윈본드 일렉트로닉스 코포레이션 집적 회로, 크랙 상태 검출기 및 크랙 상태 검출 방법
CN113238138A (zh) * 2021-03-31 2021-08-10 无锡芯领域微电子有限公司 用于pcie交换芯片的故障检测方法

Also Published As

Publication number Publication date
CN110197822A (zh) 2019-09-03
US20210018553A1 (en) 2021-01-21
KR102385105B1 (ko) 2022-04-08
US11740276B2 (en) 2023-08-29
US10788528B2 (en) 2020-09-29
US20190265291A1 (en) 2019-08-29

Similar Documents

Publication Publication Date Title
KR102385105B1 (ko) 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
US7791070B2 (en) Semiconductor device fault detection system and method
US9557376B2 (en) Apparatuses and methods for die seal crack detection
KR100750192B1 (ko) 크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙검사 방법
KR102432540B1 (ko) 검사 회로를 갖는 반도체 칩
TW201709373A (zh) 作爲腐蝕檢出器用的接觸通道鏈
US20170323835A1 (en) Die edge crack and delamination detection
TW202008485A (zh) 晶圓級測試方法及其測試結構
KR920002914Y1 (ko) 반도체 레이저장치
KR100593647B1 (ko) 프로브 센싱용 패드, 반도체 소자가 탑재된 기판 및 반도체 소자 검사 방법
US6792578B1 (en) Hard macro having an antenna rule violation free input/output ports
CN101286498B (zh) 半导体结构及半导体晶圆
CN107591339B (zh) 测试结构以及测试方法
US11830828B2 (en) System and method for detection of defects in semiconductor devices
JP4967924B2 (ja) 半導体装置
US11450575B2 (en) System and method for die crack detection in a CMOS bonded array
US11531057B2 (en) Through-silicon via crack detecting apparatus, detecting method, and semiconductor device fabrication method having the same
US6480017B2 (en) Evaluating pattern for measuring an erosion of a semiconductor wafer polished by a chemical mechanical polishing
CN110008490B (zh) 用于双重区域分割的系统和方法
EP3757585A1 (en) An apparatus comprising a defect sensor structure
KR20110020028A (ko) 다수의 패드들을 포함하는 반도체 장치
CN101350342A (zh) 测试用集成电路结构
US20230314357A1 (en) Structure for detecting crack and semiconductor device
US11535513B2 (en) Method of manufacturing physical quantity detection sensor, and physical quantity detection sensor
KR20240051648A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant