KR100586847B1 - 크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및크랙을검출하기 위한 반도체 칩 - Google Patents

크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및크랙을검출하기 위한 반도체 칩 Download PDF

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Abstract

크랙을 검출하기 위해 테스트 커맨드(test command)에 따라 제 1 레벨을 가지는 기준 신호가 발생된다. 제 2 레벨을 가지는 라인 신호가 반도체 칩에 형성된 라인 패스를 통해 패스된 1 레벨을 가지는 기준 신호를 이용함에 의해 발생된다. 상기 라인 신호는 상기 기준 신호와 비교된다. 그 결과, 상기 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호가 발생된다. 반도체 칩이 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 미세한 크랙이 정확하게 검출된다.
크랙, 반도체 칩

Description

크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및 크랙을 검출하기 위한 반도체 칩{METHOD OF DETECTING A CRACK, APPARATUS FOR PERFORMING THE SAME AND SEMICONDUCTOR CHIP FOR DETECTING THE CRACK}
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 칩을 도시한 블록도이다.
도 2a는 본 발명의 바람직한 일 실시예에 따른 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 2b는 본 발명의 바람직한 일 실시예에 따른 MRS 사이클(cycle)을 도시한 평면도이다.
도 3는 본 발명의 바람직한 일 실시예에 따른 크랙 검출 장치를 도시한 블록도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 크랙을 검출하는 과정을 도시한 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 패드 30 : 제 2 패드
50 : 제 1 스위칭부 70 : 제 2 스위칭부
80 : 제어부 85 : MRS
90 : 라인 패스 100 : 신호 제공부
120 : 크랙 검출부
본 발명은 크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및 크랙을 검출하기 위한 반도체 칩에 관한 것으로, 더욱 상세하게는 상기 반도체 칩에 존재하는 미세한 크랙을 검출할 수 있는 크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및 크랙을 검출하기 위한 반도체 칩에 관한 것이다.
최근에, 반도체 공정은 하이 스피드를 위해서 CSP(Chip Size Package) 형태의 패키지 공정을 수행한다. 이러한 CSP 패키지 공정을 수행할 때 에지 크랙(edge crack)이 반도체 칩에 발생될 수 있다. 상기 미세 크랙은 발생 당시 디 램 장치(D RAM device)의 동작에는 이상이 없으나 패키지 공정을 수행하는 동안 진행한다. 상기 에지 크랙의 진행이 빠른 경우, 마지막 스크린(final screen) 단계 전에 상기 디 램 장치의 동작에 이상이 생길 수 있다. 이 경우, 상기 에지 크랙의 스크린이 가능하다. 그러나, 상기 에지 크랙의 진행이 느린 경우, 마지막 스크린(final screen) 단계 전에 상기 디 램 장치의 동작에 이상이 생기지 않을 수 있다. 그 결과, 필드(field)에서 문제가 발생될 수 있다. 그러므로, 상기 미세한 에지 크랙이 발생된 경우, 상기 반도체 칩의 신뢰성에 치명적인 영향을 미칠 수 있다. 그러므로, 상기 크랙은 제거되어야 한다. 상기 크랙을 제거하기 위해서 상기 크랙이 상기 반도체 칩에 발생되었는지의 여부가 검출되어야 한다. 그래서, 크랙 검출 장치가 등장하였다. 그러나, 현재까지, 미세한 크랙을 검출할 수 있는 크랙 검출 장치가 없다. 그러므로, 상기 CSP 공정에 적합하고 상기 미세한 크랙을 검출할 수 있는 크랙 검출 장치가 요구된다.
본 발명의 제 1 목적은 반도체 칩에 존재하는 미세한 크랙을 검출할 수 있는 크랙 검출 방법을 제공하는 것이다.
본 발명의 제 2 목적은 상기 크랙 검출 방법을 수행하는데 특히 적합한 크랙 검출 장치를 제공하는 것이다.
본 발명의 제 3 목적은 미세한 크랙을 정확하게 검출하기 위해 요구되는 반도체 칩을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 크랙 검출 방법은 테스트 커맨드(test command)에 따라 제 1 레벨을 가지는 기준 신호를 발생시킨다. 상기 기준 신호와 라인 신호를 비교하여 크랙을 검출한다. 상기 제 2 레벨을 가지는 라인 신호는 반도체 칩에 형성된 라인 패스를 통하여 패싱(passing)된 제 1 레벨을 가지는 상기 기준 신호를 이용함에 의해 발생된다. 크랙 검출 신호는 상기 기준 신호와 상기 라인 신호를 비교함에 의해 발생된다. 상기 크랙 검출 신호는 상기 크랙의 발생에 대한 정보를 가진다.
본 발명의 다른 실시예에 따른 크랙 검출 방법은 에지를 따라 매설된 크랙검출용 라인패스를 가진 피측정 반도체 칩을 크랙 검출 모드로 세팅한다. 이어서, 상기 세팅된 피측정 반도체 칩의 외부에서 상기 라인패스의 일단을 통해 기준신호를 인가한다. 상기 세팅된 피측정 반도체 칩의 외부에서 상기 일단에 인가된 기준신호가 상기 라인패스를 통해 통과되어 타단에 도달된 신호를 검출한다. 상기 타단에 도달된 신호를 체크하여 상기 피측정 반도체 칩의 크랙유무를 판단한다.
본 발명의 일 실시예에 따른 크랙 검출 장치는 신호 제공부, 신호 수신부 및 판단부를 포함한다. 상기 신호 제공부는 제 1 레벨을 가지는 기준 신호를 제 1 패드에 제공한다. 상기 신호 수신부는 상기 제 1 패드로부터 반도체 칩에 형성된 라인 패스를 통하여 전송된 상기 기준 신호에 상응하는 라인 신호를 제 2 패드를 통하여 수신한다. 상기 판단부는 상기 기준 신호와 제 2 레벨을 가지는 상기 라인 신호를 비교하여 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호를 발생시킨다.
본 발명의 일 실시예에 따른 크랙 검출 장치는 세팅부, 신호 제공부, 신호 수신부 및 판단부를 포함한다. 상기 세팅부는 에지를 따라 매설된 크랙검출용 라인패스를 가진 피측정 반도체 칩을 크랙 검출 모드로 세팅한다. 상기 신호 제공부는 상기 세팅된 피측정 반도체 패키지 칩의 외부에서 상기 라인패스의 일단을 통해 기준신호를 인가한다. 상기 신호 수신부는 상기 세팅된 피측정 반도체 칩의 외부에서 상기 일단에 인가된 기준신호가 상기 라인패스를 통해 통과되어 타단에 도달된 신호를 검출한다. 상기 판단부는 상기 타단에 도달된 신호를 체크하여 상기 피측정 반도체 칩의 크랙유무를 판단한다.
본 발명의 일 실시예에 따른 반도체 칩은 라인 패스, 제 1 패드, 제 2 패드, 제 1 스위칭부 및 제 2 스위칭부를 포함한다. 상기 라인 패스는 제 1 레벨을 가지는 기준 신호를 통과시킨다. 상기 제 1 패드는 상기 라인 패스와 상기 기준 신호를 발생시키는 신호 제공부를 연결한다. 상기 제 2 패드는 상기 라인 패스와 상기 크랙 검출부를 연결한다. 상기 크랙 검출부는 상기 기준 신호와 상기 라인 패스를 통하여 전송된 기준 신호에 상응하는 제 2 레벨을 가지는 라인 신호를 비교하여 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호를 발생시킨다. 상기 제 1 스위칭부는 상기 제 1 패드에 결합되고, 상기 라인 패스를 스위칭시킨다. 상기 제 2 스위칭부는 상기 제 2 패드에 결합되고, 상기 라인 패스를 스위칭시킨다.
본 발명의 일 실시예에 따른 반도체 칩은 반도체 다이, 라인 패스, 스위칭부, 모드 레지스터, 제어부 및 패키지를 포함한다. 상기 반도체 다이는 복수의 패드들을 포함한다. 상기 라인 패스는 상기 복수의 패드들 중 제 1 패드와 제 2 패드를 연결하면서 상기 반도체 다이의 에지를 따라 형성된다. 상기 스위칭부는 상기 반도체 다이에 형성되고, 상기 라인 패스와 상기 제 1 및 제 2 패드를 스위칭한다. 상기 모드 레지스터는 상기 반도체 다이에 형성되고, 복수의 패드들을 통하여 외부로부터 입력된 모드 세팅 신호를 저장한다. 상기 제어부는 상기 반도체 다이에 형성되고, 상기 모드 레지스터에 저장된 모드 세팅 신호에 응답하여 노말 모드 에서는 상기 스위칭부를 오프시키고 크랙 검출 모드에서는 상기 스위칭부를 온 시킨다. 상기 패키지는 상기 반도체 다이를 외기로부터 보호한다.
본 발명에 따른 반도체 칩이 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 크랙 검출 방법 및 이를 수행하기 위한 크랙 검출 장치는 미세한 크랙을 검출할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 크랙 검출 방법, 이를 수행하기 위한 크랙 검출 장치 및 크랙을 검출하기 위한 반도체 칩의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 칩을 도시한 블록도이다.
도 1을 참조하면, 상기 반도체 칩은 제 1 패드(10), 제 2 패드(30), 제 1 스위칭부(50), 제 2 스위칭부(70), 제어부(80), MRS(85) 및 라인 패스(line path, 90)를 포함한다.
상기 크랙 검출 장치가 크랙(crack)이 상기 칩에 발생되었는지의 여부를 테스트하는 경우, 제 1 패드(10)는 제 1 레벨을 가지는 기준 신호를 수신한다. 즉, 크랙 검출 모드에서 제 1 패드(10)는 상기 크랙 검출 장치와 라인 패스(90)를 연결한다.
제 1 스위칭부(50)는 제 1 패드(10)와 라인 패스(90) 사이의 연결을 스위칭시킨다. 즉, 상기 크랙 검출 모드인 경우, 제 1 스위칭부(50)는 제 1 패드(10)와 라인 패스(90)의 연결을 턴-온(turn-on)시킨다. 반면에, 상기 크랙 검출 모드가 아 닌 노말 모드(normal mode)인 경우, 제 1 스위칭부(50)는 제 1 패드(10)와 라인 패스(90)의 연결을 턴-오프(turn-off)시킨다. 본 발명의 일 실시예에 따른 제 1 스위칭부(50)는 제 1 전송 게이트(first transmission gate)를 포함한다.
라인 패스(90)는 제 1 패드(10)를 통하여 전송된 상기 기준 신호를 패싱(passing)시킨다. 또한 라인 패스(90)는 제 1 패드(10)와 제 2 패드(30)를 연결시킨다. 그러므로, 라인 패스(90)는 제 1 패드(10)를 통하여 전송된 상기 기준 신호를 제 2 패드(30)에 전송한다. 이하, 라인 패스(90)를 통하여 패스된 상기 기준 신호를 라인 신호라 하겠다.
라인 패스(90)는 도전 라인이다.
라인 패스(90)는 도 1에 도시된 바와 같이 상기 반도체 칩의 테두리를 따라서 상기 반도체 칩의 내부에 형성된다. 또한, 상기 반도체 칩이 상기 반도체 칩의 중앙에 있는 패드를 포함하는 경우, 라인 패스(90)는 상기 반도체 칩의 테두리를 형성하고 상기 반도체 칩의 중앙에 있는 상기 패드에 연결된다. 즉, 라인 패스(90)와 상기 패드의 연결은 다양하게 변형될 수 있고, 이러한 변형은 본 발명의 범주에 영향을 미치지 아니한다는 사실은 당업자에게 있어서 자명한 사실일 것이다.
제 2 패드(30)는 상기 라인 신호를 상기 크랙 검출 장치에 제공한다. 즉, 제 2 패드(30)는 상기 크랙 검출 장치와 라인 패스(90)를 연결한다.
제 2 스위칭부(70)는 제 2 패드(30)와 라인 패스(90) 사이의 연결을 스위칭시킨다. 즉, 상기 크랙 검출 모드인 경우, 제 2 스위칭부(70)는 제 2 패드(30)와 라인 패스(90)의 연결을 턴-온(turn-on)시킨다. 반면에, 상기 노말 모드인 경우, 제 2 스위칭부(70)는 제 2 패드(30)와 라인 패스(90)의 연결을 턴-오프(turn-off)시킨다. 본 발명의 일 실시예에 따른 제 2 스위칭부(50)는 제 2 전송 게이트(second transmission gate)를 포함한다. 상기 제 2 전송 게이트는 상기 제 1 전송 게이트에 직렬로 결합되어 있다. 제 1 스위칭부(50) 및 제 2 스위칭부(70)는 상기 전송 게이트 외에 다른 스위치를 사용할 수 있고, 이러한 변형적 사용은 본 발명의 범주에 영향을 미치지 아니한다는 사실은 당업자에게 있어서 자명한 사실일 것이다.
제어부(80)는 테스트 커맨드(test command)에 따라 제 1 스위칭부(50)를 제어하는 제 1 제어 신호 및 제 2 스위칭부(70)를 제어하는 제 2 제어 신호를 발생시킨다. 즉, 제어부(80)는 제 1 스위칭부(50) 및 제 2 스위칭부(70)의 스위칭 동작을 제어한다.
MRS(Mode Register Set, 85)는 주소 버스(address bus)로부터 전송된 주소 신호(address signal)를 이용하여 상기 테스트 커맨드를 발생시킨다. 그 결과, 상기 테스트 커맨드에 따른 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 발생된다.
패키지는 반도체 다이를 외기로부터 보호한다.
상기 크랙 검출 장치가 상기 크랙 검출 모드인 경우, 상기 반도체 칩은 상기 크랙 검출 장치와 결합된다. 그 결과, 상기 반도체 칩에 포함된 상기 크랙이 검출된다.
상기 반도체 칩은 도 1에 도시된 바와 같이 상기 라인 패스를 상기 반도체 칩의 테두리를 따라서 형성하므로, 상기 반도체 칩에 결합된 상기 크랙 검출 장치는 미세한 크랙도 검출할 수 있다.
도 2a는 본 발명의 바람직한 일 실시예에 따른 상기 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 2a를 참조하면, MRS(85)는 상기 주소 버스를 통하여 전송된 상기 주소 신호를 이용하여 상기 테스트 커맨드를 발생시킨다. 예를 들어, 본 발명의 일 실시예에 따른 MRS(85)는 주소(address)
Figure 112003046865332-pat00001
,
Figure 112003046865332-pat00002
,
Figure 112003046865332-pat00003
을 조합하여 CAS latency 커맨드를 발생시키고,
Figure 112003046865332-pat00004
을 이용하여 테스트 모드에 관한 상기 테스트 커맨드를 발생시킨다. 즉, 상기
Figure 112003046865332-pat00005
의 값이 "0"인 경우, MRS(85)는 일반적인 디 램의 일반 동작을 실행시키는 상기 테스트 커맨드를 발생시킨다.
반면에, 상기
Figure 112003046865332-pat00006
의 값이 "1"인 경우, MRS(85)는 테스트 동작을 실행시키는 상기 테스트 커맨드를 발생시킨다. 그 결과, 본 발명의 제 1 스위칭부(50) 및 제 2 스위칭부(70)가 턴-온(turn-on)된다. 물론, 상기
Figure 112003046865332-pat00007
외의 다른 주소를 이용하여 상기 테스트 커맨드를 발생시킬 수도 있으며, 이러한 변형은 본 발명의 범주에 영향을 미치지 아니한다는 것은 당업자에게 있어 자명한 사실일 것이다.
도 2b는 본 발명의 바람직한 일 실시예에 따른 MRS 사이클(cycle)을 도시한 평면도이다.
도 2b를 참조하면, 입력 클록에 따라 상기 테스트 커맨드 발생 전에 메모리의 모든 뱅크들이 프리차지(precharge)된다. 이어서, MRS(85)는 상기 주소 신호를 이용하여 상기 테스트 커맨드를 발생시킨다. 계속하여, 상기 테스트 커맨드에 따라 일반적인 디 램 동작 (상기 노말 모드) 또는 테스트 동작(상기 크랙 검출 모드)이 수행된다.
도 3은 본 발명의 바람직한 일 실시예에 따른 크랙 검출 장치를 도시한 블록도이다.
도 3을 참조하면, 상기 크랙 검출 장치는 신호 제공부(100), 크랙 검출부(120) 및 세팅부(140)를 포함한다.
상기 크랙 검출 장치가 상기 반도체 칩의 크랙 발생 여부를 테스트하는 경우, 세팅부(140)는 상기 반도체 칩을 상기 크랙 검출 모드로 세팅한다. 즉, 상기 테스트 커맨드가 발생된다. 반면에, 일반적인 디 램 동작이 수행되는 경우, 세팅부(140)는 상기 반도체 칩을 상기 노말 모드로 세팅한다.
크랙 검출부(120)는 신호 수신부(200) 및 판단부(220)를 포함한다.
신호 제공부(100)는 제 1 패드(10)와 결합되어 있다. 또한, 신호 제공부(10)는 상기 제 1 레벨을 가지는 상기 기준 신호를 제 1 패드(10)에 제공한다. 즉, 신호 제공부(10)는 소정의 전압 또는 전류를 제 1 패드(10)에 인가한다.
크랙 검출부(120)는 상기 제 2 레벨을 가지는 상기 라인 신호를 수신하여 상기 크랙의 발생 여부에 대한 정보를 가지는 크랙 검출 신호를 발생시킨다.
상기 반도체 칩에 상기 에지 크랙이 발생된 경우, 상기 라인 패스의 전부 또는 일부분이 오픈(open)될 수 있다. 그 결과, 상기 제 2 레벨은 상기 제 1 레벨과 달라질 수 있다. 그러므로, 크랙 검출부(120)는 상기 제 1 레벨과 상기 제 2 레벨 을 비교하여 상기 크랙의 발생 여부를 검출한다. 상세하게는, 상기 제 2 레벨이 상기 제 1 레벨과 실질적으로 동일한 경우, 크랙 검출부(120)는 상기 크랙이 상기 반도체 칩에 발생되지 않았다는 정보를 가지는 상기 크랙 검출 신호를 발생시킨다. 반면에, 상기 제 2 레벨이 상기 제 1 레벨과 실질적으로 다른 경우, 크랙 검출부(120)는 상기 크랙이 상기 반도체 칩에 발생되었다는 정보를 가지는 상기 크랙 검출 신호를 발생시킨다. 상기 제 1 레벨 및 상기 제 2 레벨은 전압 또는 전류에 상응한다.
크랙 검출부(120)는 저항값의 변화를 이용하여 상기 크랙의 발생 여부를 검출할 수도 있다.
신호 수신부(200)는 상기 라인 신호를 수신하고, 상기 수신된 라인 신호를 판단부(220)에 제공한다.
판단부(220)는 상기 기준 신호와 상기 라인 신호를 비교하여 상기 크랙 검출 신호를 발생시킨다. 즉, 판단부(220)는 상기 제 1 패드에 인가된 전압/전류와 상기 제 2 패드에 제공되는 전압/전류를 비교하여 상기 크랙을 검출한다.
도 4는 본 발명의 바람직한 일 실시예에 따른 크랙을 검출하는 과정을 도시한 순서도이다.
도 4를 참조하면, 세팅부(140)는 상기 반도체 칩을 상기 크랙 검출 모드로 세팅한다(S100). 그 결과, 제 1 스위칭부(50) 및 제 2 스위칭부(70)가 턴-온(turn-on)된다.
신호 제공부(100)는 상기 제 1 레벨을 가지는 상기 기준 신호를 제 1 패드(10)에 인가한다(S120).
신호 수신부(200)는 상기 제 2 레벨을 가지는 상기 라인 신호를 수신한다(S140).
판단부(220)는 상기 제 1 레벨과 상기 제 2 레벨을 비교한다(S160).
상기 제 2 레벨이 상기 제 1 레벨과 실질적으로 다른 경우, 판단부(220)는 상기 크랙이 상기 반도체 칩에 발생되었다는 정보를 가지는 상기 크랙 검출 신호를 발생시킨다(S180).
반면에, 상기 제 2 레벨이 상기 제 1 레벨과 실질적으로 동일한 경우, 판단부(220)는 상기 크랙이 상기 반도체 칩에 발생되지 않았다는 정보를 가지는 상기 크랙 검출 신호를 발생시킨다(S200).
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 칩은 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 크랙 검출 방법 및 이를 수행하기 위한 크랙 검출 장치는 미세한 크랙을 검출할 수 있는 장점이 있다.
아울러, 본 발명에 따른 반도체 칩이 라인 패스와 패드들의 연결을 스위치를 이용하여 제어하므로, 반도체 공정 중 테스트 공정 외의 다른 공정은 상기 라인 패스에 관계없이 정확한 동작을 수행할 수 있는 장점이 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 에지를 따라 매설된 크랙 검출용 라인 패스를 가진 디램 반도체 칩에 모드 레지스터 세팅 명령을 하달하는 단계;
    상기 디램 반도체 칩에서 상기 모드 레지스터 세팅명령에 응답하여 상기 크랙 검출용 라인 패스의 일단과 타단을 입출력이 가능하게 세팅하는 단계;
    상기 세팅된 피측정 반도체 칩의 외부에서 상기 라인 패스의 일단을 통해 기준 신호를 인가하는 단계;
    상기 세팅된 디램 반도체 칩의 외부에서 상기 일단에 인가된 기준 신호가 상기 라인 패스를 통해 통과되어 타단에 도달된 신호를 검출하는 단계; 및
    상기 타단에 도달된 신호를 체크하여 상기 디램 반도체 칩의 크랙유무를 판단하는 단계를 포함하는 것을 특징으로 하는 디램 반도체 칩의 크랙 검출 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 에지를 따라 매설된 크랙 검출용 라인 패스를 가진 디램 반도체 칩에 모드 레지스터 세팅 명령을 하달하여 상기 디램 반도체 칩에서 상기 모드 레지스터 세팅명령에 응답하여 상기 크랙 검출용 라인 패스의 일단과 타단을 입출력이 가능하게 세팅하는 세팅부;
    상기 세팅된 디램 반도체 칩의 외부에서 상기 라인 패스의 일단을 통해 기준 신호를 인가하는 신호 제공부;
    상기 세팅된 디램 반도체 칩의 외부에서 상기 일단에 인가된 기준 신호가 상기 라인 패스를 통해 통과되어 타단에 도달된 신호를 검출하는 신호 수신부; 및
    상기 타단에 도달된 신호를 체크하여 상기 디램 반도체 칩의 크랙유무를 판단하는 판단부를 포함하는 것을 특징으로 하는 디램 반도체 칩의 크랙 검출 장치.
  12. 삭제
  13. 제11항에 있어서, 상기 디램 반도체 칩은
    에지를 따라 매설된 크랙 검출용 라인 패스;
    상기 라인 패스의 일단과 상기 신호 제공부를 연결하는 제 1 패드;
    상기 라인 패스의 타단과 상기 신호 수신부를 연결하는 제 2 패드;
    상기 제 1 패드와 상기 라인 패스의 일단 사이에 연결되어 상기 모드 레지스터 세팅신호에 응답하여 크랙 검출모드에서 턴온되는 제1스위칭부; 및
    상기 제 2 패드와 상기 라인 패스의 타단 사이에 연결되어 상기 모드 레지스터 세팅신호에 응답하여 크랙 검출모드에서 턴온되는 제2스위칭부를 포함하는 것을 특징으로 하는 디램 반도체 칩의 크랙검출장치.
  14. 제 13 항에 있어서, 상기 반도체 칩은
    상기 모드 레지스터 세팅신호에 응답하여 상기 제1스위칭부를 스위칭 제어하는 제1제어신호와 상기 제2스위칭부를 스위칭 제어하는 제2제어신호를 각각 발생시키는 제어부를 더 포함하는 것을 특징으로 하는 디램 반도체 칩의 크랙검출장치.
  15. 삭제
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  22. 복수의 패드들을 가진 반도체 다이;
    상기 복수의 패드들 중 제 1 패드와 제 2 패드를 연결하면서 상기 반도체 다이의 에지를 따라 형성된 라인 패스;
    상기 반도체 다이에 형성되고, 상기 라인 패스의 일단과 상기 제1패드 사이에 연결된 제1스위칭부;
    상기 반도체 다이에 형성되고, 상기 라인 패스의 타단과 상기 제2패드 사이에 연결된 제2스위칭부;
    상기 반도체 다이에 형성되고, 상기 복수의 패드들을 통하여 외부로부터 입력된 모드 레지스터 세팅 신호를 저장하기 위한 모드 레지스터;
    상기 반도체 다이에 형성되고, 상기 모드 레지스터에 저장된 모드 레지스터 세팅 신호에 응답하여 노말 모드에서는 상기 제1 및 제2스위칭부를 오프시키고 크랙 검출 모드에서는 상기 제1 및 제2스위칭부를 온시키는 제어부; 및
    상기 반도체 다이를 외기로부터 보호하기 위한 패키지를 구비한 것을 특징으로 하는 디램 반도체 칩.
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