KR20240064102A - 검출 구조물을 포함하는 반도체 장치 - Google Patents
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Abstract
반도체 장치는 반도체 다이, 검출 구조물, 경로 제어 회로 및 검출 회로를 포함한다. 상기 반도체 다이는 반도체 집적 회로가 형성되는 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함한다. 상기 검출 구조물은 상기 외곽 영역에 환형으로 형성된다. 상기 경로 제어 회로는 상기 검출 구조물의 전기적인 연결을 제어하는 복수의 스위치들을 포함한다. 상기 검출 회로는 상기 경로 제어 회로를 통하여 테스트 입력 신호를 상기 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 반도체 다이의 결함 발생 여부와 상기 결함의 위치를 판단한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 검출 구조물을 포함하는 반도체 장치에 관한 것이다.
일반적으로 집적 회로들은 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 상기 웨이퍼는 많은 수의 개별적인 반도체 다이(semiconductor die)들로 절단되고, 절단된 반도체 다이들은 각각 반도체 칩들로 패키징된다. 이러한 절단 및 패키징 공정을 수행하는 중에 반도체 다이에 크랙과 같은 결함이 발생될 수 있다. 이러한 결함을 정밀하게 검출함으로써 불량 제품의 출하를 방지하는 것이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 다양한 결함들을 검출할 수 있는 검출 구조물을 포함하는 반도체 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 반도체 다이, 검출 구조물, 경로 제어 회로 및 검출 회로를 포함한다. 상기 반도체 다이는 반도체 집적 회로가 형성되는 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함한다. 상기 검출 구조물은 상기 외곽 영역에 환형으로 형성된다. 상기 경로 제어 회로는 상기 검출 구조물의 전기적인 연결을 제어하는 복수의 스위치들을 포함한다. 상기 검출 회로는 상기 경로 제어 회로를 통하여 테스트 입력 신호를 상기 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 반도체 다이의 결함 발생 여부와 상기 결함의 위치를 판단한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 제1 반도체 다이 및 제2 반도체 다이, 메모리 셀 구조물, 주변 회로, 제1 검출 구조물, 제1 경로 제어 회로 및 검출 회로를 포함한다. 상기 제1 반도체 다이 및 상기 제2 반도체 다이는 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 각각 포함하고 수직 방향으로 적층된다. 상기 메모리 셀 구조물은 상기 제1 반도체 다이의 상기 중앙 영역에 형성된다. 상기 주변 회로는 상기 제1 반도체 다이 하부에 배치되는 상기 제2 반도체 다이의 상기 중앙 영역에서 제1 방향과 제2 방향을 따라 형성된다. 상기 제1 검출 구조물은 상기 주변 회로의 상기 중앙 영역에서 상기 제2 방향을 따라 이격되는 제1 서브 회로 영역과 제2 서브 회로 영역을 둘러싸도록 형성된다. 상기 제1 경로 제어 회로는 상기 제1 검출 구조물의 전기적인 연결을 제어하는 복수의 제1 스위치들을 구비한다. 상기 검출 회로는 상기 제1 경로 제어 회로를 통하여 테스트 입력 신호를 상기 제1 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 반도체 장치 내부에서의 결함 발생 여부를 판단한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 칩이 본딩되어 적층된 구조의 반도체 장치는 칩 영역, 상기 칩 영역 둘레의 스크라이브 레인, 댐 구조물, 검출 구조물, 경로 제어 회로 및 검출 회로를 포함한다. 상기 댐 구조물은 상기 칩 영역을 둘러싸서 상기 칩 영역 및 상기 스크라이브 레인을 분리시킨다. 상기 검출 구조물은 상기 댐 구조물을 통과하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장되고 상기 스크라이브 레인에서 환형으로 형성된다. 상기 경로 제어 회로는 상기 검출 구조물의 전기적인 연결을 제어하는 복수의 스위치들을 포함한다. 상기 검출 회로는 상기 칩 영역에 배치되고, 상기 경로 제어 회로를 통하여 테스트 입력 신호를 상기 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 스크라이브 레인의 결함 발생 여부와 상기 결함의 위치를 판단한다.
본 발명의 실시예들에 따른 반도체 장치는 테스트 입력 신호를 검출 구조물의 순방향과 역방향으로 전파시켜 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 기초하여 반도체 장치에서 저항성 결함을 포함하는 결함의 발생 여부 및 결함의 위치를 검출할 수 있고, 박리 현상에 의한 진행성 불량을 검출할 수 있어, 불량 제품의 출하 확률을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 2는 본 발명의 실시예에 따른 도 1의 검출 구조물을 보다 상세히 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 2의 검출 구조물에 저항과 기생 커패시턴스가 존재하는 것을 나타낸다.
도 4는 도 3의 검출 구조물에 입출력되는 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 5a는 본 발명의 실시예들에 따른 도 3의 검출 구조물에서 크랙의 발생을 시뮬레이션한 결과를 나타내는 표이다.
도 5b와 도 5c는 각각 도 5a의 시뮬레이션에서의 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 6은 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 검출 구조물을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 12는 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 13, 14, 15 및 16은 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 18 및 19는 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시예에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따라 도 22의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 24는 도 22의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 25는 도 24의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 27은 도 26의 I-I'를 따라 절단한 단면도이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 29 및 30은 본 발명의 실시예들에 따른 반도체 장치의 3차원 검출 구조물을 나타내는 단면도들이다.
도 31은 본 발명의 실시예들에 반도체 장치의 구성을 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 도 31의 반도체 장치에서 제1 뱅크 어레이를 나타낸다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 34는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 35는 도 34의 III-III' 방향의 단면도이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 37은 본 발명의 실시예들에 따른 도 36의 반도체 장치에서 주변 회로 영역을 나타내는 평면도이다.
도 38은 본 발명의 실시예들에 따른 검출 구조물들이 도 37의 주변 회로 영역에 배치된 것을 나타낸다.
도 39는 본 발명의 실시예들에 따른 도 38의 제1 검출 구조물의 일부를 나타낸다.
도 40은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 도 1의 검출 구조물을 보다 상세히 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 2의 검출 구조물에 저항과 기생 커패시턴스가 존재하는 것을 나타낸다.
도 4는 도 3의 검출 구조물에 입출력되는 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 5a는 본 발명의 실시예들에 따른 도 3의 검출 구조물에서 크랙의 발생을 시뮬레이션한 결과를 나타내는 표이다.
도 5b와 도 5c는 각각 도 5a의 시뮬레이션에서의 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 6은 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 검출 구조물을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 12는 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 13, 14, 15 및 16은 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 18 및 19는 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시예에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따라 도 22의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 24는 도 22의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 25는 도 24의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 27은 도 26의 I-I'를 따라 절단한 단면도이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 29 및 30은 본 발명의 실시예들에 따른 반도체 장치의 3차원 검출 구조물을 나타내는 단면도들이다.
도 31은 본 발명의 실시예들에 반도체 장치의 구성을 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 도 31의 반도체 장치에서 제1 뱅크 어레이를 나타낸다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 34는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 35는 도 34의 III-III' 방향의 단면도이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 37은 본 발명의 실시예들에 따른 도 36의 반도체 장치에서 주변 회로 영역을 나타내는 평면도이다.
도 38은 본 발명의 실시예들에 따른 검출 구조물들이 도 37의 주변 회로 영역에 배치된 것을 나타낸다.
도 39는 본 발명의 실시예들에 따른 도 38의 제1 검출 구조물의 일부를 나타낸다.
도 40은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치(1000)는 적어도 하나의 반도체 다이를 포함하여 구현될 수 있다. 반도체 다이는 중앙 영역(CTREG)과 중앙 영역(CREG)을 둘러싸는 외곽 영역(EREG)을 포함한다.
중앙 영역(CTREG)에는 반도체 장치(1000)의 종류에 따라서 다양한 반도체 집적 회로가 형성된다. 예를 들어, 반도체 장치(100)는 비휘발성 메모리 장치일 수 있고, 이 경우, 중앙 영역(CREG)에는 후술하는 바와 같은 메모리 집적 회로가 형성될 수 있다.
외곽 영역(EREG)에는 환형의 검출 구조물(crack detection structure)(DS)가 형성된다. 경로 제어 회로(PCC, 1100)는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 통하여 검출 구조물(DS)에 전기적으로 연결될 수 있다.
검출 회로(CDET, 910)는 테스트 입력 패드(PTI)와 경로 선택 회로(1100)를 통하여 검출 구조물(DS)에 테스트 입력 신호(TSI)를 인가하고, 검출 구조물(DS)과 테스트 출력 패드(PTO)를 통하여 테스트 입력 신호(TSI)에 응답하는 테스트 출력 신호(TSO)를 수신하여, 반도체 다이에서의 크랙 발생 여부 및 크랙의 위치를 판단할 수 있다.
검출 회로(910)는 테스트 입력 신호(TSI)를 검출 구조물(DS)의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 반도체 다이에서의 결함 발생 여부 및 결함의 위치를 판단할 수 있다. 상기 결함은 단락, 크랙, 진행성 불량, 본딩 불량 및 박리 현상 중 적어도 하나를 포함할 수 있다.
실시예에 있어서, 테스트 입력 신호(TSI)는 펄스 및 DC 전압 중 적어도 하나를 포함할 수 있고, 차이 신호는 순방향 테스트 출력 신호의 제1 전파 지연 시간과 역방향 테스트 출력 신호의 제2 전파 지연 시간의 차이에 해당할 수 있다.
검출 구조물(DS)은 외각 영역(EREG)의 좌하 코너 영역(CLB)을 경유하는 제1 도전 세그먼트, 외각 영역(EREG)의 좌상 코너 영역(CLU)을 경유하는 제2 도전 세그먼트, 외각 영역(EREG)의 우상 코너 영역(CRU)을 경유하는 제3 도전 세그먼트 및 외각 영역(EREG)의 우하 코너 영역(CRB)을 경유하는 제4 도전 세그먼트를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 도 1의 검출 구조물을 보다 상세히 나타낸다.
도 2에서는 설명의 편의를 위하여 경로 제어 회로(1100)를 함께 도시한다.
도 2를 참조하면, 검출 구조물(DS)은 입력 종단 노드(ENI)를 통하여 경로 선택 회로(1100)에 연결되고, 외곽 영역(EREG)의 좌하 코너 영역(CLB)을 경유하는 제1 도전 세그먼트(CSG11), 제1 노드(AN)에서 상기 제1 도전 세그먼트(CSG11)에 연결되고 외곽 영역(EREG)의 좌하 코너 영역(CLU)을 경유하는 제2 도전 세그먼트(CSG12), 제2 노드(BN)에서 상기 제2 도전 세그먼트(CSG12)에 연결되고, 외곽 영역(EREG)의 우상 코너 영역(CRU)을 경유하는 제3 도전 세그먼트(CSG13) 및 제3 노드(CN)에서 상기 제3 도전 세그먼트(CSG13)에 연결되고, 외곽 영역(EREG)의 우하 코너 영역(CRB)을 경유하고, 출력 종단 노드(ENO)를 통하여 경로 선택 회로(1100)에 연결되는 제4 도전 세그먼트(CSG14)를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 검출 구조물에 저항과 기생 커패시턴스가 존재하는 것을 나타낸다.
도 3에서는 설명의 편의를 위하여 경로 제어 회로(1100a)를 함께 도시한다.
도 3을 참조하면, 저항(R1)과 기생 커패시턴스(CP1)가 제1 도전 세그먼트(CSG11)에 존재하고, 기생 커패시턴스(CP1)는 제1 도전 세그먼트(CSG11)와 접지 전압(VSS) 사이에 연결되는 것으로 모델링될 수 있다. 저항(R2)과 기생 커패시턴스(CP2)가 제2 도전 세그먼트(CSG12)에 존재하고, 기생 커패시턴스(CP2)는 제2 도전 세그먼트(CSG12)와 접지 전압(VSS) 사이에 연결되는 것으로 모델링될 수 있다.
저항(R3)과 기생 커패시턴스(CP3)가 제3 도전 세그먼트(CSG13)에 존재하고, 기생 커패시턴스(CP3)는 제3 도전 세그먼트(CSG13)와 접지 전압(VSS) 사이에 연결되는 것으로 모델링될 수 있다. 저항(R4)과 기생 커패시턴스(CP4)가 제4 도전 세그먼트(CSG14)에 존재하고, 기생 커패시턴스(CP4)는 제4 도전 세그먼트(CSG14)와 접지 전압(VSS) 사이에 연결되는 것으로 모델링될 수 있다.
경로 제어 회로(1100a)는 입력 스위치 그룹(1110a) 및 출력 스위치 그룹(1120a)를 포함할 수 있다. 입력 스위치 그룹(1110a)은 테스트 입력 패드(PTI)와 입력 종단 노드(ENI) 사이에 연결되고, 출력 스위치 그룹(1120a)은 테스트 출력 패드(PTO)와 출력 종단 노드(ENO) 사이에 연결될 수 있다.
입력 스위치 그룹(1110a)은 제1 입력 스위치(SW11) 및 제2 입력 스위치(SW12)를 포함할 수 있다. 제1 입력 스위치(SW11) 테스트 입력 패드(PTI)와 입력 종단 노드(ENI) 사이에 연결될 수 있다. 제2 입력 스위치(SW12)는 테스트 입력 패드(PTI)에 제1 입력 스위치(SW11)와 병렬로 연결되고, 테스트 입력 패드(PTI)와 출력 종단 노드(ENO) 사이에 연결될 수 있다. 제1 입력 스위치(SW11) 및 제2 입력 스위치(SW12)에는 제1 선택 신호(SS1a)가 인가될 수 있다.
출력 스위치 그룹(1120a)은 제1 출력 스위치(SW21) 및 제2 출력 스위치(SW22)를 포함할 수 있다. 제1 출력 스위치(SW21)는 출력 종단 노드(ENO)와 테스트 출력 패드(PTO) 사이에 연결될 수 있다. 제2 출력 스위치(SW22)는 테스트 출력 패드(PTO)에 제1 출력 스위치(SW21)와 병렬로 연결되고, 입력 종단 노드(ENI)와 테스트 출력 패드(PTO) 사이에 연결될 수 있다. 제1 출력 스위치(SW21) 및 제2 출력 스위치(SW22)에는 제2 선택 신호(SS2a)가 인가될 수 있다.
제1 입력 스위치(SW11)가 턴온되고, 제2 입력 스위치(SW12)가 턴오프되고, 제1 출력 스위치(SW21)가 턴온되고, 제2 출력 스위치(SW22)가 턴오프되고, 테스트 입력 패드(PTI)에 테스트 입력 신호(TSI)가 인가되면, 테스트 입력 신호(TSI)는 입력 종단 노드(ENI), 제1 도전 세그먼트(CSG11), 제2 도전 세그먼트(CSG12), 제3 도전 세그먼트(CSG13), 제4 도전 세그먼트(CSG14) 및 출력 종단 노드(ENO)를 경유하는 순방향(FWD)로 전파되어 테스트 출력 패드(PTO)에서 순방향 테스트 출력 신호(TSOF)로 제공된다.
순방향 테스트 출력 신호(TSOF)가 검출 구조물(DS)을 통과하는 시간은 제1 전파 지연 시간(tPD1)은 수학식 1과 같이 나타낼 수 있다. 수학식 1은 Elmore delay model에 기초한다.
[수학식 1]
tPD1 = R1*CP1 + (R1+R2)*CP2 +(R1+R2+R3)*CP3 + (R1+R2+R3+R4)*CP4
수학식 1에서 기생 커패시턴스들(CP1, CP2, CP3, CP4) 각각의 커패시컨스가 C0라고 가정하면 하기의 수학식 2가 도출된다.
[수학식 2]
tPD1 = (4*R1+3*R2+2*R3+R4)*C0
제1 입력 스위치(SW11)가 턴오프되고, 제2 입력 스위치(SW12)가 턴온되고, 제1 출력 스위치(SW21)가 턴오프되고, 제2 출력 스위치(SW22)가 턴온되고, 테스트 입력 패드(PTI)에 테스트 입력 신호(TSI)가 인가되면, 테스트 입력 신호(TSI)는 출력 종단 노드(ENO), 제4 도전 세그먼트(CSG14), 제3 도전 세그먼트(CSG13), 제2 도전 세그먼트(CSG12), 제1 도전 세그먼트(CSG11) 및 입력 종단 노드(ENI)를 경유하는 역방향(BWD)로 전파되어 테스트 출력 패드(PTO)에서 역방향 테스트 출력 신호(TSOB)로 제공된다.
역방향 테스트 출력 신호(TSOB)가 검출 구조물(DS)을 통과하는 시간은 제2 전파 지연 시간(tPD2)은 수학식 3과 같이 나타낼 수 있다. 수학식 3은 Elmore delay model에 기초한다.
[수학식 3]
tPD2 = R4*CP4 + (R4+R3)*CP3 +(R4+R3+R2)*CP2 + (R4+R3+R2+R1)*CP1
수학식 3에서 기생 커패시턴스들(CP1, CP2, CP3, CP4) 각각의 커패시컨스가 C0라고 가정하면 하기의 수학식 4가 도출된다.
[수학식 4]
tPD2 = (4*R4+3*R3+2*R2+R)*C0
수학식 2에서 수학식 4를 감산하면 차이 신호(ΔtPD)는 하기의 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
ΔtPD = 3*(R1-R4)*C0 + (R2-R3)*C0
크랙이 발생하면 저항값이 증가하므로, 수학식 5의 차이 신호(ΔtPD)의 부호와 크기에 기초하여 크랙의 발생 여부 및 크랙이 발생한 위치를 판단할 수 있다.
도 4는 도 3의 검출 구조물에 입출력되는 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 3을 참조하여 설명한 바와 같이, 테스트 입력 신호(TSI)가 검출 구조물(DS)을 순방향으로 전파하면 순방향 테스트 출력 신호(TSOF)가 테스트 출력 패드(PTO)에서 제공되고, 순방향 테스트 출력 신호(TSOF)는 제1 전파 지연 시간(tPD1)을 가질 수 있다. 또한, 테스트 입력 신호(TSI)가 검출 구조물(DS)을 역방향으로 전파하면 역방향 테스트 출력 신호(TSOB)가 테스트 출력 패드(PTO)에서 제공되고, 역방향 테스트 출력 신호(TSOB)는 제2 전파 지연 시간(tPD2)을 가질 수 있다.
따라서, 차이 신호(ΔtPD)는 제1 전파 지연 시간(tPD1)에서 제2 전파 지연 시간(tPD2)을 감산하여 획득될 수 있다.
도 4에서는 테스트 입력 신호(TSI)가 펄스인 것으로 가정하였고, 차이 신호(ΔtPD)는 제1 전파 지연 시간(tPD1)과 제2 전파 지연 시간(tPD2)의 차이에 해당하였다. 실시예에 있어서, 테스트 입력 신호(TSI)는 직류 전압일 수 있다. 또한, 테스트 입력 신호(TSI)는 시간축과 전압축을 함께 사용하는 신호를 사용하여 순방향 테스트 출력 신호(TSOF)와 역방향 테스트 출력 신호(TSOB)의 도달 전압, 도달 시간의 차이, 예를 들어, 펄스 신호의 경우, 펄스 폭의 차이, 펄스 높이 차이에 따라 크랙의 유무, 크랙의 종류, 위치, 정도 등도 검출할 수 있다.
실시예에 있어서, 신호 차이는 펄스의 전파 지연 시간의 차이, 상기 직류 전압의 진폭의 차이, 상기 반도체 장치의 동작 온도에 따른 상기 신호는 상기 펄스의 전파 지연 시간의 차이, 상기 동작 온도에 따른 상기 직류 전압의 진폭의 차이 중 하나를 포함할 수 있다.
실시예에 있어서, 테스트 입력 신호(TSI)는 반도체 장치(1000) 내부에서 생성되는 신호이거나, 반도체 장치(1000) 외부에서 생성되어 경로 제어 회로(1100)를 통하여 검출 구조물(DS)에 인가되는 신호일 수 있다.
도 5a는 본 발명의 실시예들에 따른 도 3의 검출 구조물에서 크랙의 발생을 시뮬레이션한 결과를 나타내는 표이다.
도 5a에서는, 크랙이 발생하지 않은 정상 상황에서, 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14)의 저항들(R1, R2, R3, R4) 각각은 제2 저항값(RV2)를 가지고, 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14) 중에서 결함이 발생한 도전 세그먼트들의 저항들(R1, R2, R3, R4) 각각은 제1 저항값(RV1)을 가지는 것으로 가정한다. 제1 저항값(RV1)은 제2 저항값(RV2) 보다 크다.
도 5a를 참조하면, 제1 도전 세그먼트(CSG11)에서 크랙이 발생한 경우, 차이 신호(ΔtPD)는 양의 제1 값(PD1)을 가지고, 제2 도전 세그먼트(CSG12)에서 크랙이 발생한 경우, 차이 신호(ΔtPD)는 양의 제2 값(PD2)을 가지고, 제3 도전 세그먼트(CSG13)에서 크랙이 발생한 경우, 차이 신호(ΔtPD)는 음의의 제2 값(-PD2)을 가지고, 제4 도전 세그먼트(CSG14)에서 크랙이 발생한 경우, 차이 신호(ΔtPD)는 음의 제1 값(-PD1)을 가진다. 또한, 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14)에서 크랙이 발생하지 않은 경우, 차이 신호(ΔtPD)는 '0'에 해당할 수 있다. 제1 값(PD1)은 제2 값(PD2)보다 클 수 있다.
따라서, 차이 신호(ΔtPD)의 부호에 의하여 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14)의 크랙 발생 여부를 판단할 수 있고, 차이 신호(ΔtPD)의 부호와 크기에 의하여 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14) 중 크랙이 발생한 세그먼트를 특정할 수 있다.
도 5b와 도 5c는 각각 도 5a의 시뮬레이션에서의 테스트 입력 신호, 순방향 테스트 출력 신호 및 역방향 테스트 출력 신호를 나타낸다.
도 5b를 참조하면, 테스트 입력 신호(TSI)에 응답하여 순방향 테스트 출력 신호(TSOF)가 역방향 테스트 출력 신호(TSOB)보다 먼저 테스트 출력 패드(TPO)로 출력된다. 순방향 테스트 출력 신호(TSOF)와 역방향 테스트 출력 신호(TSOB)의 차이를 나타내는 차이 신호(ΔtPD1)는 양의 값을 가질 수 있다.
도 5c를 참조하면, 테스트 입력 신호(TSI)에 응답하여 순방향 테스트 출력 신호(TSOF)보다 역방향 테스트 출력 신호(TSOB)가 먼저 테스트 출력 패드(TPO)로 출력된다. 순방향 테스트 출력 신호(TSOF)와 역방향 테스트 출력 신호(TSOB)의 차이를 나타내는 차이 신호(ΔtPD2)는 음의 값을 가질 수 있다.
도 6은 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 6을 참조하면, 테스트 시스템(900)은 테스터(910) 및 반도체 장치(1000)를 포함한다. 반도체 장치(1000)는 전술한 바와 같은 검출 구조물과 경로 제어 회로를 포함할 수 있다.
테스터(910)는 검출 회로(CDET)(920)를 포함할 수 있다. 검출 회로(920)는 테스트 입력 패드(PTI)를 통하여 테스트 입력 신호(TSI)를 인가하고, 테스트 출력 노드(PTO)를 통하여 테스트 입력 신호(TSI)가 검출 구조물을 순방향으로 경유한 신호에 해당하는 순방향 테스트 출력 신호(TSOF)와 테스트 입력 신호(TSI)가 검출 구조물을 역방향으로 경유한 신호에 해당하는 역방향 테스트 출력 신호(TSOB)를 수신할 수 있다. 검출 회로(510)는 순방향 테스트 출력 신호(TSOF)와 역방향 테스트 출력 신호(TSOB)의 차이에 기초하여 반도체 다이의 크랙의 발생 여부 및 크랙이 발생한 위치를 판단할 수 있다.
도 7은 본 발명의 실시예들에 따른 검출 구조물을 나타낸다.
도 7에서는 설명의 편의를 위하여 경로 제어 회로(1100b)를 함께 도시한다.
도 7을 참조하면, 검출 구조물(DSa)은 제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14), 제5 도전 세그먼트(CSG21), 제6 도전 세그먼트(CSG22), 제7 도전 세그먼트(CSG31) 및 제8 도전 세그먼트(CSG32)를 포함할 수 있다.
제1 내지 제4 도전 세그먼트들(CSG11, CSG12, CSG13, CSG14)에 대한 설명은 도 2와 실질적으로 동일하므로 생략한다.
제5 도전 세그먼트(CSG21)는 제1 도전 세그먼트(CSG11)와 평행하게 입력 종단 노드들(ENIs) 중 상응하는 입력 종단 노드와 제1 노드(AN) 사이에 연결될 수 있다. 따라서, 제5 도전 세그먼트(CSG21)는 좌하 코너 영역(CLB)를 경유할 수 있다.
제6 도전 세그먼트(CSG22)는 제4 도전 세그먼트(SCG14)와 평행하게, 출력 종단 노드들(ENOs) 중 상응하는 출력 종단 노드와 제3 노드(CN) 사이에 연결될 수 있다. 따라서, 제6 도전 세그먼트(CSG22)는 우하 코너 영역(CRB)을 경유할 수 있다.
제7 도전 세그먼트(CSG31)는 제1 도전 세그먼트(CSG11) 및 제2 도전 세그먼트(CSG12)와 평행하게 입력 종단 노드들(ENIs) 중 상응하는 입력 종단 노드와 제2 노드(BN) 사이에 연결될 수 있다. 따라서, 제7 도전 세그먼트(CSG31)는 좌하 코너 영역(CLB)과 좌상 코너 영역(CLU)를 경유할 수 있다.
제8 도전 세그먼트(CSG32)는 제4 도전 세그먼트(CSG14) 및 제3 도전 세그먼트(CSG13)와 평행와 평행하게 출력 종단 노드들(ENOs) 중 상응하는 출력 종단 노드와 제2 노드(BN) 사이에 연결될 수 있다. 따라서, 제8 도전 세그먼트(CSG31)는 우하 코너 영역(CRB)과 우상 코너 영역(CRU)를 경유할 수 있다.
경로 제어 회로(1100b)는 입력 스위치 그룹(1110b) 및 출력 스위치 그룹(1120b)를 포함할 수 있다. 입력 스위치 그룹(1110b)은 테스트 입력 패드(PTI), 입력 종단 노드들(ENIs) 및 출력 종단 노드들(ENOs)에 연결되고, 출력 스위치 그룹(1120b)은 테스트 출력 패드(PTO), 출력 종단 노드들(ENOs) 및 입력 종단 노드들(ENIs)에 연결될 수 있다.
입력 스위치 그룹(1110b)은 제1 내지 제6 입력 스위치들(SW11, SW12, SW13, SW14, SW15, SW16)를 포함할 수 있다. 제1 입력 스위치(SW11), 제3 입력 스위치(SW13) 및 제5 입력 스위치(SW15)는 테스트 입력 패드(PTI)와 입력 종단 노드들(ENIs) 사이에 연결될 수 있고, 제2 입력 스위치(SW12), 제4 입력 스위치(SW14) 및 제6 입력 스위치(SW16)는 테스트 입력 패드(PTI)와 출력 종단 노드들(ENOs) 사이에 연결될 수 있다. 제1 내지 제6 입력 스위치들(SW11, SW12, SW13, SW14, SW15, SW16)은 제1 선택 신호(SS1b)에 응답하여 턴온/턴오프될 수 있다. 제3 내지 제6 입력 스위치들(SW13, SW14, SW15, SW16)은 추가 입력 스위치들이라 호칭될 수 있다.
제1 입력 스위치(SW11)는 입력 종단 노드들(ENIs)을 통하여 제1 도전세그먼트(CSG11)에 연결될 수 있고, 제3 입력 스위치(SW13)는 입력 종단 노드들(ENIs)을 통하여 제5 도전 세그먼트(CSG21)에 연결될 수 있고, 제5 입력 스위치(SW15)는 입력 종단 노드들(ENIs)을 통하여 제7 도전 세그먼트(CSG31)에 연결될 수 있다. 제2 입력 스위치(SW12)는 출력 종단 노드들(ENOs)을 통하여 제4 도전 세그먼트(CSG14)에 연결될 수 있고, 제4 입력 스위치(SW14)는 출력 종단 노드들(ENOs)을 통하여 제6 도전 세그먼트(CSG22)에 연결될 수 있고, 제6 입력 스위치(SW16)는 출력 종단 노드들(ENOs)을 통하여 제8 도전 세그먼트(CSG32)에 연결될 수 있다.
출력 스위치 그룹(1120b)은 제1 내지 제6 출력 스위치들(SW21, SW22, SW23, SW24, SW25, SW26)를 포함할 수 있다. 제1 출력 스위치(SW21), 제3 출력 스위치(SW23) 및 제5 출력 스위치(SW25)는 테스트 출력 패드(PTO)와 출력 종단 노드들(ENOs) 사이에 연결될 수 있고, 제2 출력 스위치(SW22), 제4 출력 스위치(SW24) 및 제6 출력 스위치(SW26)는 테스트 출력 패드(PTO)와 입력 종단 노드들(ENIs) 사이에 연결될 수 있다. 제1 내지 제6 출력 스위치들(SW21, SW22, SW23, SW24, SW25, SW26)은 제2 선택 신호(SS2b)에 응답하여 턴온/턴오프될 수 있다. 제3 내지 제6 출력 스위치들(SW23, SW24, SW25, SW26)은 추가 출력 스위치들이라 호칭될 수 있다.
제1 출력 스위치(SW21)는 출력 종단 노드들(ENOs)을 통하여 제4 도전세그먼트(CSG14)에 연결될 수 있고, 제3 출력 스위치(SW23)는 출력 종단 노드들(ENOs)을 통하여 제6 도전 세그먼트(CSG22)에 연결될 수 있고, 제5 출력 스위치(SW25)는 출력 종단 노드들(ENOs)을 통하여 제8 도전 세그먼트(CSG32)에 연결될 수 있다. 제2 출력 스위치(SW22)는 입력 종단 노드들(ENIs)을 통하여 제1 도전 세그먼트(CSG11)에 연결될 수 있고, 제4 출력 스위치(SW24)는 입력 종단 노드들(ENIs)을 통하여 제5 도전 세그먼트(CSG21)에 연결될 수 있고, 제6 출력 스위치(SW26)는 입력 종단 노드들(ENIs)을 통하여 제7 도전 세그먼트(CSG31)에 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 8을 참조하면, 제1 선택 신호(SS1b)에 응답하여 제2 내지 제6 입력 스위치들(SW12, SW13, SW14, SW15, SW16)가 턴오프되고, 제1 입력 스위치(SW11)가 턴온되고, 제2 선택 신호(SS2b)에 응답하여 제1 내지 제3 출력 스위치들(SW21, SW22, SW23) 및 제5 내지 제6 출력 스위치들(SW25, SW26)이 턴오프되고, 제4 출력 스위치(SW24)가 턴온되면, 테스트 입력 패드(PTI)로 인가된 테스트 입력 신호(TSI)는 제1 도전 세그먼트(CSG11), 제1 노드(AN) 및 제5 도전 세그먼트(CSG21)로 구성되는 경로(PTH1)를 경유하여 테스트 출력 패드(PTO)에서 테스트 출력 신호(TSO)가 제공된다. 테스트 출력 신호(TSO)와 테스트 입력 신호(TSI) 사이의 전파 지연 시간에 기초하여 제1 도전 세그먼트(CSG11)를 포함하는 제1 영역에서 크랙의 발생 여부를 판단할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 9를 참조하면, 제1 선택 신호(SS1b)에 응답하여 제1 내지 제4 입력 스위치들(SW11, SW12, SW13, SW14) 및 제6 입력 스위치(SW16)가 턴오프되고, 제5 입력 스위치(SW15)가 턴온되고, 제2 선택 신호(SS2b)에 응답하여 제1 내지 제3 출력 스위치들(SW21, SW22, SW23) 및 제5 내지 제6 출력 스위치들(SW25, SW26)이 턴오프되고, 제4 출력 스위치(SW24)가 턴온되면, 테스트 입력 패드(PTI)로 인가된 테스트 입력 신호(TSI)는 제7 도전 세그먼트(CSG31), 제2 노드(BN), 제2 도전 세그먼트(CSG12) 및 제5 도전 세그먼트(CSG21)로 구성되는 경로(PTH2)를 경유하여 테스트 출력 패드(PTO)에서 테스트 출력 신호(TSO)가 제공된다. 테스트 출력 신호(TSO)와 테스트 입력 신호(TSI) 사이의 전파 지연 시간에 기초하여 제2 도전 세그먼트(CSG12)를 포함하는 제2 영역에서 크랙의 발생 여부를 판단할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 10을 참조하면, 제1 선택 신호(SS1b)에 응답하여 제1 내지 제4입력 스위치들(SW11, SW12, SW13, SW14) 및 제6 입력 스위치(SW16)가 턴오프되고, 제5 입력 스위치(SW15)가 턴온되고, 제2 선택 신호(SS2b)에 응답하여 제1 내지 제2 출력 스위치들(SW21, SW22) 및 제4 내지 제6 출력 스위치들(SW24, SW25, SW26)이 턴오프되고, 제3 출력 스위치(SW24)가 턴온되면, 테스트 입력 패드(PTI)로 인가된 테스트 입력 신호(TSI)는 제8 도전 세그먼트(CSG32), 제2 노드(BN), 제3 도전 세그먼트(CSG13) 및 제6 도전 세그먼트(CSG21)로 구성되는 경로(PTH3)를 경유하여 테스트 출력 패드(PTO)에서 테스트 출력 신호(TSO)가 제공된다. 테스트 출력 신호(TSO)와 테스트 입력 신호(TSI) 사이의 전파 지연 시간에 기초하여 제3 도전 세그먼트(CSG13)를 포함하는 제3 영역에서 크랙의 발생 여부를 판단할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 7의 검출 구조물과 경로 제어 회로의 동작의 예를 나타낸다.
도 11을 참조하면, 제1 선택 신호(SS1b)에 응답하여 제1 입력 스위치(SW11) 및 제3 내지 제6 입력 스위치들(SW13, SW14, SW15, SW16)가 턴오프되고, 제2 입력 스위치(SW12)가 턴온되고, 제2 선택 신호(SS2b)에 응답하여 제1 내지 제2 출력 스위치들(SW21, SW22) 및 제4 내지 제6 출력 스위치들(SW24, SW25, SW26)이 턴오프되고, 제3 출력 스위치(SW24)가 턴온되면, 테스트 입력 패드(PTI)로 인가된 테스트 입력 신호(TSI)는 제4 도전 세그먼트(CSG14), 제3 노드(CN) 및 제8 도전 세그먼트(CSG21)로 구성되는 경로(PTH4)를 경유하여 테스트 출력 패드(PTO)에서 테스트 출력 신호(TSO)가 제공된다. 테스트 출력 신호(TSO)와 테스트 입력 신호(TSI) 사이의 전파 지연 시간에 기초하여 제4 도전 세그먼트(CSG14)를 포함하는 제4 영역에서 크랙의 발생 여부를 판단할 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 12를 참조하면, 3차원 검출 구조물(DSb)은 하나의 도전 루프(conduction loop)를 포함할 수 있다. 후술하는 바와 같이, 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 3차원 검출 구조물(DSb)은 상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다.
3차원 검출 구조물(DSb)은 상기 제1 도전층에 형성되며 제1 방향(X) 및 제2 방향(Y)으로 연장되는 복수의 상부 수평 라인들(HLT), 상기 제2 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하며 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)으로 연장되는 복수의 수직 라인들(VL)을 포함할 수 있다. 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 3차원 검출 구조물(DSb)내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 입력 종단 노드(ENI)와 출력 종단 노드(ENO)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 3차원 검출 구조물(DSb)과 경로 제어 회로는 상기 입출력 패드들을 통하여 외부의 검출 회로에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드(ENI)와 출력 종단 노드(ENO)는 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 중앙 영역의 일 부분에 형성되는 검출 회로에 연결될 수 있다.
도 13, 14, 15 및 16은 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다.
도 13을 참조하면, 반도체 다이는 반도체 기판(SUB) 및 반도체 기판(SUB)의 상부 구조물들이 형성되는 유전층을 포함할 수 있다. 상기 유전층은 도전 라인 패턴들이 형성되는 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)을 포함할 수 있다. 복수의 도전층들(ML1, ML2, ML3, MLB, PL1, PL2)은 하나 이상의 금속층들(ML1, ML2, ML3) 및 하나 이상의 폴리층들(PL1, PL2)을 포함할 수 있다. 상기 폴리층들은 반도체 다이의 중앙 영역에 형성되는 반도체 집적 회로에 포함되는 트랜지스터들의 게이트들이 형성되는 게이트 폴리층(PL1)을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 상기 폴리층들은 비트라인들이 형성되는 비트라인 폴리층(PL2)을 더 포함할 수 있다.
3차원 검출 구조물(DSb)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 13의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 비트라인 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 비트라인 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP)을 각각 연결하는 수직 콘택들(VC1, VC2, VC3)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(ML2, ML3)에 각각 형성되는 도전 라인 패턴들(MP2, MP3)을 더 포함할 수 있고, 중간의 도전 라인 패턴들(MP2, MP3) 중 적어도 하나는 생략될 수 있다. 예를 들어, 제2 금속층(ML2)의 금속 라인 패턴들(MP2)이 생략될 수 있고, 이 경우 도 13에 도시된 2개의 수직 콘택들(VC1, VC1)은 하나의 수직 콘택으로서 일체적으로 형성될 수 있다. 이하, 도 13과 중복되는 설명을 생략한다.
도 14를 참조하면, 3차원 검출 구조물(DSb)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(PL1)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 14의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL1)은 게이트 폴리층에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 게이트 폴리층(PL1)에 형성되는 폴리실리콘 라인 패턴들(PP1)을 포함한다.
도 15를 참조하면, 3차원 검출 구조물(DSb)은 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 제1 도전층(ML1) 하부의 제2 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 15의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(MLB)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 상부 수평 라인들(HLT)은 최상부의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
도 13, 14 및 15를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 14의 3차원 검출 구조물(DSb)과 비교하면, 도 16의 3차원 검출 구조물(DSb)은 제2 도전층, 예를 들어, 게이트 폴리층(PL1)에 형성되는 일부의 하부 수평 라인(HLB)이 생략되고 상응하는 위치에 경로 선택 회로(PS)를 포함할 수 있다. 경로 제어 회로(PCC)가 반도체 기판(SUB)을 이용하여 형성되는 모스(MOS) 트랜지스터들을 전술한 스위치들로서 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 17을 참조하면, 3차원 검출 구조물(ODSc)은 제1 도전 루프(LOOPa) 및 제2 도전 루프(LOOPb)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPac)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPb)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPa)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPb)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPa)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPb)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다.
일 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 3차원 검출 구조물(DSb)과 경로 제어 회로는 상기 입출력 패드들을 통하여 외부의 검출 회로에 연결될 수 있다. 다른 실시예에서, 입력 종단 노드들(ENI1, ENI2)과 출력 종단 노드들(ENO1, ENO2)은 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 중앙 영역의 일 부분에 형성되는 검출 회로에 연결될 수 있다.
도 18 및 19는 본 발명의 실시예들에 따른 3차원 검출 구조물의 수직 구조의 예들을 나타내는 단면도들이다. 이하 전술한 설명과 중복되는 설명은 생략한다.
도 18을 참조하면, 제1 도전 루프(LOOPa)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPb)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 18의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 비트라인 폴리층에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 하부 수평 라인들(HLB)은 비트라인 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
도 19를 참조하면, 제1 도전 루프(LOOPa)는 제2 도전층(ML2)에 형성되는 복수의 제1 상부 수평 라인들(HLT), 제2 도전층(ML2) 하부의 제3 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPb)는 제2 도전층(ML2) 상부의 제1 도전층(ML1)에 형성되는 제2 상부 수평 라인들(HL)을 포함한다.
도 19의 실시예에서, 제1 도전층(ML1)은 반도체 기판(SUB)의 상부에 형성되는 복수의 금속층들(ML1, ML2, ML3) 중에서 최상부의 금속층에 상응하고, 제2 도전층(ML2)은 최상부 금속층(ML1) 하부의 금속층에 상응하고, 제3 도전층(PL2)은 반도체 기판(SUB)의 하부 표면에 형성되는 금속층(MLB)에 상응한다. 제1 상부 수평 라인들(HLT)은 제2 금속층(ML2)에 형성되는 금속 라인 패턴들(MP2)을 포함하고, 반도체 기판(SUB)의 하부 표면의 금속층(MLB))에 형성되는 금속 라인 패턴들(MPB)을 포함한다. 제2 상부 수평 라인들(HL)은 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함한다.
도 18 및 도 19를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다. 이러한 3차원 검출 구조물을 이용하여 다양한 경로의 크랙 침투를 정밀하게 검출할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 크랙 검출 방법을 설명하기 위한 도면이다.
반도체 장치는 3차원 검출 구조물을 포함하고, 3차원 검출 구조물은 전술한 바와 같은 제1 도전 루프(LOOPa) 및 제2 도전 루프(LOOPb)를 포함할 수 있다. 제1 도전 루프(LOOPa)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPb)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 제1 도전 루프(LOOPc) 내에서 교번적으로(alternatively) 배치되어 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다.
전술한 바와 같이, 검출 회로(930)는 외부의 테스터에 포함될 수도 있고, 반도체 장치의 내부에 포함될 수도 있다 검출 회로(930)는 제1 테스트 입력 패드(PTI1)를 통하여 제1 테스트 입력 신호(TSI1)를 제1 도전 루프(LOOPa)의 순방향과 역방향으로 인가하고, 제1 테스트 출력 노드(PTO1)를 통하여 제1 순방향 테스트 출력 신호(TSOF1)와 제1 역방향 테스트 출력 신호(TSOB1)을 수신할 수 있다. 또한 검출 회로(930)는 제2 테스트 입력 패드(PTI2)를 통하여 제2 테스트 입력 신호(TSI2)를 순방향과 역방향으로 인가하고, 제2 테스트 출력 노드(PTO2)를 통하여 제2 순방향 테스트 출력 신호(TSOF2)와 제2 역방향 테스트 출력 신호(TSOB2)을 수신할 수 있다.
검출 회로(930)는 제1 순방향 테스트 출력 신호(TSOF1)와 제1 역방향 테스트 출력 신호(TSOB1)의 차이에 기초하여 제1 도전 루프(LOOPa)에서의 크랙 발생 여부 및 크랙 발생 위치를 결정할 수 있고, 제2 순방향 테스트 출력 신호(TSOF2)와 제2 역방향 테스트 출력 신호(TSOB2)의 차이에 기초하여 제2 도전 루프(LOOPb)에서의 크랙 발생 여부 및 크랙 발생 위치를 결정할 수 있다.
도 21은 본 발명의 일 실시예에 따른 3차원 검출 구조물을 나타내는 사시도이다.
도 21을 참조하면, 3차원 검출 구조물(DSd)은 제1 도전 루프(LOOPc) 및 제2 도전 루프(LOOPd)를 포함할 수 있다. 반도체 다이는 제1 도전층, 상기 제1 도전층 하부의 제2 도전층 및 상기 제2 도전층 하부의 제3 도전층을 포함할 수 있다. 상기 도전층들은 금속 라인들이 패턴화되는 금속층 및/또는 폴리실리콘 라인들이 패턴화되는 폴리층을 포함할 수 있다. 제1 도전 루프(LOOPc)는 상기 제2 도전층 및 상기 제3 도전층에 걸쳐서 수직 방향(Z)으로 확장될 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 2차원 형상으로 형성될 수 있다.
제1 도전 루프(LOOPc)는 상기 제2 도전층에 형성되는 복수의 제1 상부 수평 라인들(HLT), 상기 제3 도전층에 형성되는 복수의 하부 수평 라인들(HLB) 및 제1 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다. 제2 도전 루프(LOOPd)는 상기 제1 도전층에 형성되는 복수의 제2 상부 수평 라인들(HL)을 포함할 수 있다. 제1 상부 수평 라인들(HLT), 하부 수평 라인들(HLB) 및 수직 라인들(VL)은 교번적으로(alternatively) 배치되어 제1 도전 루프(LOOPe)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제1 입력 종단 노드(ENI1)와 제1 출력 종단 노드(ENO1)를 환형으로 연결할 수 있다. 제2 상부 수평 라인들(HL)은 제2 도전 루프(LOOPf)가 반도체 다이의 중앙 영역을 둘러싸도록 서로 인접하는 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)를 환형으로 연결할 수 있다. 도 21에 도시된 바와 같이, 제1 도전 루프(LOOPc)의 종단 노드들(ENI1, ENO1)은 제2 도전 루프(LOOPd)의 중간 노드들(N1, N2)과 각각 연결됨으로써, 제1 도전 루프(LOOPc)와 제2 도전 루프(LOOPd)가 하나의 통합된 도전 루프를 형성할 수 있다.
일 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 표면에 형성되는 입출력 패드들에 연결될 수 있고, 하나의 통합된 도전 루프(LOOPe, LOOPf)와 경로 제어 회로는 상기 입출력 패드들을 통하여 외부의 검출 회로에 연결될 수 있다. 다른 실시예에서, 제2 입력 종단 노드(ENI2)와 제2 출력 종단 노드(ENO2)는 도 3과 같은 경로 제어 회로에 연결될 수 있고, 경로 제어 회로는 반도체 다이의 중앙 영역의 일 부분에 형성되는 검출 회로에 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
상기 반도체 장치는 비휘발성 메모리 장치일 수 있다.
도 22를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200) 및 주변 회로(310)를 포함할 수 있다. 주변 회로(300)는 페이지 버퍼 회로(310), 데이터 입출력 회로(320), 제어 회로(350), 전압 생성 회로(350) 및 어드레스 디코더(330)를 포함할 수 있다.
메모리 셀 어레이(200)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(330)와 연결될 수 있다.
또한, 메모리 셀 어레이(200)는 복수의 비트라인들(BLs)을 통해 페이지 버퍼 회로(310)와 연결될 수 있다. 메모리 셀 어레이(200)는 복수의 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(200)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(200)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 셀 스트링들을 포함할 수 있다.
제어 회로(450)는 외부의 메모리 컨트롤러로부터 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 제어 신호(CTRL), 커맨드 신호(CMD) 및 어드레스 신호(ADDR) 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성 회로(340)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(310)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(330)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(320)에 제공할 수 있다.
프로그램 동작 또는 독출 동작 시, 어드레스 디코더(330)는 제어 회로(350)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성 회로(340)는 제어 회로(350)로부터 제공되는 제어 신호들(CTLs)에 기초하여 외부 전압(EVC)를 이용하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드라인 전압들(VWLs)을 생성할 수 있다. 전압 생성 회로(340)로부터 생성되는 워드라인 전압들(VWLs)은 어드레스 어드레스 디코더(3330)를 통해 복수의 워드라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성 회로(340)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(340)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(340)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(340)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성 회로(340)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(310)는 복수의 비트라인들(BLs)을 통해 메모리 셀 어레이(200)와 연결될 수 있다. 페이지 버퍼 회로(310)는 복수의 페이지 버퍼(PB)를 포함할 수 있다. 페이지 버퍼 회로(310)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 센싱된 데이터를 임시로 저장할 수 있다.
실시예에서 있어서, 복수의 페이지 버퍼들(PB) 각각에 포함된 페이지 버퍼 유닛들과, 복수의 페이지 버퍼들(PB) 각각에 포함된 캐시 래치들은 서로 이격되어, 분리된 구조를 가질 수 있다. 이에 따라, 페이지 버퍼 유닛들 상부의 배치되는 배선들에 대한 자유도가 향상되고 레이아웃의 복잡도가 감소될 수 있다. 또한, 캐시 래치들은 데이터 입출력 라인들과 인접하게 배치됨으로써, 캐리 래치들과 데이터 입출력 라인들 사이의 거리가 감소하여 데이터 입출력 속도가 향상될 수 있다.
데이터 입출력 회로(320)는 복수의 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(310)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(320)는 메모리 컨트롤러로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(350)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(320)는 제어 회로(350)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(310)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러에 제공할 수 있다.
도 23은 본 발명의 실시예들에 따라 도 22의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 23을 참조하면, 비휘발성 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(Z)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 22의 메모리 셀 어레이(200)는 제1 반도체 층(L1)에 형성될 수 있고, 도 22의 주변 회로(300)는 제2 반도체 층(L2)에 형성될 수 있다.
이에 따라, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200)가 주변 회로(210)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 비휘발성 메모리 장치(100)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로(300)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(300)가 형성된 후, 메모리 셀 어레이(200)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(200)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(210)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 워드라인들(WL)은 제1 방향(Z)으로 연장되고, 비트 라인들(BL)은 제2 방향(Y)으로 연장될 수 있다.
도 24는 도 22의 비휘발성 메모리 장치에서 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 24를 참조하면, 메모리 셀 어레이(200)는 복수의 방향들(HD1, HD2, VD)을 따라 배치된 복수의 메모리 블록들(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들은 도 22에 도시된 어드레스 디코더(330)에 의해 선택된다. 예를 들면, 어드레스 디코더(330)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 25는 도 24의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 25에 도시된 메모리 블록(BLKi)은 기판(SUB) 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 셀 스트링들은 상기 기판(SUB)과 수직한 방향(VD)으로 적층될 수 있다.
도 25를 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(또는 낸드 스트링들, NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 27은 도 26의 I-I'를 따라 절단한 단면도이다.
도 26을 참조하면, 비휘발성 메모리 장치(100)는 주변 로직 구조체(PS)와, 수평 도전기판(USB)와, 전극 구조체(ST)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 23의 제2 반도체 층(L2)에 해당할 수 있고, 전극 구조체(ST)는 도 23의 제1 반도체 층(L1)에 해당할 수 있다. 전극 구조체(ST) 셀 어레이 영역(CR) 및 셀 연장 영역(CER)을 포함한다.
셀 어레이 영역(CR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(도 22의 200)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CR)에는 후술되는 수직 구조체(VS) 및 비트 라인(BL) 등이 형성될 수 있다.
셀 연장 영역(CER)은 셀 어레이 영역(CR)의 주변에 배치될 수 있다. 실시예에 있어서, 셀 어레이 영역(CR)과 셀 연장 영역(CER)은 워드라인 컷 영역(WLC)이 연장되는 방향을 따라 배열될 수 있다. 예를 들어, 셀 어레이 영역(CR)과 셀 연장 영역(CER)은 제1 수평 방향(HD1)을 따라 배열될 수 있다. 셀 연장 영역(CER)에는 후술되는 복수의 전극 패드들(EP1~EP8)이 계단형으로 적층될 수 있다.
전극 구조체(ST)는 워드라인 컷 영역(WLC)에 의해 메모리 블록들(BLK~BLKz)을 포함할 수 있다.
도 26에서, 셀 연장 영역(CER)은 셀 어레이 영역(CR)의 일측에 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 연장 영역(CER)은 셀 어레이 영역(CR)을 사이에 두고, 셀 어레이 영역(CR)의 양측에 배치될 수 있다.
또한, 주변 로직 구조체(PS) 상에 하나의 전극 구조체(ST)가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 주변 로직 구조체(PS) 상에 2개 이상의 복수의 전극 구조체(ST)가 배치될 수 있다.
제1 관통 전극 영역(THV_R1)은 수평 도전 기판(USB)과 수직 방향(VD)으로 중첩되는 않는 주변 로직 구조체(PS)에 정의될 수 있다. 제1 관통 전극 영역(THV_R1)은 제1 수평 방향(HD2)을 따라 길게 연장될 수 있다.
제2 관통 전극 영역(THV_R2)은 전극 구조체(ST)에 정의될 수 있다. 예를 들어, 제2 관통 전극 영역(THV_R2)은 제1 수평 방향(HD1)으로 연장된 영역에 정의될 수 있다. 제2 관통 전극 영역(THV_R2)은 셀 어레이 영역(CR)에만 정의되고, 셀 연장 영역(CER)에 정의되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 관통 전극 영역(THV_R2)은 모든 메모리 블록들(BLK1~BLKn)에 정의되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
플레이트 컨택 플러그 영역(PCC_R)은 전극 구조체(ST)와 중첩되지 않는 수평 도전 기판(USB) 상에 정의될 수 있다. 플레이트 컨택 플러그 영역(PCC_R)은 제2 수평 방향(HD2)을 따라 길게 연장될 수 있다. 플레이트 컨택 플러그 영역(PCC_R)은 제1 관통 전극 영역(THV_R1)보다 전극 구조체(ST)에 더 근접하여 정의된다.
제1 관통 전극 영역(THV_R1) 및 제2 관통 전극 영역(THV_R2)은 관통 전극(도 12의 THV1, THV2)이 배치되는 영역이다. 플레이트 컨택 플러그 영역(PCC_R)은 플레이트 컨택 플러그(도 27의 PCC1)이 배치되는 영역이다. 이에 관하여는 도 27에 관한 설명에서 보다 구체적으로 후술한다.
도 26 및 도 27을 참조하면, 비휘발성 메모리 장치(200)는 주변 로직 구조체(PS)와, 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 패스 트랜지스터(PTR)와, 하부 연결 배선체(PW)와, 주변 로직 절연막(110)을 포함할 수 있다. 패스 트랜지스터(PTR)는 기판(101) 상에 형성될 수 있다. 패스 트랜지스터(PTR)은 도 7의 페이지 버퍼 회로(310)에 포함될 수도 있고, 도 7의 어드레스 디코더(330)에 포함될 수도 있다.
기판(101)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질을 포함할 수 있다. 주변 로직 절연막(110)은 기판(101) 상에 형성될 수 있다. 주변 로직 절연막(110)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(110) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 패스 트랜지스터(PTR)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상의 수평 도전 기판(USB)과, 수평 도전 기판(USB) 상의 전극 구조체(ST)를 포함할 수 있다.
수평 도전 기판(USB)은 주변 로직 구조체(PS) 상에 배치될 수 있다. 수평 도전 기판(USB)은 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)은 주변 로직 구조체(PS)의 일부를 노출시킬 수 있다.
수평 도전 기판(USB)은 공통 소스 플레이트일 수 있다. 즉, 수평 도전 기판(USB)은 도 10의 공통 소스 라인(CSL)의 역할을 할 수 있다. 수평 도전 기판(USB)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 수평 도전 기판(USB)은 하나의 층으로 형성되는 것이 아니라, 복수의 층으로 형성될 수 있다.
충진 절연막(148)는 주변 로직 구조체(PS) 상에 형성될 수 있다. 충진 절연막(148)은 제1 개구부(OP1)를 채울수 있다. 전극 구조체(ST)는 수평 도전 기판(USB) 상에 배치될 수 있다. 전극 구조체(ST)는 수평 도전 기판(USB)의 일부를 덮을 수 있다. 즉, 수평 도전 기판(USB)은 전극 구조체(ST)와 수직 방향(VD)으로 중첩되는 제1 영역과, 전극 구조체(ST)와 수직 방향(VD)으로 중첩되지 않는 제2 영역을 포함할 수 있다. 수평 도전 기판(USB)의 제2 영역은 도 26의 플레이트 컨택 플러그 영역(PCC_R)을 포함할 수 있다.
전극 구조체(ST)는 수직 방향(VD)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)를 포함할 수 있다. 전극 구조체(ST)는 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8) 사이에 배치된 전극간 절연막(ILD)를 포함할 수 있다.
전극 구조체(ST)는 절연 몰드부(IMS)를 포함할 수 있다. 절연 몰드부(IMS)는 수평 도전 기판(USB)의 제1 개구부(OP1)과 수직 방향(VD)으로 중첩될 수 있다. 절연 몰드부(IMS)는 도 26의 제2 관통 전극 영역(THV_R2)을 포함할수 있다. 절연 몰드부(IMS)는 식각 선택비를 갖는 전극간 절연막(ILD)과, 희생 몰드 절연막(ILD_SC)를 포함할 수 있다. 전극간 절연막(ILD)과, 희생 몰드 절연막(ILD_SC)은 교대로 적층될 수 있다. 예를 들어, 전극간 절연막(ILD)은 실리콘 산화물을 포함하고, 희생 몰드 절연막(ILD_SC)은 실리콘 질화물을 포함할 수 있다.
워드라인 컷 영역(WLC)은 전극 구조체(ST) 내에 배치될 수 있다. 워드라인 컷 영역(WLC)은 제1 방향(X)으로 연장될 수 있다. 각각의 워드라인 컷 영역(WLC)은 제2 방향(Y)으로 이격될 수 있다. 각각의 워드라인 컷 영역(WLC)은 전극 구조체(ST)를 완전히 절단할 수 있다. 인접하는 2개의 워드라인 컷 영역(WLC)에 의해 절단된 전극 구조체(ST)는 메모리 블록들(BLK1~BLKz) 중 하나를 형성할 수 있다.
복수의 수직 구조체들(VS)는 수평 도전 기판(USB) 상에 배치될 수 있다. 복수의 수직 구조체들(VS)은 전극 구조체(ST)를 관통할 수 있다. 복수의 수직 구조체들(VS)은 수평 도전 기판(USB)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은 수직 방향(VD)으로 연장되는 측벽부와, 수직 구조체(VS)의 측벽부를 연결하는 바닥부를 포함할 수 있다. 수직 구조체들(VS)의 측벽부는 내부에 할로우 공간(hollow space)를 갖는 파이프 형상, 예를 들어, 원통 형상 또는 마카로니 형상을 가질 수 있다.
제1 층간 절연막(142)은 주변 로직 구조체(PS) 상에 배치될 수 있다. 제1 층간 절연막(142)은 적층 구조체(ST1) 및 수평 도전 기판(USB)을 덮을 수 있다. 제2 층간 절연막(144) 및 제3 층간 절연막(146)은 제1 층간 절연막(142) 상에 순차적으로 형성될 수 있다. 워드라인 컷 영역(WLC)의 일부는 제2 층간 절연막(144)까지 연장될 수 있다.
비트라인들(BL)은 전극 구조체(ST) 상에 배치될 수 있다. 비트라인들(BL)은 제1 방향(X)으로 길게 연장될 수 있다. 비트라인들(BL)은 복수의 수직 구조체들(VS) 중 적어도 하나와 전기적으로 연결될 수 있다.
비트라인들(BL)은 제3 층간 절연막(153) 상에 형성될 수 있다. 비트 라인들(BL)은 비트라인 패드(BL_PAD)와, 비트라인 플러그(BL_PG)를 매개로 수직 구조체들(VS)과 전기적으로 연결될 수 있다. 비트라인들(BL), 비트라인 패드(BL_PAD) 및 비트라인 플러그(BL_PG)는 각각 도전성 물질을 포함한다.
복수의 전극 플러그들(WL_PG)는 제1 내지 제3 층간 절연막(142, 144, 146) 내에 배치될 수 있다. 복수의 전극 플러그들(WL_PG)은 셀 연장 영역(CER)에 형성될 수 있다.
각각의 전극 플러그들(WL_PG)는 각각의 전극 패드(EP1~EP8)와 전기적으로 연결될 수 있다. 각각의 전극 플러그들(WL_PG)은 각각의 전극 패드(EP1~EP8)와 워드라인 연결 배선(WL_CW)을 연결시킬 수 있다.
제1 관통 전극(THV1)은 제1 관통 전극 영역(THV_R1)에 배치될 수 있다. 제1 관통 전극(THV1)은 수직 방향(VD)으로 길게 연장될 수 있다. 제1 관통 전극(THV1)은 제1 내지 제3 층간 절연막(142, 144, 146)과, 주변 로직 절연막(110) 내에 배치될 수 있다. 제1 관통 전극(THV1)은 전극 구조체(ST)를 관통하지 않는다. 제1 관통 전극(THV1)은 하부 연결 배선체(PW) 및 제1 관통 전극 연결 배선(THV1_CW)와 연결될 수 있다.
제1 플레이트 컨택 플러그(PCC1)는 플레이트 컨택 플러그 영역(PCC_R)에 배치될 수 있다. 제1 플레이트 컨택 플러그(PCC1)는 수직 방향(VD)으로 길게 연장될 수 있다. 제1 플레이트 컨택 플러그(PCC1)는 제1 내지 제3 층간 절연막(142, 144, 146) 내에 배치될 수 있다. 제1 플레이트 컨택 플러그(PCC1)는 전극 구조체(ST)를 관통하지 않는다.
제1 플레이트 컨택 플러그(PCC1)는 수평 도전 기판(USB)과 연결될 수 있다. 제1 플레이트 컨택 플러그(PCC1)는 수평 도전 기판(USB)의 제2 영역에서 수평 도전 기판(USB)와 전기적으로 연결될 수 있다. 제1 플레이트 컨택 플러그(PCC1)는 제1 플레이트 컨택 연결 배선(PCC1_CW)와 연결될 수 있다. 제1 플레이트 컨택 플러그(PCC1)의 일부는 수평 도전 기판(USB) 내에 배치될 수 있다.
제2 관통 전극(THV2)은 제2 관통 전극 영역(THV_R2)에 배치될 수 있다. 제2 관통 전극(THV2)은 수직 방향(VD)으로 길게 연장될 수 있다. 제2 관통 전극(THV2)은 절연 몰드부(IMS)와, 충진 절연막(148)과, 주변 로직 절연막(110) 내에 배치될 수 있다. 제2 관통 전극(THV2)은 전극 구조체(ST), 예를 들어, 절연 몰드부(IMS)를 관통할 수 있다. 제2 관통 전극(THV2)은 셀 어레이 영역(CR)에 배치될 수 있다. 제2 관통 전극(THV2)은 제1 개구부(OP1)을 통과할 수 있다. 제2 관통 전극(THV2)은 하부 연결 배선체(PW) 및 제2 관통 전극 연결 배선(THV2_CW)와 연결될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 28을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 동일한 집적 회로들이 형성될 수도 있고, 서로 다른 집적 회로들이 형성될 수도 있다. 예를 들어, 제1 웨이퍼(WF1)에는 메모리 셀 어레이가 형성되고 제2 웨이퍼(WF2)에는 그 밖의 회로들이 형성될 수 있다. 도 27에는 2개의 웨이퍼들이 적층되는 예를 도시하였으나, 3개 이상의 웨이퍼들이 적층될 수도 있음을 쉽게 이해할 수 있을 것이다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 반도체 장치(1003)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
본 발명의 실시예들에 따라서, 반도체 장치(1003)는 중앙 영역과 상기 중앙 영역을 둘러싸는 외각 영역을 포함하고, 수직 방향으로 적층되는 복수의 반도체 다이들(SD1, SD2)을 포함한다. 상기 중앙 영역에는 반도체 집적 회로가 형성된다. 상기 외곽 영역에는 상기 적층된 복수의 반도체 다이들(SD1, SD2)에 걸쳐서 수직 방향으로 확장되고 상기 중앙 영역들을 둘러싸도록 환형의 3차원 검출 구조물이 형성된다. 일 실시예에서, 상기 3차원 검출 구조물은 전술한 바와 같이, 하나의 도전 루프를 포함하거나, 전술한 바와 같이 제1 도전 루프 및 제2 도전 루프를 포함할 수 있다.
도 29 및 30은 본 발명의 실시예들에 따른 반도체 장치의 3차원 검출 구조물을 나타내는 단면도들이다.
도 29를 참조하면, 제1 반도체 다이(SD1)는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1)의 상부 구조물들이 형성되는 제1 유전층(DLY1)을 포함할 수 있고, 제2 반도체 다이(SD2)는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2)의 상부 구조물들이 형성되는 제2 유전층(DLY2)을 포함할 수 있다. 상기 유전층들(DLY1, DLY2)의 각각은 도전 라인 패턴들이 형성되는 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 유전층(DLY1)은 제1 금속층(ML1) 및 제1 폴리층(PL1)을 포함할 수 있고, 제2 유전층(DLY2)은 제2 금속층(ML2) 및 제2 폴리층(PL2)을 포함할 수 있다. 금속층들(ML1, ML2)의 각각은 상기 유전층들(DLY1, DLY2)의 각각의 최상부의 금속층에 상응할 수 있다. 폴리층들(PL1, PL2)은 트랜지스터들의 게이트들이 형성되는 게이트 폴리층을 포함할 수 있다. 상기 반도체 집적 회로가 반도체 메모리 장치인 경우에, 폴리층들(PL1, PL2)은 비트라인들이 형성되는 비트라인 폴리층을 더 포함할 수 있다.
3차원 검출 구조물(DSe)은 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)에 포함되는 제2 도전층(PL2)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 29의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응하고, 제2 도전층(PL2)은 제2 반도체 다이(SD2)의 폴리층에 상응한다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 제2 폴리층(PL2)에 형성되는 폴리실리콘 라인 패턴들(PP2)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 제2 폴리층(PL2)의 폴리실리콘 라인 패턴들(PP2)을 각각 연결하는 수직 콘택들(VC1, TSV, VC2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 기판(SUB1)을 관통하는 관통-실리콘 비아(TSV)를 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(PL1, ML2)에 각각 형성되는 도전 라인 패턴들(PP1, MP2)을 더 포함할 수 있다.
도 30을 참조하면, 제1 반도체 다이(SD1)는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1)의 상부 구조물들이 형성되는 제1 유전층(DLY1)을 포함할 수 있고, 제2 반도체 다이(SD2)는 제2 반도체 기판(SUB2), 제2 반도체 기판(SUB2)의 상부 구조물들이 형성되는 제2 유전층(DLY2) 및 제2 반도체 기판(SUB2)의 하부 표면의 금속층(MLB)을 포함할 수 있다. 상기 유전층들(DLY1, DLY2)의 각각은 도전 라인 패턴들이 형성되는 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 유전층(DLY1)은 제1 금속층(ML1) 및 제1 폴리층(PL1)을 포함할 수 있고, 제2 유전층(DLY2)은 제2 금속층(ML2) 및 제2 폴리층(PL2)을 포함할 수 있다. 금속층들(ML1, ML2)의 각각은 상기 유전층들(DLY1, DLY2)의 각각의 최상부의 금속층에 상응할 수 있다. 폴리층들(PL1, PL2)은 트랜지스터들의 게이트들이 형성되는 게이트 폴리층을 포함할 수 있다. 상기 반도체 장치가 반도체 메모리 장치인 경우에, 폴리층들(PL1, PL2)은 비트라인들이 형성되는 비트라인 폴리층을 더 포함할 수 있다.
3차원 검출 구조물(DSe)은 최상부의 반도체 다이, 즉 제1 반도체 다이(SD1)에 포함되는 제1 도전층(ML1)에 형성되는 복수의 상부 수평 라인들(HLT), 최하부의 반도체 다이, 즉 제2 반도체 다이(SD2)에 포함되는 제2 도전층(MLB)에 형성되는 복수의 하부 수평 라인들(HLB) 및 상부 수평 라인들(HLT) 및 하부 수평 라인들(HLB)을 각각 연결하는 복수의 수직 라인들(VL)을 포함할 수 있다.
도 30의 실시예에서, 제1 도전층(ML1)은 제1 반도체 다이(SD1)의 상부에 형성되는 복수의 금속층들 중에서 최상부의 금속층에 상응하고, 제2 도전층(MLB)은 제2 반도체 다이(SD2)의 하부 표면의 금속층에 상응한다. 상부 수평 라인들(HLT)은 제1 반도체 다이(SD1)의 제1 금속층(ML1)에 형성되는 금속 라인 패턴들(MP1)을 포함하고, 하부 수평 라인들(HLB)은 제2 반도체 다이(SD2)의 하부 표면의 금속층(MLB)에 형성되는 금속 라인 패턴들(MPB)을 포함한다.
수직 라인들(VL)은 제1 금속층(ML1)의 금속 라인 패턴들(MP1)과 하부 표면의 금속층(MLB)의 금속 라인 패턴들(MPB)을 각각 연결하는 수직 콘택들(VC1, TSV1, VC2, TSV2)을 포함할 수 있다. 특히 상기 수직 콘택들은 제1 반도체 기판(SUB1) 및 제2 반도체 기판(SUB2)을 각각 관통하는 관통-실리콘 비아들(TSV1, TSV2)을 포함할 수 있다. 수직 라인들(VL)은 중간의 도전층들(PL1, ML2, PL2)에 각각 형성되는 도전 라인 패턴들(PP1, MP2, PP2)을 더 포함할 수 있다.
도 29 및 도 30을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 3차원 검출 구조물은 수직 방향(Z)으로 다양한 깊이까지 확장될 수 있다.
도 31은 본 발명의 실시예들에 반도체 장치의 구성을 나타내는 블록도이다.
도 31을 참조하면, 반도체 장치(500)는 휘발성 메모리 장치일 수 있고, 제어 로직 회로(510), 어드레스 레지스터(520), 뱅크 제어 로직(530), 리프레쉬 제어 회로(700), 로우 어드레스 멀티플렉서(540), 컬럼 어드레스 래치(550), 로우 디코더(560), 컬럼 디코더(570), 메모리 셀 어레이(610), 감지 증폭부(585), 입출력 게이팅 회로(590), ECC 엔진(650), 클럭 버퍼(525), 스트로브 신호 생성기(535) 및 데이터 입출력 버퍼(620)를 포함할 수 있다.
상기 메모리 셀 어레이(610)는 제1 내지 제16 뱅크 어레이들(610a~610s)을 포함할 수 있다. 또한, 상기 로우 디코더(560)는 제1 내지 제16 뱅크 어레이들(610a~610s)에 각각 연결된 제1 내지 제16 로우 디코더들(560a~560s)을 포함하고, 상기 컬럼 디코더(570)는 제1 내지 제16 뱅크 어레이들(610a~610s)에 각각 연결된 제1 내지 제16 컬럼 디코더들(570a~570s)을 포함하며, 상기 감지 증폭부(585)는 제1 내지 제16 뱅크 어레이들(610a~610s)에 각각 연결된 제1 내지 제16 감지 증폭기들(585a~585s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(610a~610s), 제1 내지 제16 감지 증폭기들(585a~585s), 제1 내지 제16 컬럼 디코더들(570a~570s) 및 제1 내지 제16 로우 디코더들(560a~560s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제16 뱅크 어레이들(610a~610s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(520)는 외부의 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(520)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(530)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(540)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(550)에 제공할 수 있다.
뱅크 제어 로직(530)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 로우 디코더들(560a~560s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제16 컬럼 디코더들(570a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(540)는 어드레스 레지스터(520)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(700)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(540)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(SRA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(540)로부터 출력된 로우 어드레스(SRA)는 제1 내지 제16 로우 디코더들(560a~560s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(700)는 제어 로직 회로(510)의 제어에 따라 노멀 리프레쉬 모드에서 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다.
제1 내지 제16 로우 디코더들(560a~560s) 중 뱅크 제어 로직(530)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(540)로부터 출력된 로우 어드레스(SRA)를 디코딩하여 상기 로우 어드레스(SRA)에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스(SRA)에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(550)는 어드레스 레지스터(520)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(550)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR')를 제1 내지 제16 컬럼 디코더들(570a~570s)에 각각 인가할 수 있다.
제1 내지 제16 컬럼 디코더들(570a~570s) 중 뱅크 제어 로직(530)에 의해 활성화된 컬럼 디코더는 입출력 게이팅 회로(590)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 감지 증폭기를 활성화시킬 수 있다.
입출력 게이팅 회로(590)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제16 뱅크 어레이들(610a~610s)로부터 출력된 코드워드를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(610a~610s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(610a~610s) 중 하나의 뱅크 어레이에서 독출된 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 감지 증폭기에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(650)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(620)에 제공되고, 데이터 입출력 버퍼(620)는 데이터(DTA)를 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 스트로브 신호(DQS)와 함께 메모리 컨트롤러로 제공할 수 있다.
제1 내지 제16 뱅크 어레이들(610a~610s) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 스트로브 신호(DQS)와 함께 데이터 입출력 버퍼(620)에 의하여 수신된다. 데이터 입출력 버퍼(620)는 데이터 신호(DQ)를 데이터 데이터(DTA)로 변환하여 ECC 엔진(650)에 제공하고, ECC 엔진(650)은 데이터(DTA)에 기초하여 패리티 비트들(또는 패리티 데이터)을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(590)에 제공할 수 있다. 입출력 게이팅 회로(590)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(620)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(650)에 제공하고, 독출 동작에서는 ECC 엔진(650)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러에 제공할 수 있다.
ECC 엔진(650)은 제어 로직 회로(510)로부터의 제2 제어 신호(CTL2)에 기초하여 데이터(DTA)에 대한 ECC 인코딩과 코드워드(CW)에 대한 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(525)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
스트로브 신호 생성기(535)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)에 기초하여 스트로브 신호(DQS)를 생성하고, 스트로브 신호(DQS)를 데이터 입출력 버퍼(620)에 제공할 수 있다.
제어 로직 회로(510)는 반도체 장치(500)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(510)는 반도체 장치(500)가 기입 동작, 독출 동작 및 리프레쉬 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(510)는 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(511) 및 반도체 장치(500)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(511)는 칩 선택 신호 및 커맨드/어드레스 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(510)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(590)를 제어하는 제1 제어 신호(CTL1) 및 ECC 엔진(650)을 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 31의 반도체 장치(500)는 도 1의 중심 영역(CTREG)에 제공될 수 있다.
도 32는 본 발명의 실시예들에 따른 도 31의 반도체 장치에서 제1 뱅크 어레이를 나타낸다.
도 32를 참조하면, 제1 뱅크 어레이(610a)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BTL0~BTLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BTL0~BTLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 메모리 셀들(MCs) 각각은 워드라인들 워드라인들(WL0~WLm-1) 각각과 비트라인들(BL0~BLn-1) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 제1 방향(D1)으로 연장된 워드라인들(WL0~WLm-1)을 제1 뱅크 어레이(510a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 제2 방향(D2)으로 연장된 비트라인들(BTL0~BTLn-1)을 제1 뱅크 어레이(510a)의 컬럼들(columns)이라고 정할 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 34는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 35은 도 34의 III-III' 방향의 단면도이다.
도 33에서는 본 발명의 실시예들에 따른 반도체 장치를 제조하는 과정에서의 웨이퍼(WF)를 도시하였다. 웨이퍼(WF) 상에는 복수의 칩 영역(CPR)과 이들을 둘러싼 스크라이브 레인(SL)이 형성되는데, 스크라이브 레인(SL)을 따라 절단(소잉)함으로써, 복수의 반도체 다이(die)들로 분할될 수 있다.
실시예들에 따르면, 웨이퍼(WF)는 복수의 웨이퍼가 본딩(bonding) 방식으로 서로 결합되어 복수의 반도체 장치들을 구현할 수 있다. 이에 따라, 일 실시예의 반도체 장치는 복수의 칩(또는 복수의 웨이퍼)이 본딩되어 적층된 구조를 가질 수 있다.
도 34에서는 본 발명의 실시예들에 따른 반도체 장치(100)를 설명하기 위하여, 도 33에서의 T 부분을 확대하여 도시하였다.
도 34를 참조하면, 반도체 장치(800)는 칩 영역(CPR), 칩 영역(CPR) 둘레의 스크라이브 레인(SL), 칩 영역(CPR)에서 스크라이브 레인(SL)으로 연장된 검출 구조물(820), 검출 구조물(820) 전기적으로 연결되는 경로 제어 회로(PCC) 및 경로 제어 회로(PCC)에 연결되고 칩 영역(CPR)에 배치된 검출 회로(850)를 포함할 수 있다. 도 34에 도시된 바와 같이, 반도체 장치(800)는 칩 영역(CPR)과 스크라이브 레인(SL) 사이에 댐 영역(DM)을 더 포함할 수 있다. 댐 영역(DM)은 칩 영역(CPR)과 스크라이브 레인(SL)을 분리시키는 영역으로, 평면상의 형상은, 링 형상 또는 폐곡선 형상을 가질 수 있다. 댐 영역(DM)에 의하여 칩 영역(CPR)과 스크라이브 레인(SL)이 정의될 수 있다. 댐 영역(CPR)에는 적어도 하나의 댐(831, 832)을 포함하는 댐 구조물(830)이 위치될 수 있다.
칩 영역(CPR)은 실제 칩에서 동작하는 복수의 소자들이 배치되는 영역이다. 칩 영역(CPR)의 평면상의 형상은 사각형일 수 있다. 예를 들어, 칩 영역(CPR의 평면상의 형상은 서로 수직한 4개의 변으로 정의될 수 있으나, 이에 한정되는 것은 아니다. 칩 영역(CPR)에는 검출 회로(850)가 포함될 수 있다.
스크라이브 레인(SL)은 칩 영역(CPR)을 둘러싸고 있는 부분으로, 웨이퍼(WF)를 칩으로 다이싱할 때 손상되는 부분을 고려하여 공간 마진을 가지는 부분이다. 스크라이브 레인(SL)은 고리 형태를 가질 수 있으며, 예를 들어 칩 영역(CPR)의 형태에 대응되는 사각 링 형태를 가질 수 있다.
스크라이브 레인(SL)에는 다양한 패턴들, 예를 들어, 마크(mark) 패턴, 키(key) 패턴, 공정 모니터링이나 소자 테스트를 위한 패턴 등이 형성될 수 있다.
일 실시예에 따르면, 스크라이브 레인(SL)에는 복수의 칩이 본딩되기 위한 본딩 메탈들(861a, 862a, 도 35 참조)로 이루어진 본딩 메탈 패턴을 포함할 수 있다. 스크라이브 레인(SL)에는 검출 구조물(820)이 배치될 수 있는데, 전술한 본딩 메탈 패턴은 검출 구조물(820)을 구성할 수 있다.
예를 들어, 반도체 장치(800)는 제1 칩(CP1) 및 제1 칩(CP1) 위에 위치하여 제1 칩(CP1)과 결합된 제 2 칩(CP2)이 서로 결합된 구조를 가질 수 있다. 도 35에서 제1 칩(CP1)과 제2 칩(CP2) 결합된 본딩 면을 BS로 표시하였다. 도 35를 참조하면, 스크라이브 레인(SL)에서, 제1 칩(CP1)은 제1 본딩 메탈 패턴을 갖고, 제2 칩(CP2)은 제 2 본딩 메탈 패턴을 가질 수 있다. 이 때, 제1 본딩 메탈 패턴과 제2 본딩 메탈 패턴이 서로 본딩되어 제1 칩(CP1) 및 제2 칩(CP2)이 서로 결합될 수 있다. 만약, 공정상의 문제 또는 크랙 발생으로 인하여, 제1 본딩 메탈 패턴을 구성하는 제 1 본딩 메탈들(861a)과 제82 본딩 메탈 패턴을 구성하는 제 2 본딩 메탈(62a)이 정상적으로 연결되지 않는 경우, 스크라이브 레인(SL)에 배치된 검출 구조물(820)에는 전기적인 신호가 전달되지 않거나, 전기적인 신호에 이상이 발생된다. 이에 따라, 일 실시예에 따르면, 스크라이브 레인(SL)에 배치된 검출 구조물(820)의 전기적인 신호를 이용하여 스크라이브 레인(SL)에서의 결함의 존재를 검출할 수 있다.
도 35을 참조하면, 스크라이브 레인(SL)에 배치된 검출 구조물(820)은 제 및 제2 본딩 메탈(861a, 862a), 경로 제어 회로(PCC)와 전기적으로 연결된 제1 및 2 수평 라인들(881a, 882a), 및 제 1, 제1 및 2 수평 라인들(881a, 882a)을 각각 제1 및 2 본딩 메탈 패턴(861a, 862a)에 연결하는 제1 및 2 컨택 플러그(871a, 872a)를 포함할 수 있다. 경로 제어 회로(PCC)와 제1 및 제2 본딩 메탈 패턴(861a, 862a)과의 전기적인 연결을 위하여, 제1 및 2 수평 라인들(881a, 882a) 중 적어도 하나는, 칩 영역(CPR)에서 스크라이브 레인(SL)으로 연장되는 연결 배선 구조물(미도시)과 연결될 수 있다. 예를 들어, 전술한 수평 라인들 댐 구조물(830)을 관통할 수 있다. 이 때, 댐 구조물(830)을 관통하는 수평 라인들은 댐 구조물(830)과 절연되도록 구성될 수 있다.
댐 구조물(830)은 칩 영역(CPR)과 스크라이브 레인(SL)을 구분하는 부분으로서, 칩 영역(CPR)을 둘러싸서 칩 영역(CPR) 및 스크라이브 레인(SL)을 분리시킴으로써, 칩 영역(CPR)과 스크라이브 레인(SL)을 정의한다. 댐 구조물(830)은 제1 칩(CP1) 및 제2 칩(CP2)을 수직적으로 관통하여 칩 영역(CPR)과 스크라이브 레인(SL)을 분리시킨다. 댐 구조물(830)은 스크라이브 레인(SL)에서 발생된 크랙이 칩 영역(CPR)으로 진행되는 것을 차단하는 역할을 할 수 있다. 또한, 댐 구조물(830)은 외부의 습기가 칩 영역(CPR)으로 들어가는 것을 차단하는 역할을 할 수 있다.
일 실시예에 따르면, 댐 구조물(830)은 적어도 하나의 댐을 포함할 수 있다. 예를 들어, 댐 구조물(180)은 칩 영역(CPR)에 인접하여 칩 영역(CPR)을 둘러싸는 이너 댐(831), 및 스크라이브 레인(SL) 측으로 이너 댐(831)을 둘러싸는 아우터 댐(832)을 포함할 수 있다. 이너 댐(831)과 아우터 댐(832)은 소정 간격 이격되어 서로 나란하게 배치될 수 있다. 이너 댐(831)과 아우터 댐(832)은 평면상에서 칩 영역(CPR)의 형태에 대응되도록 사각 링 형태를 가질 수 있다.
댐 구조물(830)은 검출 구조물(820)이 통과하기 위한 관통부를 포함한다. 일 실시예에 따르면, 댐 구조물(830)을 구성하는 적어도 하나의 댐은 각각 관통부를 포함한다. 예를 들어, 도 34를 참조하면, 이너 댐(831)은 제1 관통부(TH1)를 갖고, 아우터 댐(832)은 제 2 관통부(TH2)를 가질 수 있다.
반도체 장치(800)는 검출 구조물(820)의 일측 및 타측에 각각 연결된 테스트 입력 패드(PTI)와 테스트 출력 패드(PTO)를 포함할 수 있다. 예를 들어, 외부의 테스터가 테스트 입력 패드(PTI)를 통해 테스트 입력 신호를 순방향과 역방향으로 인가하고, 테스트 출력 패드(PTO)를 통해 수신되는 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 기초하여 스크라이브 레인(SL)에서의 크랙의 발생 여부 및 크랙의 위치를 결정할 수 있다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 36을 참조하면, 반도체 장치(2000)는 비휘발성 메모리 장치일 수 있고, C2C(chip to chip) 구조일 수 있다. 이하에서 반도체 장치(2000)는 비휘발성 메모리 장치라 호칭하기로 한다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩(제1 칩)을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩(제2 칩)을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(Y)을 따라 연장될 수 있다.
도 36의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 방향(X)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(Y)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(X)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 워드라인 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)의 적어도 하나의 메모리 블록에 제공될 수 있다.
도 37은 본 발명의 실시예들에 따른 도 36의 반도체 장치에서 주변 회로 영역을 나타내는 평면도이다.
도 37을 참조하면, 주변 회로 영역(PERI)은 제1 방향(X)을 따라 배치되는 로우 디코더 영역들(RDR1, RDR2, RDR3), 로우 디코더 영역들(RDR1, RDR2) 사이에서 제2 방향(Y)을 따라 배치되는 페이지 버퍼 드라이버 영역(PBD1), 페이지 버퍼 영역(PGR1), 내부 주변 회로 영역(IPER1), 페이지 버퍼 영역(PGR2) 및 페이지 버퍼 드라이버 영역(PBD2), 로우 디코더 영역들(RDR2, RDR3) 사이에서 제2 방향(Y)을 따라 배치되는 페이지 버퍼 드라이버 영역(PBD4), 페이지 버퍼 영역(PGR4), 내부 주변 회로 영역(IPER3), 페이지 버퍼 영역(PGR3) 및 페이지 버퍼 드라이버 영역(PBD3) 및 로우 디코더 영역들(RDR1, RDR2, RDR3)에 제2 방향(Y)으로 인접한 패드 영역(PDR)을 포함할 수 있다.
로우 디코더 영역들(RDR1, RDR2, RDR3) 각각에는 로우 디코더들이 배치될 수 있고, 페이지 버퍼 영역들(PGR1, PGR2, PGR3, PGR4)에는 복수의 페이지 버퍼들을 각각 포함하는 페이지 버퍼 회로가 배치될 수 있고, 페이지 버퍼 드라이버 영역들(PBD1, PBD2, PBD3, PBD4)에는 페이지 버퍼 드라이버가 배치될 수 있고, 내부 주변 회로 영역들(IPER1, IPER2)에는 펌프와 선택 회로 등이 배치될 수 있다. 로우 디코더 영역들(RDR1, RDR2, RDR3), 페이지 버퍼 영역들(PGR1, PGR2, PGR3, PGR4), 페이지 버퍼 드라이버 영역들(PBD1, PBD2, PBD3, PBD4) 및 내부 주변 회로 영역들(IPER1, IPER2)은 주변 회로 영역(PERI)의 중앙 영역에 해당할 수 있다.
페이지 버퍼 영역들(PGR1, PGR2, PGR3, PGR4)은 제1 서브 회로 영역, 제2 서브 회로 영역, 제3 서브 회로 영역 및 제4 서브 회로 영역이라 호칭될 수 있다.
페이지 버퍼 영역들(PGR1, PGR2, PGR3, PGR4)은 도 36의 비트라인 본딩 영역(BLBA)에 해당하는 영역에 배치될 수 있다.
도 38은 본 발명의 실시예들에 따른 검출 구조물들이 도 37의 주변 회로 영역에 배치된 것을 나타낸다.
도 38을 참조하면, 제1 검출 구조물(DS1)은 중앙 영역에서 페이지 버퍼 영역들(PGR1, PGR2)을 둘러싸도록 형성될 수 있고, 패드 영역(PDR)에 배치되는 제1 경로 제어 회로(PCCa)에 연결될 수 있다. 제2 검출 구조물(DS2)은 중앙 영역에서 페이지 버퍼 영역들(PGR3, PGR4)을 둘러싸도록 형성될 수 있고, 패드 영역(PDR)에 배치되는 제2 경로 제어 회로(PCCb)에 연결될 수 있다.
제1 경로 제어 회로(PCCa) 및 제2 경로 제어 회로(PCCb) 각각은 도 3의 경로 제어 회로(1110a)를 포함할 수 있다. 제1 경로 제어 회로(PCCa) 및 제2 경로 제어 회로(PCCb) 각각은 또한 검출 회로에 연결될 수 있다 따라서, 검출 회로는 제1 경로 제어 회로(PCCa)와 제2 경로 제어 회로(PCCb)를 통하여 제1 검출 구조물(DS1)과 제2 검출 구조물(DS2) 각각에 테스트 입력 신호를 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 도 36의 반도체 장치(2000)의 내부에서의 결함 발생 여부를 판단할 수 있고, 제1 검출 구조물(DS1)과 제2 검출 구조물(DS2) 각각에 테스트 입력 신호를 한방향으로 전파시켜 획득한 테스트 출력 신호들의 차이에 기초하여 도 36의 반도체 장치(2000)의 내부에서 발생한 상기 결함의 위치를 판단할 수 있다.
도 39는 본 발명의 실시예들에 따른 도 38의 제1 검출 구조물의 일부를 나타낸다.
도 39를 참조하면, 제1 검출 구조물(DS1)은 페이지 버퍼 영역들(PGR1, PGR2)들 주변에서 셀 영역(CELL)의 상부 본딩 메탈(2371)을 제1 방향(X) 또는 제2 방향(Y)으로 상부 본딩 메탈(2371) 상부의 메탈층(2360)과 교번적으로 연결시키고, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271)을 제1 방향(X) 또는 제2 방향(Y)으로 하부 본딩 메탈(2271) 하부의 메탈층(2240)과 교번적으로 연결시켜 제공될 수 있다. 제1 검출 구조물(DS1)은 셀 영역(CELL)과 주변 회로 영역(PERI)의 경계를 체인 구조와 같이 교번적으로 경유할 수 있다. 제1 검출 구조물(DS1)의 입력 종단 노드와 출력 종단 노드는 도 38의 제1 경로 제어 회로(PCCa)에 연결될 수 있다.
도시하지는 않았지만, 제2 검출 구조물(DS2)은 페이지 버퍼 영역들(PGR3, PGR4) 주변에서 셀 영역(CELL)의 상부 본딩 메탈(2371)을 제1 방향(X) 또는 제2 방향(Y)으로 메탈층(2360)과 교번적으로 연결시키고, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271)을 제1 방향(X) 또는 제2 방향(Y)으로 메탈층(2240)과 교번적으로 연결시켜 제공될 수 있다. 제2 검출 구조물(DS2)은 셀 영역(CELL)과 주변 회로 영역(PERI)의 경계를 체인 구조와 같이 교번적으로 경유할 수 있다. 제2 검출 구조물(DS2)의 입력 종단 노드와 출력 종단 노드는 도 38의 제2 경로 제어 회로(PCCb)에 연결될 수 있다.
도 40은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 40을 참조하면, 반도체 장치(5000)는 비휘발성 메모리 장치일 수 있고, C2C(chip to chip) 구조일 수 있다. 이하에서 반도체 장치(5000)는 메모리 장치라 호칭하기로 한다. 여기서, C2C 구조는 셀 영역(CREG)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(5000)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 40에 도시된 바와 같이, 메모리 장치(5000)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(5000)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩, 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PREG)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(5000)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 40에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(5000)의 주변 회로 영역(PREG)과 제1 및 제2 셀 영역(CREG1, CREG2)은 제1 레이어, 제2 레이어 및 제3 레이어라 호칭될 수 있고, 메모리 장치(5000)는 수직 방향으로 적층되는 수직 방향으로 적층되는 M(M은 3 이상의 자연수) 레이어들을 포함할 수 있다.
M(M은 3 이상의 자연수) 레이어들 각각에 본 발명의 실시예들에 따른 검출 구조물이 형성될 수 있고, 검출 회로는 테스트 입력 신호를 이용하여 M 레이어들 각각에서 결함의 발생을 판단하거나 M 레이어 전체에 대하여 결함의 발생을 판단할 수 있다. 이 경우에, M 레이어들 중 인접한 레이어들 중 하위 레이어의 상부 수평 라인들의 일부와 상기 인접한 레이어들 중 상위 레이어의 하수 수평 라인들의 일부를 연결하는 본딩 메탈들을 포함할 수 있다.
메모리 장치(5000)의 주변 회로 영역(PREG)과 제1 및 제2 셀 영역(CREG1, CREG2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(5210) 및 제1 기판(5210)에 형성되는 복수의 회로 소자들(5220a, 5220b, 5220c)을 포함할 수 있다. 복수의 회로 소자들(5220a, 5220b, 5220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(5215)이 제공될 수 있으며, 상기 층간 절연층(5215) 내에는 상기 복수의 회로 소자들(5220a, 5220b, 5220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(5220a, 5220b, 5220c) 각각과 연결되는 제1 메탈 배선(5230a, 5230b, 5230c), 제1 메탈 배선(5230a, 5230b, 5230c) 상에 형성되는 제2 메탈 배선(5240a, 5240b, 5240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(5230a, 5230b, 5230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(5240a, 5240b, 5240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(5230a, 5230b, 5230c)과 제2 메탈 배선(5240a, 5240b, 5240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(5240a, 5240b, 5240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(5240a, 5240b, 5240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(5240a, 5240b, 5240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(5215)은 제1 기판(5210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CREG1, CREG2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CREG1)은 제2 기판(5310)과 공통 소스 라인(5320)을 포함할 수 있다. 제2 기판(5310) 상에는, 제2 기판(5310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5331-5338; 5330)이 적층될 수 있다. 워드라인들(5330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(5330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CREG2)은 제3 기판(5410)과 공통 소스 라인(5420)을 포함하며, 제3 기판(5410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(5431-5438: 5430)이 적층될 수 있다. 제2 기판(5310) 및 제3 기판(5410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CREG1, CREG2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 워드라인들(5330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(5360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(5350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(5360c)은 제2 기판(5310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(5310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(5320) 및 하부 워드라인들(5331, 5332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(5333~5338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(5000)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(5332) 및 워드라인(5333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(5331, 5332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(5333~5338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CREG1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CREG2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CREG1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CREG2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 40에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(5320) 및 복수의 워드라인들(5330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(5310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(5372d) 및 제2 관통 메탈 패턴(5472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(5372d)은 제1 셀 영역(CREG1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(5472d)은 제2 셀 영역(CREG2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(5350c) 및 제2 메탈 배선(5360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(5372d) 사이에 하부 비아(5371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(5472d) 사이에 상부 비아(5471d)가 형성될 수 있다. 제1 관통 메탈 패턴(5372d)과 제2 관통 메탈 패턴(5472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에는 상부 메탈 패턴(5252)이 형성되고, 제1 셀 영역(CREG1)의 최상부 메탈층에는 상기 상부 메탈 패턴(5252)과 동일한 형태의 상부 메탈 패턴(5392)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5392)과 주변 회로 영역(PREG)의 상부 메탈 패턴(5252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(5360c)은 주변 회로 영역(PREG)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(5360c)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370c)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(5220c)과 전기적으로 연결될 수 있다.
계속해서, 도 40을 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)의 워드라인들(5330)은 제2 기판(5310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5341-5347; 5340)과 연결될 수 있다. 워드라인들(5330)에 연결되는 셀 컨택 플러그들(5340)의 상부에는 제1 메탈 배선(5350b)과 제2 메탈 배선(5360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(5340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(5340)은 주변 회로 영역(PREG)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PREG)의 회로 소자들(5220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(5340)은 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)을 통해 로우 디코더를 제공하는 회로 소자들(5220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(5220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(5220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CREG2)의 워드라인들(5430)은 제3 기판(5410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(5441-5447; 5440)과 연결될 수 있다. 셀 컨택 플러그들(5440)은 제2 셀 영역(CREG2)의 상부 메탈 패턴, 제1 셀 영역(CREG1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(5348)를 통하여 주변 회로 영역(PREG)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CREG1)에는 상부 본딩 메탈(5370b)이 형성되고, 주변 회로 영역(PREG)에는 상부 본딩 메탈(5270b)이 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 본딩 메탈(5370b)과 주변 회로 영역(PREG)의 상부 본딩 메탈(5270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(5370b)과 상부 본딩 메탈(5270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CREG1)의 하부에는 하부 메탈 패턴(5371e)이 형성될 수 있고, 제2 셀 영역(CREG2)의 상부에는 상부 메탈 패턴(5472a)이 형성될 수 있다. 제1 셀 영역(CREG1)의 하부 메탈 패턴(5371e) 및 제2 셀 영역(CREG2)의 상부 메탈 패턴(5472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CREG1)의 상부에는 상부 메탈 패턴(5372a)이 형성될 수 있고, 주변 회로 영역(PREG)의 상부에는 상부 메탈 패턴(5272a)가 형성될 수 있다. 제1 셀 영역(CREG1)의 상부 메탈 패턴(5372a) 및 주변 회로 영역(PREG)의 상부 메탈 패턴(5272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(5380, 5480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(5380, 5480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380)는 공통 소스 라인(5320)과 전기적으로 연결되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480)는 공통 소스 라인(5420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CREG1)의 공통 소스 라인 컨택 플러그(5380) 상부에는 제1 메탈 배선(5350a)과 제2 메탈 배선(5360a)이 차례로 적층되고, 제2 셀 영역(CREG2)의 공통 소스 라인 컨택 플러그(5480) 상부에는 제1 메탈 배선(5450a)과 제2 메탈 배선(5460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(5205, 5405, 5406)이 배치될 수 있다. 도 22를 참조하면, 하부 절연막(5201)이 제1 기판(5210)의 하면을 덮을 수 있으며, 하부 절연막(5201) 상에 제1 입출력 패드(5205)가 형성될 수 있다. 제1 입출력 패드(5205)는 제1 입출력 컨택 플러그(5203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되며, 하부 절연막(5201)에 의해 제1 기판(5210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(5203)와 제1 기판(5210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(5203)와 제1 기판(5210)을 전기적으로 분리할 수 있다.
제3 기판(5410)의 상부에는 제3 기판(5410)의 상면을 덮는 상부 절연막(5401)이 형성될 수 있다. 상부 절연막(5401) 상에는 제2 입출력 패드(5405) 및/ 또는 제3 입출력 패드(5406)가 배치될 수 있다. 제2 입출력 패드(5405)는 제2 입출력 컨택 플러그들(5403, 5303)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(5406)는 제3 입출력 컨택 플러그들(5404, 5304)을 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(5220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(5410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 제3 기판(5410)의 상면에 평행한 방향에서 제3 기판(5410)과 분리되며, 제2 셀 영역(CREG2)의 층간 절연층(5415)을 관통하여 제3 입출력 패드(5406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(5404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 수직 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(5401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(5404)의 직경은 상부 절연막(5401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(5404)는 수직 방향(Z축 방향)으로 연장되며, 상부 절연막(5401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(5404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(5401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(5404)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(5410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)의 층간 절연층(5415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(5410)을 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(5403)와 제2 입출력 패드(5405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 제2 입출력 컨택 플러그(5403)는 제3 기판(5410)에 형성된 개구부(5408)를 통하여 직접 제2 입출력 패드(5405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(5410)을 관통하는 개구부(5408)가 형성되고, 개구부(5408) 내에는 컨택(5407)이 형성될 수 있다. 컨택(5407)의 일 단부는 제2 입출력 패드(5405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(5403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(5403)가 개구부(5408) 내의 컨택(5407)를 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(5407)의 직경은 제2 입출력 패드(5405)로 갈수록 커지고, 제2 입출력 컨택 플러그(5403)의 직경은 제2 입출력 패드(5405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(5403)는 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 전에 셀 컨택 플러그들(5440)과 함께 형성되고, 컨택(5407)은 제2 셀 영역(CREG2)과 제1 셀 영역(CREG1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(5410)의 개구부(5408)의 상면에는 C2에 비하여 스토퍼(stopper, 5409)가 더 형성될 수도 있다. 스토퍼(5409)는 공통 소스 라인(5420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(5409)는 워드라인들(5430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(5403)는 컨택(5407) 및 스토퍼(5409)를 통하여 제2 입출력 패드(5405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CREG2)의 제2 및 제3 입출력 컨택 플러그(5403, 5404)와 유사하게, 제1 셀 영역(CREG1)의 제2 및 제3 입출력 컨택 플러그(5303, 5304)는 각각 하부 메탈 패턴(5371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(5371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(5410)에는 슬릿(slit, 5411)이 형성될 수 있다. 예를 들어, 슬릿(5411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(5411)은 평면에서 봤을 때에 제2 입출력 패드(5405)와 셀 컨택 플러그들(5440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(5405)가 슬릿(5411)과 셀 컨택 플러그들(5440) 사이에 위치하도록, 슬릿(5411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(5411)은 제3 기판(5410)을 관통하도록 형성될 수 있다. 슬릿(5411)은, 예를 들어, 개구부(5408)를 형성할 때에 제3 기판(5410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(5411)은 제3 기판(5410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(5411) 내에는 도전 물질(5412)이 형성될 수도 있다. 도전 물질(5412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(5412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(5411) 내에는 절연 물질(5413)이 형성될 수도 있다. 절연 물질(5413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(5405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(5411) 내에 절연 물질(5413)을 형성함으로써, 제2 입출력 패드(5405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(5410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(5205, 5405, 5406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(5000)는 제1 기판(5201)의 상부에 배치되는 제1 입출력 패드(5205)만을 포함하거나, 또는 제3 기판(5410)의 상부에 배치되는 제2 입출력 패드(5405)만을 포함하거나, 또는 상부 절연막(5401)의 상부에 배치되는 제3 입출력 패드(5406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CREG1)의 제2 기판(5310) 및 제2 셀 영역(CREG2)의 제3 기판(5410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CREG1)의 제2 기판(5310)은 주변 회로 영역(PREG)과 제1 셀 영역(CREG1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CREG2)의 제3 기판(5410)은 제1 셀 영역(CREG1)과 제2 셀 영역(CREG2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(5420)의 상면을 덮는 상부 절연막(5401) 또는 연결을 위한 도전막이 형성될 수 있다.
본 발명의 실시예들에 따른 검출 구조물은 집적 회로들이 반도체 다이에 형성되는 임의의 장치 또는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들에 따른 검출 구조물은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (20)
- 반도체 집적 회로가 형성되는 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함하는 반도체 다이;
상기 외곽 영역에 환형으로 형성되는 검출 구조물(detection structure);
상기 검출 구조물의 전기적인 연결을 제어하는 복수의 스위치들을 구비하는 경로 제어 회로; 및
상기 경로 제어 회로를 통하여 테스트 입력 신호를 상기 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 반도체 다이의 결함 발생 여부와 상기 결함의 위치를 판단하는 검출 회로를 포함하는 반도체 장치. - 제1항에 있어서, 상기 검출 구조물은
입력 종단 노드를 통하여 상기 경로 제어 회로에 연결되고, 상기 외곽 영역의 좌하 코너 영역을 경유하는 제1 도전 세그먼트;
제1 노드에서, 상기 제1 도전 세그먼트에 연결되고 상기 외곽 영역의 좌상 코너 영역을 경유하는 제2 도전 세그먼트;
제2 노드에서 상기 제2 도전 세그먼트에 연결되고, 상기 외곽 영역의 우상 코너 영역을 경유하는 제3 도전 세그먼트; 및
제3 노드에서 상기 제3 도전 세그먼트에 연결되고, 상기 외곽 영역의 우하 코너 영역을 경유하고, 출력 종단 노드를 통하여 상기 경로 제어 회로에 연결되는 제4 도전 세그먼트를 포함하는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서,
상기 검출 회로는 상기 신호 차이가 양의 값을 가지는 것에 응답하여 상기 결함이 상기 제1 도전 세그먼트 및 상기 제2 도전 세그먼트 중 하나에서 발생한 것으로 판단하는 것을 특징으로 하는 반도체 장치. - 제3항에 있어서,
상기 검출 회로는 상기 신호 차이가 제1 값을 가지는 것에 응답하여 상기 결함이 상기 제1 도전 세그먼트에서 발생한 것으로 판단하고.
상기 신호 차이가 상기 제1 값보다 작은 제2 값을 가지는 것에 응답하여 상기 결함이 상기 제2 도전 세그먼트에서 발생한 것으로 판단하는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서,
상기 검출 회로는 상기 신호 차이가 음의 값을 가지는 것에 응답하여 상기 결함이 상기 제3 도전 세그먼트 및 상기 제4 도전 세그먼트 중 하나에서 발생한 것으로 판단하는 것을 특징으로 하는 반도체 장치. - 제5항에 있어서,
상기 검출 회로는 상기 신호 차이가 제1 값을 가지는 것에 응답하여 상기 결함이 상기 제3 도전 세그먼트에서 발생한 것으로 판단하고,
상기 신호 차이가 상기 제1 값보다 작은 제2 값을 가지는 것에 응답하여 상기 결함이 상기 제4 도전 세그먼트에서 발생한 것으로 판단하는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서, 상기 경로 제어 회로는
상기 테스트 입력 신호가 인가되는 테스트 입력 패드와 상기 입력 종단 노드 사이에 연결되는 제1 입력 스위치;
상기 테스트 입력 패드에 상기 제1 입력 스위치와 병렬로 연결되는 제2 입력 스위치;
상기 제2 입력 스위치와 상기 순방향 테스트 출력 신호와 상기 역방향 테스트 출력 신호가 출력되는 테스트 출력 패드 사이에 연결되는 제1 출력 스위치; 및
상기 제1 입력 스위치와 상기 테스트 출력 패드 사이에 연결되는 제2 출력 스위치를 포함하고,
상기 검출 회로는 상기 제1 입력 스위치 및 상기 제2 입력 스위치에 제1 선택 신호를 인가하고, 상기 제1 출력 스위치 및 상기 제2 출력 스위치에 제2 선택 신호를 인가하는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서, 상기 검출 구조물은
상기 제1 도전 세그먼트와 평행하게 상기 입력 종단 노드와 상기 제1 노드 사이에 연결되는 제5 도전 세그먼트;
상기 제4 도전 세그먼트와 평행하게, 상기 출력 종단 노드와 상기 제3 노드 사이에 연결되는 제6 도전 세그먼트;
상기 제1 도전 세그먼트 및 상기 제2 도전 세그먼트와 평행하게 상기 입력 종단 노드와 상기 제2 노드 사이에 연결되는 제7 도전 세그먼트; 및
상기 제4 도전 세그먼트 및 상기 제3 도전 세그먼트와 평행하게 상기 출력 종단 노드와 상기 제2 노드 사이에 연결되는 제8 도전 세그먼트를 더 포함하고,
상기 경로 제어 회로는
상기 테스트 입력 신호가 인가되는 테스트 입력 패드와 상기 입력 종단 노드 사이에 연결되는 제1 입력 스위치;
상기 테스트 입력 패드에 상기 제1 입력 스위치와 병렬로 연결되는 제2 입력 스위치;
상기 제2 입력 스위치와 상기 순방향 테스트 출력 신호와 상기 역방향 테스트 출력 신호가 출력되는 테스트 출력 패드 사이에 연결되는 제1 출력 스위치;
상기 제1 입력 스위치와 상기 테스트 출력 패드 사이에 연결되는 제2 출력 스위치;
상기 테스트 입력 패드와 상기 제5 도전 세그먼트 및 상기 제7 도전 세그먼트에 연결되는 복수의 추가 입력 스위치들; 및
상기 테스트 출력 패드와 상기 제6 도전 세그먼트 및 상기 제8 도전 세그먼트에 연결되는 복수의 추가 출력 스위치들을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제8항에 있어서, 상기 검출 회로는
상기 제1 도전 세그먼트, 상기 제1 노드 및 상기 제5 도전 세그먼트를 경유하도록 상기 테스트 입력 신호를 전파시켜 상기 제1 도전 세그먼트를 포함하는 제1 영역에서 상기 결함의 발생 여부를 판단하고,
상기 제7 도전 세그먼트, 상기 제2 노드, 상기 제2 도전 세그먼트, 상기 제1 노드, 상기 제5 도전 세그먼트를 경유하도록 상기 테스트 입력 신호를 전파시켜 상기 제2 도전 세그먼트를 포함하는 제3 영역에서 상기 결함의 발생 여부를 판단하고,
상기 제8 도전 세그먼트, 상기 제2 노드, 상기 제3 도전 세그먼트, 상기 제3 노드 및 상기 제4 도전 세그먼트를 경유하도록 상기 테스트 입력 신호를 전파시켜 상기 제3 도전 세그먼트를 포함하는 제3 영역에서 상기 결함의 발생 여부를 판단하고,
상기 제4 도전 세그먼트, 상기 제3 노드 및 상기 제6 도전 세그먼트를 경유하도록 상기 테스트 입력 신호를 전파시켜 상기 제4 도전 세그먼트를 포함하는 제4 영역에서 상기 결함의 발생 여부를 판단하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 검출 구조물은 수직 방향으로 확장되고 상기 중앙 영역을 둘러싸도록 상기 외곽 영역에 환형으로 형성되는 3차원 검출 구조물인 것을 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 반도체 다이는 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함하고,
상기 3차원 검출 구조물은,
상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 상기 수직 방향으로 확장되는 도전 루프(conduction loop)를 포함하고,
상기 도전 루프는,
상기 제1 도전층에 형성되는 복수의 상부 수평 라인들;
상기 제2 도전층에 형성되는 복수의 하부 수평 라인들; 및
상기 상부 수평 라인들 및 상기 하부 수평 라인들을 각각 연결하는 복수의 수직 라인들을 포함하고,
상기 검출 회로는 상기 M 레이어들 각각의 상기 결함을 검출하는 것을 특징으로 하는 반도체 장치. - 제11항에 있어서,
상기 반도체 다이는 수직 방향으로 적층되는 M(M은 3 이상의 자연수) 레이어들을 포함하고,
상기 M 레이어들 각각은 제1 도전층 및 상기 제1 도전층 하부의 제2 도전층을 포함하고,
상기 검출 구조물은 상기 M 레이어들의 상기 제1 도전층 및 상기 제2 도전층에 걸쳐서 상기 수직 방향으로 확장되는 도전 루프(conduction loop)를 포함하고,
상기 도전 루프는,
상기 제1 도전층에 형성되는 복수의 상부 수평 라인들;
상기 제2 도전층에 형성되는 복수의 하부 수평 라인들;
상기 상부 수평 라인들 및 상기 하부 수평 라인들을 각각 연결하는 복수의 수직 라인들; 및
상기 M 레이어들 중 인접한 레이어들 중 하위 레이어의 상부 수평 라인들의 일부와 상기 인접한 레이어들 중 상위 레이어의 하수 수평 라인들의 일부를 연결하는 본딩 메탈들을 포함하고,
상기 검출 회로는 상기 M 레이어들 전체의 상기 결함을 검출하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 테스트 입력 신호는 상기 반도체 장치의 내부에서 생성되는 신호이거나 상기 반도체 장치의 외부에서 생성되어 상기 경로 제어 회로를 통하여 상기 검출 구조물에 인가되는 신호이고,
상기 테스트 입력 신호는 펄스 및 직류 전압 중 적어도 하나를 포함하고,
상기 차이 신호는 상기 펄스의 전파 지연 시간의 차이, 상기 직류 전압의 진폭의 차이, 상기 반도체 장치의 동작 온도에 따른 상기 신호는 상기 펄스의 전파 지연 시간의 차이, 상기 동작 온도에 따른 상기 직류 전압의 진폭의 차이 중 하나를 포함하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 결함은 단락, 크랙, 진행성 불량, 본딩 불량 및 박리 현상 중 적어도 하나를 포함하고,
상기 반도체 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 장치를 포함하는 것을 특징으로 하는 반도체 장치. - 반도체 장치로서,
중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 각각 포함하고 수직 방향으로 적층되는 제1 반도체 다이 및 제2 반도체 다이;
상기 제1 반도체 다이의 상기 중앙 영역에 형성되는 메모리 셀 구조물;
상기 제1 반도체 다이 하부에 배치되는 상기 제2 반도체 다이의 상기 중앙 영역에서 제1 방향과 제2 방향을 따라 형성되는 주변 회로;
상기 주변 회로의 상기 중앙 영역에서 상기 제2 방향을 따라 이격되는 제1 서브 회로 영역과 제2 서브 회로 영역을 둘러싸도록 형성되는 제1 검출 구조물;
상기 제1 검출 구조물의 전기적인 연결을 제어하는 복수의 제1 스위치들을 구비하는 제1 경로 제어 회로; 및
상기 제1 경로 제어 회로를 통하여 테스트 입력 신호를 상기 제1 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 반도체 장치 내부에서의 결함 발생 여부를 판단하는 검출 회로를 포함하는 반도체 장치. - 제15항에 있어서,
상기 주변 회로의 상기 중앙 영역에서 상기 제1 서브 회로 영역과 상기 제2 서브 회로 영역으로부터 상기 제1 방향을 따라 이격되는 제3 서브 회로 영역과 제4 서브 회로 영역을 둘러싸도록 형성되는 제2 검출 구조물; 및
상기 제2 검출 구조물의 전기적인 연결을 제어하는 복수의 제2 스위치들을 구비하는 제2 경로 제어 회로를 더 포함하고,
상기 제3 서브 회로 영역과 상기 제4 서브 회로 영역은 상기 제2 방향을 따라 이격되고,
상기 검출 회로는 상기 테스트 입력 신호를 상기 제1 검출 구조물과 상기 제2 검출 구조물의 통하여 전파시켜 획득한 제1 테스트 출력 신호와 제2 테스트 출력 신호의 차이에 기초하여 상기 반도체 장치의 내부에서 발생한 상기 결함의 위치를 판단하는 것을 특징으로 하는 반도체 장치. - 제15항에 있어서, 상기 제1 검출 구조물은
상기 제1 서브 회로 영역과 상기 제2 서브 회로 영역 주변에서 상기 제1 반도체 다이의 상부 본딩 메탈을 상기 제1 방향 또는 상기 제2 방향으로 상기 상부 본딩 메탈 상부의 상부 메탈층과 교번적으로 연결시키고,
상기 제1 서브 회로 영역과 상기 제2 서브 회로 영역 주변에서 상기 제2 반도체 다이의 하부 본딩 메탈을 상기 제1 방향 또는 상기 제2 방향으로 상기 하부 본딩 메탈 하부의 하부 메탈층과 교번적으로 연결시켜 제공되는 것을 특징으로 하는 반도체 장치. - 제17항에 있어서,
상기 제1 반도체 다이는 제1 반도체 웨이퍼에 형성되고,
상기 제2 반도체 다이는 제2 반도체 웨이퍼에 형성되고,
상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼를 접합한 후 절단 공정을 거쳐 형성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 복수의 칩이 본딩되어 적층된 구조의 반도체 장치로서,
칩 영역;
상기 칩 영역 둘레의 스크라이브 레인;
상기 칩 영역을 둘러싸서 상기 칩 영역 및 상기 스크라이브 레인을 분리시키는 댐 구조물;
상기 댐 구조물을 통과하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장되고 상기 스크라이브 레인에서 환형으로 형성되는 검출 구조물;
상기 검출 구조물의 전기적인 연결을 제어하는 복수의 스위치들을 구비하는 경로 제어 회로; 및
상기 칩 영역에 배치되고, 상기 경로 제어 회로를 통하여 테스트 입력 신호를 상기 검출 구조물의 순방향과 역방향으로 각각 전파시켜 획득한 순방향 테스트 출력 신호와 역방향 테스트 출력 신호의 차이에 해당하는 차이 신호에 기초하여 상기 스크라이브 레인의 결함 발생 여부와 상기 결함의 위치를 판단하는 검출 회로를 포함하는 반도체 장치. - 제19항에 있어서,
상기 복수의 칩은,
제1 본딩 메탈 패턴을 갖는 제1 칩, 및 상기 제1 칩 위에 위치하고 상기 제1 본딩 메탈 패턴과 대응되는 제2 본딩 메탈 패턴을 갖는 제 2 칩을 포함하고,
상기 제1본딩 메탈 패턴과 상기 제2 본딩 메탈 패턴이 서로 본딩되어 상기 제1 칩 및 상기 제2 칩이 서로 결합된 구조를 가지고,
상기 스크라이브 레인에서, 상기 검출 구조물은 상기 제1 본딩 메탈 패턴 및 상기 제2 본딩 메탈 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
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