CN117995819A - 包括检测结构的半导体器件 - Google Patents

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Abstract

一种半导体器件包括半导体管芯、检测结构、路径控制电路和检测电路。半导体管芯包括其中设置有半导体集成电路的中心区域和围绕中心区域的外部区域。检测结构设置在外部区域中。路径控制电路包括控制检测结构的电连接的多个开关。检测电路基于差分信号来确定半导体管芯中是否存在缺陷以及缺陷的位置。差分信号对应于经由路径控制电路分别在正向和反向上通过检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。

Description

包括检测结构的半导体器件
相关申请的交叉引用
本申请要求于2022年11月4日在韩国知识产权局提交的韩国专利申请No.10-2022-0145751的优先权，并且其全部公开内容通过引用合并于此。
技术领域
示例实施例总体上涉及半导体集成电路，并且更具体地涉及包括检测结构的半导体器件。
背景技术
可以通过在半导体材料的晶片中重复形成图案来制造集成电路。晶片可以被切割或分成多个半导体管芯，并且相应的半导体管芯可以被封装成半导体芯片。在切割和封装工艺中，半导体管芯可能会出现裂纹。为了降低缺陷产品的产量，对半导体进行检查以检测诸如裂纹等缺陷。
发明内容
一些示例实施例可以提供一种包括能够检测各种缺陷的检测结构的半导体器件。
根据一些示例实施例，一种半导体器件包括半导体管芯、检测结构、路径控制电路和检测电路。半导体管芯包括：其中设置有半导体集成电路的中心区域和围绕中心区域的外部区域；检测结构，设置在外部区域中；路径控制电路，包括被配置为控制检测结构的电连接的多个开关；以及检测电路，被配置为基于差分信号来确定半导体管芯中是否存在缺陷以及缺陷的位置，差分信号对应于经由路径控制电路分别在正向和反向上通过检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
根据一些示例实施例，一种半导体器件包括：第一半导体管芯，堆叠在第二半导体管芯上，第一半导体管芯和第二半导体管芯中的每一个包括中心区域和围绕中心区域的外部区域；存储单元结构，设置在第一半导体管芯的中心区域中；外围电路，设置在第二半导体管芯的中心区域中并在第一方向和第二方向上延伸；第一检测结构，设置在第二半导体管芯的中心区域中，并且围绕外围电路中在第二方向上彼此间隔开的第一子电路区域和第二子电路区域中的每一个；第一路径控制电路，包括被配置为控制第一检测结构的电连接的多个第一开关；以及检测电路，被配置为基于差分信号来确定半导体器件中是否存在缺陷，差分信号对应于经由第一路径控制电路分别在正向和反向上通过第一检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
根据一些示例实施例，一种包括彼此接合的多个芯片的半导体器件，包括：芯片区域；沿芯片区域的边缘的划道；坝体结构，在芯片区域与划道之间；检测结构，通过坝体结构从芯片区域延伸到划道，检测结构在划道中形成环形；路径控制电路，包括被配置为控制检测结构的电连接的多个开关；以及检测电路，设置在芯片区域中，其中，检测电路被配置为基于差分信号来确定划道中是否存在缺陷以及缺陷的位置，差分信号对应于经由路径控制电路分别在正向和反向上通过检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
根据示例实施例的半导体器件可以基于分别在正向和反向上通过检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差来确定半导体管芯中是否存在缺陷以及缺陷的位置，可以检测到由于分离现象引起的渐进故障，从而可以减少缺陷产品的出货量。
附图说明
通过以下结合附图的描述，将更清楚地理解上述和其他目的和特征。
图1是示出了根据示例实施例的半导体器件的布局的俯视图。
图2是示出了根据示例实施例的图1中的检测结构的俯视图。
图3示出了图2中的检测结构中的电阻和寄生电容的示例。
图4示出了输入到图3中的检测结构和/或从图3中的检测结构输出的测试输入信号、正向测试输出信号和反向测试输出信号的示例。
图5A是示出了模拟图3的检测结构出现裂纹的情况的结果的表。
图5B和图5C示出了图5A的模拟中的测试输入信号、正向测试输出信号和反向测试输出信号的示例。
图6是示出了根据示例实施例的测试系统的框图。
图7是示出了根据示例实施例的检测结构的俯视图。
图8示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
图9示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
图10示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
图11示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
图12是根据示例实施例的三维检测结构的透视图。
图13、图14、图15和图16是示出了根据示例实施例的三维检测结构的竖直结构的截面图。
图17是根据示例实施例的三维裂纹检测结构的透视图。
图18和图19是示出了根据示例实施例的三维检测结构的竖直结构的截面图。
图20是用于描述根据示例实施例的检测半导体器件中的裂纹的方法的图。
图21是根据示例实施例的三维检测结构的透视图。
图22是示出了根据示例实施例的半导体器件的框图。
图23示意性地示出了根据示例实施例的图22的非易失性存储器件的结构。
图24是示出了根据示例实施例的图22中的存储单元阵列的示例的框图。
图25是示出了根据示例实施例的图24的存储块之一的电路图。
图26是根据示例实施例的非易失性存储器件的布局图。
图27是沿图26的线A-A’截取的截面图。
图28是用于描述根据示例实施例的堆叠半导体器件的制造工艺的图。
图29和图30是示出了根据示例实施例的三维检测结构的竖直结构的截面图。
图31是示出了根据示例实施例的图1中的半导体器件的示例的框图。
图32示出了图31的半导体器件中的第一存储体阵列的示例。
图33是用于解释根据示例实施例的半导体器件的平面图。
图34是示出了根据示例实施例的半导体器件的平面图。
图35是沿图34的线III-III’截取的截面图。
图36是根据示例实施例的半导体器件的截面图。
图37是示出了根据示例实施例的图36的半导体器件中的外围电路区域的平面图。
图38示出了根据示例实施例的检测结构设置在图37的外围电路区域中。
图39示出了根据示例实施例的图38中的第一检测结构的一部分。
图40是根据示例实施例的半导体器件的截面图。
具体实施方式
下面将参照附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，相似的附图标记始终表示相似的元件。可以省略重复的描述。以下描述中提供的每个示例实施例不排除与本文同样提供或未提供但与本公开一致的另一示例或另一示例实施例的一个或多个特征相关联。将理解的是，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。如本文中所使用的术语“和/或”包括关联列出项目中的一个或多个的任何和所有组合。诸如“...中的至少一个”之类的表述当在元件列表之后时修饰整个元件列表，而不是修饰列表中的单独元件。例如，表述“a、b和c中的至少一个”应理解为仅包括a、仅b、仅c、a和b、a和c、b和c，或所有的a、b和c。还应当理解，即使制造装置或结构的特定步骤或操作被描述为晚于另一步骤或操作，该步骤或操作可以晚于其他步骤或操作执行，除非其他步骤或操作被描述为在该步骤或操作之后执行。
图1是示出了根据示例实施例的半导体器件的布局的俯视图。
参照图1，半导体器件1000可以包括至少一个半导体管芯。半导体管芯可以包括中心区域CTREG和围绕中心区域CTREG的外部区域EREG。
根据半导体器件1000的种类或类型，各种半导体集成电路可以形成在中心区域CTREG中。例如，半导体器件1000可以是非易失性存储器件，并且存储集成电路可以形成在半导体管芯的中央区域CTREG中。
根据示例实施例的用于检测诸如裂纹等缺陷的环形检测结构DS可以形成在外部区域EREG中。路径控制电路PCC 1100可以通过输入端节点ENI和输出端节点ENO电连接到检测结构DS。
检测电路DC 920可以经由测试输入焊盘PTI和路径控制电路1100向检测结构DS施加测试输入信号TSI，可以通过测试输出焊盘PTO和路径控制电路1100从检测结构DS接收响应于测试输入信号TSI的测试输出信号TSO，并且可以基于测试输出信号TSO来确定半导体管芯中是否存在缺陷以及缺陷的位置。
检测电路DC 920可以基于差分信号来确定半导体管芯中是否存在缺陷以及缺陷的位置，差分信号对应于经由路径控制电路1100分别在正向和反向上通过检测结构DS传播测试输入信号TSI而获得的正向测试输出信号与反向测试输出信号之间的差。缺陷可以包括短路、裂纹、渐进故障、接合故障和分离现象中的至少一种。
在示例实施例中，差分信号可以指示以下中的一个：脉冲的传播延迟之差、DC电压的幅度之差、基于半导体器件的操作的脉冲的传播延迟之差、以及基于半导体器件的操作的DC电压的幅度之差。
检测结构DS可以包括穿过外部区域EREG的左下角区域CLB的第一导电段、穿过外部区域EREG的左上角区域CLU的第二导电段、穿过外部区域EREG的右上角区域CRU的第三导电段、以及穿过外部区域EREG的右下角区域CRB的第四导电段。
在下文中，为了便于说明和描述，使用X方向、Y方向和Z方向的正交集来描述示例实施例。X方向、Y方向和Z方向用于指示沿三个方向的三个垂直方向，并且不限定于特定的方向。X方向对应于第一水平方向或行方向，Y方向对应于第二水平方向或列方向，并且Z方向对应于竖直方向。除非另有明确说明，否则Z方向指示垂直于导电层的竖直方向。
在本公开中，“上”、“下”、“左”和“右”不用于表示特定的固定位置，而是用于表示相对位置。相应地，示例实施例可以包括相对于本文公开的缺陷检测结构CDST的双边对称结构、上下对称结构、旋转结构等。
图2是示出了根据示例实施例的图1中的检测结构的俯视图。
在图2中，为了便于说明，还示出了路径控制电路1100。
参照图2，检测结构DS可以包括第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14。
第一导电段CSG11可以通过输入端节点ENI连接到路径控制电路1100并且可以穿过外部区域EREG的左下角区域CLB。第二导电段VSG12可以在第一节点AN处连接到第一导电段CSG11，并且可以穿过外部区域EREG的左上角区域CLU。第三导电段CSG13可以在第二节点CN处连接到第二导电段CSG12，并且可以穿过外部区域EREG的右上角区域CRU。第四导电段CSG14可以在第三节点CN处连接到第三导电段CSG13，可以穿过外部区域EREG的右下角区域CRB，并且可以通过输出端节点ENO连接到路径控制电路1100。
图3示出了图2中的检测结构中的电阻和寄生电容的示例。
在图3中，为了便于说明，还示出了路径控制电路1100a。
参照图3，第一导电段CSG11中存在电阻R1，并且第一导电段CSG11与地电压VSS之间存在寄生电容CP1。第二导电段CSG12中存在电阻R2，并且第二导电段CSG12与地电压VSS之间存在寄生电容CP2。
第三导电段CSG13中存在电阻R3，并且第三导电段CSG13与地电压VSS之间存在寄生电容CP3。第四导电段CSG14中存在电阻R4，并且第四导电段CSG14与地电压VSS之间存在寄生电容CP4。
路径控制电路1100a可以包括输入开关组1110a和输出开关组1120a。输入开关组1110a可以连接在测试输入焊盘PTI与输入端节点ENI之间，并且输出开关组1120a可以连接在测试输出焊盘PTO与输出端节点ENO之间。
输入开关组1110a可以包括第一输入开关SW11和第二输入开关SW12。第一输入开关SW11可以连接在测试输入焊盘PTI与输入端节点ENI之间。第二输入开关SW12可以与第一输入开关SW11并联连接到测试输入焊盘PTI，并且可以连接在测试输入焊盘PTI与输出端节点ENO之间。第一选择信号SS1a可以施加到第一输入开关SW11和第二输入开关SW12。
输出开关组1120a可以包括第一输出开关SW21和第二输出开关SW22。第一输出开关SW21可以连接在测试输出焊盘PTO与输出端节点ENO之间。第二输出开关SW22可以与第一输出开关SW21并联连接到测试输出焊盘PTO，并且可以连接在测试输出焊盘PTO与输入端节点ENI之间。第二选择信号SS2a可以施加到第一输出开关SW21和第二输出开关SW22。
当第一输入开关SW11导通时，第二输入开关SW12截止，第一输出开关SW21导通，第二输出开关SW22截止，并且测试输入信号TSI施加到测试输入焊盘PTI，测试输入信号TSI经由输入端节点ENI、第一导电段CSG11、第二导电段CSG12、第三导电段CSG13、第四导电段CSG14和输出端节点ENO沿正向FWD传播，从而在测试输出焊盘PTO处提供正向测试输出信号TSOF。
正向测试输出信号TSOF穿过检测结构DS的第一传播延迟时间间隔tPD1可以表示为以下基于Elmore延迟模型的公式1。
[公式1]
tPD1＝R1*CP1+(R1+R2)*CP2+(R1+R2+R3)*CP3+(R1+R2+R3+R4)*CP4
在公式1中，可以假设寄生电容CP1、CP2、CP3和CP4中的每一个的电容对应于C0。在这方面，提供了等式2。
[公式2]
tPD1＝(4*R1+3*R2+2*R3+R4)*C0
当第一输入开关SW11截止时，第二输入开关SW12导通，第一输出开关SW21截止，第二输出开关SW22导通，并且测试输入信号TSI施加到测试输入焊盘PTI，测试输入信号TSI经由输出端节点ENO、第四导电段CSG14、第三导电段CSG13、第二导电段CSG12、第一导电段CSG11和输入端节点EN1沿反向BWD传播，从而在测试输出焊盘PTO处提供反向测试输出信号TSOB。
反向测试输出信号TSOB穿过检测结构DS的第二传播延迟时间间隔tPD2可以表示为以下基于Elmore延迟模型的公式3。
[公式3]
tPD2＝R4*CP4+(R4+R3)*CP3+(R4+R3+R2)*CP2+(R4+R3+R2+R1)*CP1
在公式3中，可以假设寄生电容CP1、CP2、CP3和CP4中的每一个的电容对应于C0。在这方面，提供了等式4。
[公式4]
tPD2＝(4*R4+3*R3+2*R2+R1)*C0
当从等式2中减去等式4时，差分信号ΔtPD提供如下等式5。
[公式5]
ΔtPD＝3*(R1-R4)*C0+(R2-R3)*C0
当出现诸如裂纹的缺陷时，电阻增加，因此检测电路920可以基于差分信号ΔtPD的符号和幅度来确定半导体管芯中是否存在缺陷以及缺陷的位置。
图4示出了输入到图3中的检测结构和/或从图3中的检测结构输出的测试输入信号、正向测试输出信号和反向测试输出信号的示例。
如参照图3所述，当测试输入信号TSI沿正向FWD通过检测结构DS传播时，在测试输出焊盘PTO处提供正向测试输出信号TSOF，并且正向测试输出信号TSOF可以具有第一传播延迟时间间隔tPD1。当测试输入信号TSI沿反向BWD通过检测结构DS传播时，在测试输出焊盘PTO处提供反向测试输出信号TSOB，并且反向测试输出信号TSOB可以具有第二传播延迟时间间隔tPD2。
因此，可以通过从第一传播延迟时间间隔tPD1减去第二传播延迟时间间隔tPD2来获得差分信号ΔtPD。
在图4中，假设测试输入信号TSI为脉冲，并且差分信号ΔtPD对应于第一传播延迟时间间隔tPD1与第二传播延迟时间间隔tPD2之间的差。例如，测试输入信号TSI可以是DC电压。
当使用时域和电压域向测试输入焊盘PTI施加测试输入信号TSI时，检测电路920可以基于正向测试输出信号TSOF与反向测试输出信号TSOB的电压差、以及正向测试输出信号TSOF与反向测试输出信号TSOB的传播延迟差，来确定是否存在缺陷、缺陷的位置以及缺陷的类型。例如，当测试输入信号TSI为脉冲时，检测电路920可以基于正向测试输出信号TSOF与反向测试输出信号TSOB的脉冲持续时间或脉冲幅度的差来确定是否存在缺陷、缺陷的位置、以及缺陷的类型。
例如，差分信号ΔtPD可以包括以下中的一个：脉冲的传播延迟之差、DC电压的幅度之差、基于半导体器件1000的操作的脉冲的传播延迟之差、以及基于半导体器件1000的操作的DC电压的幅度之差。
例如，测试输入信号TSI可以对应于在半导体器件1000内部生成的信号和在半导体器件1000外部生成的信号中的一个，并且经由路径控制电路1100施加到检测结构DS。
图5A是示出了模拟图3的检测结构出现裂纹的情况的结果的表。
在图5A中，可以假设第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14的电阻R1、R2、R3和R4中的每一个的电阻值在不存在缺陷(例如，裂纹)的正常情况下具有第二电阻值RV2，以及第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14的电阻R1、R2、R3、R4中的每一个的电阻值在第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14中的一个中存在缺陷的情况下具有第一电阻值RV1。这里，第一电阻值RV1大于第二电阻值RV2。
参照图5A，当第一导电段CSG11存在裂纹时，差分信号ΔtPD具有正的第一值PD1，当第二导电段CSG12存在裂纹时，差分信号ΔtPD为正的第二值PD2，当第三导电段CSG13存在裂纹时，差分信号ΔtPD具有负的第二值-PD2，并且当第四导电段CSG14存在裂纹时，差分信号ΔtPD具有负的第一值-PD1。另外，当第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14中不存在缺陷时，差分信号ΔtPD对应于零或者低于阈值。第一值PD1可以大于第二值PD2。
因此，检测电路920可以基于差分信号ΔtPD的符号来分别确定第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14中是否存在缺陷，并且检测电路920可以基于差分信号ΔtPD的符号和幅度从第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14之中指定出现裂纹的第二导电段。
当图3中的正向FWD和反向BWD互换时，差分信号ΔtPD的符号和幅度可以互换。
图5B和图5C示出了图5A的模拟中的测试输入信号、正向测试输出信号和反向测试输出信号的示例。
参照图5B，响应于测试输入信号TSI，在测试输出焊盘TPO处先于反向测试输出信号TSOB输出正向测试输出信号TSOF。与正向测试输出信号TSOF与反向测试输出信号TSOB之间的差(即，TSOB-TSOF)相对应的差分信号ΔtPD1具有正值。
参照图5C，响应于测试输入信号TSI，在测试输出焊盘TPO处先于正向测试输出信号TSOF输出反向测试输出信号TSOB。与正向测试输出信号TSOF与反向测试输出信号TSOB之间的差(即，TSOB-TSOF)相对应的差分信号ΔtPD2具有负值。
图6是示出了根据示例实施例的测试系统的框图。
参照图6，测试系统900可以包括测试器910和半导体器件1000。
半导体器件1000可以包括如上所述的检测结构和路径控制电路。
测试器910可以包括检测电路920。检测电路920可以向测试输入焊盘PTI施加测试输入信号TSI，并且通过测试输出焊盘PTO接收正向测试输出信号TSOF和反向测试输出信号TSOB，其中，正向测试输出信号TSOF对应于沿正向穿过检测结构后的测试输入信号TSI，并且反向测试输出信号TSOB对应于沿反向穿过检测结构后的测试输入信号TSI。检测电路920可以基于正向测试输出信号TSOF与反向测试输出信号TSOB之间的差来确定半导体管芯中是否存在缺陷以及缺陷的位置。
图7是示出了根据示例实施例的检测结构的俯视图。
在图7中，为了便于说明，还示出了路径控制电路1100b。
参照图7，检测结构DSa可以包括第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14。检测结构DSa还可以包括第五导电段CSG21、第六导电段CSG22、第七导电段CSG31和第八导电段CSG32。
关于第一导电段CSG11、第二导电段CSG12、第三导电段CSG13和第四导电段CSG14的描述与图2中的描述基本相似，不再赘述。
第五导电段CSG21可以与第一导电段CSG11并联连接在输入端节点ENI中的对应的输入端节点与第一节点AN之间。第五导电段CSG21可以穿过左下角区域CLB。
第六导电段CSG22可以与第四导电段CSG14并联连接在输出端节点ENO中的对应的输出端节点与第三节点CN之间。第六导电段CSG22可以穿过右下角区域CRB。
第七导电段CSG31可以与第一导电段CSG11和第二导电段CSG12并联连接在输入端节点ENI中的对应的输入端节点与第二节点BN之间。第七导电段CSG31可以穿过左下角区域CLB和左上角区域CLU。
第八导电段CSG32可以与第四导电段CSG14和第三导电段CSG13并联连接在输出端节点ENO中的对应的输出端节点与第二节点BN之间。第八导电段CSG32可以穿过右下角区域CRB和右上角区域CRU。
路径控制电路1100b可以包括输入开关组1110b和输出开关组1120b。输入开关组1110b可以连接到测试输入焊盘PTI、输入端节点ENI和输出端节点ENO，并且输出开关组1120b可以连接到测试输出焊盘PTO、输出端节点ENO和输入端节点ENI。
输入开关组1110b可以包括第一至第六输入开关SW11、SW12、SW13、SW14、SW15和SW16。第一输入开关SW11、第三输入开关SW13和第五输入开关SW15可以连接在测试输入焊盘PTI与输入端节点ENI之间，并且第二输入开关SW12、第四输入开关SW14和第六输入开关SW16可以连接在测试输入焊盘PTI与输出端节点ENO之间。第一至第六输入开关SW11、SW12、SW13、SW14、SW15和SW16中的每一个可以响应于第一选择信号SS1b而导通/截止。第三至第六输入开关SW13、SW14、SW15和SW16可以称为附加输入开关。
第一输入开关SW11可以通过输入端节点ENI连接到第一导电段CSG11，第三输入开关SW13可以通过输入端节点ENI连接到第五导电段CSG21，并且第五输入开关SW15可以通过输入端节点ENI连接到第七导电段CSG31。第二输入开关SW12可以通过输出端节点ENO连接到第四导电段CSG14，第四输入开关SW14可以通过输出端节点ENO连接到第六导电段CSG22，并且第六输入开关SW16可以通过输出端节点ENO连接到第八导电段CSG32。
输出开关组1120b可以包括第一至第六输入开关SW21、SW22、SW23、SW24、SW25和SW26。第一输出开关SW21、第三输出开关SW23和第五输出开关SW25可以连接在测试输出焊盘PTO与输出端节点ENO之间，并且第二输出开关SW22、第四输出开关SW24和第六输出开关SW26可以连接在测试输出焊盘PTO与输入端节点ENI之间。第一至第六输出开关SW21、SW22、SW23、SW24、SW25和SW26中的每一个可以响应于第二选择信号SS2b而导通/截止。第三至第六输出开关SW23、SW24、SW25和SW26可以称为附加输出开关。
第一输出开关SW21可以通过输出端节点ENO连接到第四导电段CSG1，第三输出开关SW23可以通过输出端节点ENO连接到第六导电段CSG22，并且第五输出开关SW25可以通过输出端节点ENO连接到第八导电段CSG32。第二输出开关SW22可以通过输入端节点ENI连接到第一导电段CSG11，第四输出开关SW24可以通过输入端节点ENI连接到第五导电段CSG21，并且第六输出开关SW26可以通过输入端节点ENI连接到第七导电段CSG31。
图8示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
参照图8，当响应于第一选择信号SS1b，第二至第六输入开关SW12、SW13、SW14、SW15和SW16截止并且第一输入开关SW11导通时，并且当响应于第二选择信号SS2b，第一至第三输出开关以及第五和第六输出开关SW21、SW22、SW23、SW25和SW26截止并且第四输出开关SW24导通时，施加到测试输入焊盘PTI的测试输入信号TSI穿过包括第一导电段CSG11、第一节点AN和第五导电段CSG21在内的路径PTH1，并且在测试输出焊盘PTO处提供测试输出信号TSO。
图1中的检测电路920可以基于测试输出信号TSO与测试输入信号TSI的传播延迟时间间隔来确定包括第一导电段CSG11的第一区域中是否存在缺陷。
图9示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
参照图9，当响应于第一选择信号SS1b，第一至第四输入开关SW11、SW12、SW13、SW14和第六输入开关SW16截止并且第五输入开关SW15导通时，并且当响应于第二选择信号SS2b，第一至第三输出开关SW21、SW22、SW23以及第五和第六输出开关SW25和SW26截止并且第四输出开关SW24导通时，施加到测试输入焊盘PTI的测试输入信号TS穿过包括第七导电段CSG31、第二节点BN、第二导电段CSG12和第五导电段CSG21在内的路径PTH2，并且在测试输出焊盘PTO处提供测试输出信号TSO。
图1中的检测电路920可以基于测试输出信号TSO与测试输入信号TSI的传播延迟时间间隔来确定包括第二导电段CSG12的第二区域中是否存在缺陷。
图10示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
参照图10，当响应于第一选择信号SS1b，第一至第四输入开关SW11、SW12、SW13、SW14和第六输入开关SW16截止并且第五输入开关SW15导通时，并且当响应于第二选择信号SS2b，第一和第二输出开关SW21、SW22以及第四至第六输出开关SW24、SW25和SW26截止并且第三输出开关SW23导通时，施加到测试输入焊盘PTI的测试输入信号TSI穿过包括第八导电段CSG32、第二节点BN、第三导电段CSG13和第六导电段CSG22在内的路径PTH3，在测试输出焊盘PTO处提供测试输出信号TSO。
图1中的检测电路920可以基于测试输出信号TSO与测试输入信号TSI的传播延迟时间间隔来确定包括第三导电段CSG13的第三区域中是否存在缺陷。
图11示出了根据示例实施例的图7的检测结构和路径控制电路的示例操作。
参照图11，当响应于第一选择信号SS1b，第一输入开关SW11和第三至第六输入开关SW13、SW14、SW15和SW16截止并且第二输入开关SW12导通时，并且当响应于第二选择信号SS2b，第一和第二输出开关SW21、SW22以及第四至第六输出开关SW24、SW25和SW26截止并且第三输出开关SW23导通时，施加到测试输入焊盘PTI的测试输入信号TSI穿过包括第四导电段CSG14、第三节点CN和第六导电段CSG22在内的路径PTH4，在测试输出焊盘PTO处提供测试输出信号TSO。
图1中的检测电路920可以基于测试输出信号TSO与测试输入信号TSI的传播延迟时间间隔来确定包括第四导电段CSG14的第四区域中是否存在缺陷。
图12是根据示例实施例的三维检测结构的透视图。
参照图12，三维检测结构DSb可以包括单个导电回路。如下所述，半导体管芯可以包括第一导电层和设置在第一导电层下方的第二导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。三维检测结构DSb可以在竖直方向Z上延伸穿过第一导电层和第二导电层。
三维检测结构DSb可以包括形成在第一导电层中的多个顶部水平线段HLT、形成在第二导电层中的多个底部水平线段HLB、以及将顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSb。顶部水平线段HLT、底部水平线段HLB和竖直线段VL可以沿三维检测结构DSb交替设置，并且可以以环形将输入端节点ENI与输出端节点ENO连接以围绕半导体管芯的中心区域。
在一些示例实施例中，输入端节点ENI和输出端节点ENO可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得三维检测结构DSb可以通过输入-输出焊盘连接到外部测试器。在一些示例实施例中，输入端节点ENI和输出端节点ENO可以连接到形成在半导体管芯的中心区域的一部分中的检测电路(即，内部检测电路)。
图13、图14、图15和图16是示出了根据示例实施例的三维检测结构的竖直结构的截面图。
参照图13，半导体管芯可以包括半导体衬底SUB和其中形成有上部结构的介电层。介电层可以包括其中形成有导线图案的多个导电层ML1、ML2、ML3、PL1和PL2。导电层可以包括一个或多个金属层ML1、ML2和ML3以及一个或多个多晶硅层PL1和PL2。多晶硅层可以包括多晶硅层PL1，半导体集成电路中的晶体管的栅极形成在该多晶硅层PL1中。半导体集成电路可以是半导体存储器件，并且多晶硅层还可以包括位线多晶硅层PL2，半导体集成电路中的位线形成在该位线多晶硅层PL2中。
三维检测结构DSb可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层PL2中的多个底部水平线段HLB、以及将顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSb。
如图13所示，第一导电层ML1可以对应于形成在半导体衬底SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，并且第二导电层PL2可以对应于形成在半导体衬底SUB与金属层ML1、ML2和ML3之间的位线多晶硅层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，并且底部水平线段HLB可以包括形成在位线多晶硅层PL2中的多晶硅线图案PP。
竖直线段VL可以包括竖直接触部VCI、VC2和VC3以提供最上面的金属层ML1中的金属线图案MP1与位线多晶硅层PL2中的多晶硅线图案PP之间的电连接。竖直线段VL还可以包括在相应的中间导电层ML2和ML3中的导线图案MP2和MP3。在一些示例实施例中，可以省略中间导电层ML2和ML3之一或两者中的导线图案。例如，可以省略中间金属层ML2中的金属线图案MP2，并且两个竖直接触部VC1和VC2可以组合为更长的竖直接触部。
在下文中，可以省略与上面关于图13提供的描述基本相似的描述。
参照图14，三维检测结构DSb可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层PL1中的多个底部水平线段HLB、以及将顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSb。
如图14所示，第一导电层ML1可以对应于形成在半导体衬底SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，并且第二导电层PL1可以对应于形成在半导体衬底SUB与金属层ML1、ML2和ML3之间的栅极多晶硅层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，并且底部水平线段HLB可以包括形成在栅极多晶硅层PL1中的多晶硅线图案PP1。
参照图15，三维检测结构DSb可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层MLB中的多个底部水平线段HLB、以及将顶部水平线段HLT和底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSb。
如图15所示，第一导电层ML1可以对应于形成在半导体衬底SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，并且第二导电层MLB可以对应于形成在半导体衬底SUB的底表面上的金属层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，并且底部水平线段HLB可以包括形成在半导体衬底SUB的底表面上的金属层MLB中的金属线图案MPB。
如参照图13、图14和图15所描述的，根据示例实施例的三维裂纹检测结构可以在竖直方向Z上延伸到各种深度。使用三维裂纹检测结构，可以更完全地检测各种类型的裂纹渗透。
与图14的三维检测结构DSb相比，可以省略栅极多晶硅层PL1中的底部水平线段HLB的一部分，并且可以在省略的区域中形成路径选择电路PS，如图16所示。路径控制电路PCC可以包括使用半导体衬底SUB形成的晶体管并且晶体管可以用作如上所述的开关。
图17是根据示例实施例的三维裂纹检测结构的透视图。
参照图17，三维外裂纹检测结构DSc可以包括第一导电回路LOOPa和第二导电回路LOOPb。如以下将描述的，半导体管芯可以包括第一导电层、第一导电层下方的第二导电层、以及第二导电层下方的第三导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。第一导电回路LOOPa可以在第二导电层与第三导电层之间以三维形状在竖直方向Z上延伸。第二导电回路LOOPb可以二维形状形成在第一导电层中。
第一导电回路LOOPa可以包括形成在第二导电层中的多个第一顶部水平线段HLT、形成在第三导电层中的多个底部水平线段HLB、以及将第一顶部水平线段HLT和底部水平线段HLB分别连接的多个竖直线段VL，从而形成第一导电回路LOOPa。第二导电回路LOOPb可以包括形成在第一导电层上的多个第二顶部水平线段HL。第一顶部水平线段HLT、底部水平线段HLB和竖直线段VL可以沿第一导电回路LOOPa交替设置，并且以环形将第一输入端节点ENI1与第一输出端节点ENO1连接以围绕半导体管芯的中心区域。第二顶部水平线段HL可以以环形将第二输入端节点ENI2与第二输出端节点ENI2连接以围绕半导体管芯的中心区域。
在一些示例实施例中，输入端节点ENI1和ENI2以及输出端节点ENO1和ENO2可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得导电回路LOOPa和LOOPb可以通过输入-输出焊盘连接到外部测试器。在一些示例实施例中，输入端节点ENI1和ENI2以及输出端节点ENO1和ENO2可以连接到裂纹测试电路，例如形成在半导体管芯的中心区域的一部分中的裂纹检测器。
图18和图19是示出了根据示例实施例的三维检测结构的竖直结构的截面图。在下文中，可以省略与上面关于图12至图17提供的描述基本相似的描述。
参照图18，第一导电回路LOOPa可以包括形成在第二导电层ML2中的多个第一顶部水平线段HLT、形成在第二导电层PL2中的多个底部水平线段HLB、以及将第一顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成第一导电回路LOOPa。第二导电回路LOOPb可以包括形成在第二导电层ML2上方的第一导电层ML1中的多个第二顶部水平线段HL。
如图18所示，第一导电层ML1可以对应于形成在半导体衬底SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层ML2可以是最上面的金属层ML1下方的金属层，并且第三导电层PL2可以对应于形成在半导体衬底SUB与金属层ML1、ML2和ML3之间的位线多晶硅层。第一顶部水平线段HLT可以包括形成在第二金属层ML2中的金属线图案MP2，并且底部水平线段HLB可以包括形成在位线多晶硅层PL2中的多晶硅线图案PP。第二顶部水平线段HL可以包括形成在第一金属层ML1中的金属线图案MP1。
参照图19，第一导电回路LOOPa可以包括形成在第二导电层ML2中的多个第一顶部水平线段HLT、形成在第二导电层PL1中的多个底部水平线段HLB、以及将第一顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成第一导电回路LOOPa。第二导电回路LOOPb可以包括形成在第二导电层ML2上方的第一导电层ML1中的多个第二顶部水平线段HL。
如图19所示，第一导电层ML1可以对应于形成在半导体衬底SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层ML2可以是最上面的金属层ML1下方的金属层，并且第三导电层PL1可以对应于形成在半导体衬底SUB与金属层ML1、ML2和ML3之间的栅极多晶硅层。第一顶部水平线段HLT可以包括形成在金属层ML2中的金属线图案MP2，并且底部水平线段HLB可以包括形成在栅极多晶硅层PL1中的多晶硅线图案PP1。第二顶部水平线段HL可以包括形成在第一金属层ML1中的金属线图案MP1。
如参照图18和图19所描述的，根据示例实施例的三维检测结构可以在竖直方向Z上延伸到各种深度。使用三维检测结构，可以更完全地检测各种类型的裂纹渗透。
图20是用于描述根据示例实施例的检测半导体器件中的裂纹的方法的示图。
半导体器件可以包括三维检测结构。例如，半导体器件可以包括第一导电回路LOOPa和第二导电回路LOOPb，如上所述。
如上所述，检测电路930可以包括在外部测试器中或半导体器件的内部电路中。检测电路930可以通过第一测试输入焊盘PTI1沿正向和反向将第一测试输入信号TSI1施加到第一导电回路LOOPa，然后通过第一测试输出焊盘PTO1接收第一正向测试输出信号TSOF1和第一反向测试输出信号TSOB1。此外，检测电路930可以通过第二测试输入焊盘PTI2沿正向和反向将第二测试输入信号TSI2施加到第二导电回路LOOPb，然后通过第二测试输出焊盘PTO2接收第二正向测试输出信号TSOF2和第二反向测试输出信号TSOB2。
检测电路930可以基于第一正向测试输出信号TSOF1与第一反向测试输出信号TSOB1的传播时间间隔差来确定第一导电回路LOOPa中是否出现缺陷(即，裂纹)以及缺陷的位置，并且可以基于第二正向测试输出信号TSOF2与第二反向测试输出信号TSOB2的传播时间间隔差来确定第二导电回路LOOPb中是否出现缺陷(即，裂纹)以及缺陷的位置。
图21是根据示例实施例的三维检测结构的透视图。
参照图21，三维检测结构DSd可以包括第一导电回路LOOPc和第二导电回路LOOPd。如上所述，半导体管芯可以包括第一导电层、第一导电层下方的第二导电层、以及第二导电层下方的第三导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。第一导电回路LOOPc可以在第二导电层与第三导电层之间以三维形状在竖直方向Z上延伸。第二导电回路LOOPd可以二维形状形成在第一导电层中。
第一导电回路LOOPc可以包括形成在第二导电层中的多个第一顶部水平线段HLT、形成在第三导电层中的多个底部水平线段HLB、以及将第一顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成第一导电回路LOOPc。第二导电回路LOOPd可以包括形成在第一导电层上的多个第二顶部水平线段HL。第一顶部水平线段HLT、底部水平线段HLB和竖直线段VL可以沿第一导电回路LOOPc交替设置，并且以环形将第一输入端节点ENI1与第一输出端节点ENO1连接以围绕半导体管芯的中心区域。第二顶部水平线段HL可以以环形将第二输入端节点ENI2与第二输出端节点ENI2连接以围绕半导体管芯的中心区域。如图21所示，第一导电回路LOOPc的端节点ENI1和ENO1可以连接到第二导电回路LOOPd的中间节点，使得第一导电回路LOOPc和第二导电回路LOOPd可以形成组合导电回路。
在一些示例实施例中，第二输入端节点ENI2和第二输出端节点ENO2可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得组合导电回路可以通过输入-输出焊盘连接到外部测试器。在一些示例实施例中，第二输入端节点ENI2和第二输出端节点ENO2可以连接到形成在半导体管芯的中心区域的一部分中的路径控制电路。
图22是示出了根据示例实施例的半导体器件的框图。
在下文中，假设半导体器件对应于非易失性存储器件。
参照图22，非易失性存储器件100可以包括存储单元阵列200和外围电路300。外围电路300可以包括页缓冲器电路310、数据输入/输出(I/O)电路320、控制电路350、电压发生器340和地址解码器330。
存储单元阵列200可以通过串选择线SSL、多条字线WL和地选择线GSL耦接到地址解码器330。
另外，存储单元阵列200可以通过多条位线BL耦接到页缓冲器电路310。存储单元阵列200可以包括耦接到多条字线WL和多条位线BL的多个非易失性存储单元。
存储单元阵列200可以包括多个存储块BLK1至BLKz，并且每个存储块BLK1至BLKz可以具有三维(3D)结构。这里，z是大于2的整数。存储单元阵列200可以包括多个(竖直)单元串(例如，NAND串)，并且每个单元串包括相对于彼此堆叠的多个存储单元。
控制电路350可以从外部存储控制器接收命令CMD、地址ADDR和控制信号CTRL，并且可以控制例如非易失性存储器件100的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作，并且擦除循环可以包括擦除操作和擦除验证操作。
在示例实施例中，控制电路350可以基于命令CMD生成用于控制电压发生器340的控制信号CTL，可以生成用于控制页缓冲器电路310的页缓冲器控制信号PCTL，并且可以基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路350可以向地址解码器330提供行地址R_ADDR，可以向数据I/O电路320提供列地址C_ADDR，可以向电压发生器340提供控制信号CTL，并且可以向页缓冲器电路310提供页缓冲器控制信号PCTL。
地址解码器330可以通过串选择线SSL、多条字线WL和地选择线GSL耦接到存储单元阵列200。在编程操作或读取操作期间，地址解码器330可以基于行地址R_ADDR将多条字线WL之一确定为所选字线，并且可以将除了所选字线之外的多条字线WL确定为未选字线。
电压发生器340可以基于来自控制电路350的控制信号CTL使用从存储控制器提供的外部电压EVC来生成与非易失性存储器件100的操作相关联的字线电压VWL。可以通过地址解码器330向多条字线WL施加字线电压VWL。
例如，在擦除操作期间，电压发生器340可以向所选存储块的阱施加擦除电压，并且可以向所选存储块的所有字线施加地电压。在擦除验证操作期间，电压发生器340可以向所选存储块的所有字线施加擦除验证电压，或者可以基于字线向所选存储块的字线施加擦除验证电压。
例如，在编程操作期间，电压发生器340可以向所选字线施加编程电压，并且可以向未选字线施加编程通过电压。此外，在编程验证操作期间，电压发生器340可以向所选字线施加编程验证电压，并且可以向未选字线施加验证通过电压。另外，在读取操作期间，电压发生器340可以向所选字线施加读取电压，并且可以向未选字线施加读取通过电压。
页缓冲器电路310可以通过多条位线BL耦接到存储单元阵列200。页缓冲器电路310可以包括多个页缓冲器PB。页缓冲器电路310可以临时存储要在所选页中编程的数据或从存储单元阵列200的所选页中读出的数据。
在示例实施例中，多个页缓冲器PB中的每一个页缓冲器中包括的页缓冲器单元(以及多个页缓冲器PB中的每一个页缓冲器中包括的高速缓存锁存器)可以彼此间隔开，并且可以具有单独的结构。相应地，可以增加页缓冲单元上的布线的自由度，并且可以降低布局的复杂度。此外，由于高速缓存锁存器与数据I/O线相邻，所以可以减小高速缓存锁存器与数据I/O线之间的距离，从而可以提高数据I/O速度。
数据I/O电路320可以通过多条数据线DL耦接到页缓冲器电路310。在编程操作期间，数据I/O电路320可以从存储控制器接收编程数据DATA，并且基于从控制电路450接收到的列地址C_ADDR向页缓冲器电路310提供编程数据DATA。在读取操作期间，数据I/O电路320可以基于从控制电路350接收到的列地址C_ADDR向存储控制器提供读取数据DATA。
图23示意性地示出了根据示例实施例的图22的非易失性存储器件的结构。
参照图23，非易失性存储器件100可以包括第一半导体层L1和第二半导体层L2。第一半导体层L1可以相对于第二半导体层L2在竖直方向Z上堆叠。第二半导体层L2可以在竖直方向Z上设置在第一半导体层L1下方，相应地，第二半导体层L2可以靠近衬底。例如，在第一半导体层L1和第二半导体层L2之中，第二半导体层L2可以设置得更靠近衬底。
在示例实施例中，图22中的存储单元阵列200可以形成(或设置)在第一半导体层L1上，并且图22中的外围电路300可以形成(或设置)在第二半导体层L2上。
相应地，非易失性存储器件100可以具有其中存储单元阵列200设置在外围电路300上的结构(即，外围单元(COP)结构)。COP结构可以有效地减小水平方向的面积，并且提高非易失性存储器件100的集成度。
在示例实施例中，第二半导体层L2可以包括衬底，并且通过在衬底上形成晶体管和用于布线晶体管的金属图案，可以在第二半导体层L2中形成外围电路300。在第二半导体层L2上形成外围电路300之后，可以形成包括存储单元阵列200的第一半导体层L1，并且可以形成用于将存储单元阵列200的字线WL和位线BL连接到形成在第二半导体层L2中的外围电路300的金属图案。例如，字线WL可以在第一方向X上延伸，并且位线BL可以沿第二方向Y延伸。
图24是示出了根据示例实施例的图22中的存储单元阵列的示例的框图。
参照图24，存储单元阵列200可以包括沿包括第一方向X、第二方向Y和竖直方向的多个方向延伸的多个存储块BLK1至BLKz，其中z是正整数。在示例实施例中，存储块BLK1至BLKz由图22中的地址解码器330选择。例如，地址解码器330可以在存储块BLK1至BLKz之中选择与块地址相对应的存储块BLK。
图25是示出了根据示例实施例的图24的存储块之一的电路图。
图25的存储块BLKi可以以三维结构(或竖直结构)形成在衬底SUB上。例如，包括在存储块BLKi中的多个存储单元串可以形成在基本垂直于衬底SUB的竖直方向VD上。这里，i对应于1到z之一。
参照图25，存储块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的单元串(或NAND串)NS11至NS33。单元串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1至MC8、以及地选择晶体管GST。在图25中，示出了单元串NS11至NS33中的每一个包括八个存储单元MC1至MC8。然而，本公开的示例实施例不限于此。例如，在一些示例实施例中，单元串NS11至NS33中的每一个可以包括任何数量的存储单元。
串选择晶体管SST可以连接到对应的串选择线SSLI至SSL3。多个存储单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
相同竖直水平处的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。
图26是根据示例实施例的非易失性存储器件的布局图。图27是沿图26的线A-A′截取的截面图。
参照图26，非易失性存储器件100包括外围逻辑结构PS、水平导电衬底USB和电极结构ST。外围逻辑结构PS可以对应于图23中的第二半导体层L2，并且堆叠结构ST可以对应于图23中的第一半导体层L1。堆叠结构ST包括单元阵列区域CR和单元扩展区域CER。
包括多个存储单元的存储单元阵列(例如，图22中的200)可以形成在单元阵列区域CR中。在示例实施例中，将在下面描述的竖直结构VS和位线BL可以形成在单元阵列区域CR中。
单元扩展区域CER可以在单元阵列区域CR周围。在示例实施例中，单元阵列区域CR和单元扩展区域CER可以沿字线切割区域WLC延伸的方向延伸。在示例实施例中，单元阵列区域CR和单元扩展区域CER可以沿第一方向X延伸。将在下面描述的多个电极焊盘EP1至EP8可以阶梯形堆叠在单元扩展区域CER中。
电极结构ST可以包括由字线切割区域WLC分离的存储块(例如，BLK1至BLKz)。
在示例实施例中，单元扩展区域CER可以在单元阵列区域CR的一侧，如图26所示。在示例实施例中，单元扩展区域CER可以设置在单元阵列区域CR的两侧上，单元阵列区域CR介于其间。
在示例实施例中，单个电极结构ST可以在外围逻辑结构PS上。在示例实施例中，两个或更多个电极结构ST可以在外围逻辑结构PS上。
第一穿透电极区域THV_R1可以由在竖直方向Z上与水平导电衬底USB不重叠的外围逻辑结构PS限定。第一穿透电极区域THV_R1可以在第二方向Y上延伸。
第二穿透电极区域THV_R2可以由电极结构ST限定。在示例实施例中，第二穿透电极区域THV_R2可以被限定为在第一方向X上延伸的区域。在示例实施例中，第二穿透电极区域THV_R2可以仅限定在单元阵列区域CR中而不限定在单元扩展区域CER中。在示例实施例中，第二穿透电极区域THV_R2可以限定在所有存储块BLK1至BLKz中。
板接触插塞区域PCC_R可以限定在与电极结构ST不重叠的水平导电衬底USB上。板接触插塞区域PCC_R可以沿第二方向Y延伸。板接触插塞区域PCC_R可以被限定为比第一穿透电极区域THV_R1更靠近电极结构ST。
第一穿透电极区域THV_R1和第二穿透电极区域THV_R2可以是其中设置有穿透电极(图27的THV1和THV2)的区域。板接触插塞区域PCC_R可以是其中设置有板接触插塞(图27的PCC1)的区域。这将在下面图27的描述中更具体地描述。
参照图26和图27，非易失性存储器件100可以包括外围逻辑结构PS和单元阵列结构CS。
外围逻辑结构PS可以包括传输晶体管PTR、下连接布线体PW和外围逻辑绝缘膜110。传输晶体管PTR可以在衬底101上。传输晶体管PTR可以包括在图22中的页缓冲器电路310中或者可以包括在图22中的地址解码器330中。
衬底101可以是体硅或绝缘体上硅(SOI)。在示例实施例中，衬底101可以是硅衬底或者可以包括其他材料。外围逻辑绝缘膜110可以形成在衬底101上。外围逻辑绝缘膜110可以包括例如氧化硅、氮化硅、氮氧化硅或低介电常数材料。
下连接布线体PW可以在外围逻辑绝缘膜110中。下连接布线体PW可以连接到传输晶体管PTR。
单元阵列结构CS可以包括在外围逻辑结构PS上的水平导电衬底USB，以及在水平导电衬底USB上的电极结构ST。
水平导电衬底USB可以在外围逻辑结构PS上。水平导电衬底USB可以包括第一开口OP1。第一开口OP1可以暴露或开口到外围逻辑结构PS的一部分。
水平导电衬底USB可以是公共源极板。在示例实施例中，水平导电衬底USB可以用作图25的公共源极线CSL。水平导电衬底USB可以包括导电半导体膜、金属硅化物膜或金属膜。
在示例实施例中，水平导电衬底USB可以形成为多层或单层。
填充绝缘膜148可以在外围逻辑结构PS上。填充绝缘膜148可以填充第一开口OP1。电极结构ST可以在水平导电衬底USB上。电极结构ST可以覆盖水平导电衬底USB的一部分。在示例实施例中，水平导电衬底USB可以包括在竖直方向Z上与电极结构ST重叠的第一区域，以及在竖直方向Z上与电极结构ST不重叠的第二区域。水平导电衬底USB的第二区域可以包括图26中的板接触插塞区域PCC_R。
电极结构ST可以包括在竖直方向Z上堆叠的多个电极焊盘EP1、EP2、EP3、EP4、EP5、EP6、EP7和EP8。电极结构ST可以包括在多个电极焊盘EP1、EP2、EP3、EP4、EP5、EP6、EP7和EP8之间的电极间绝缘膜ILD。
电极结构ST可以包括绝缘模制部IMS。绝缘模制部IMS可以在竖直方向Z上与水平导电衬底USB的第一开口OP1重叠。绝缘模制部IMS可以包括图26中的第二穿透电极区域THV_R2。绝缘模制部IMS可以包括具有蚀刻选择比的电极间绝缘膜ILD和牺牲模制绝缘膜ILD_SC。电极间绝缘膜ILD和牺牲模绝缘膜ILD_SC可以交替堆叠。例如，电极间绝缘膜ILD可以包括氧化硅，并且牺牲模制绝缘膜ILD_SC可以包括氮化硅。
字线切割区域WLC可以设置在电极结构ST中。字线切割区域WLC可以在第一方向X上延伸。每个字线切割区域WLC可以在第二方向Y上彼此间隔开。每个字线切割区域WLC可以完全切割电极结构ST。由两个相邻的字线切割区域WLC切割的电极结构ST可以形成存储块BLK1至BLKz之一。
多个竖直结构VS可以在水平导电衬底USB上。多个竖直结构VS可以穿透电极结构ST。多个竖直结构VS可以电连接到水平导电衬底USB。竖直结构VS可以包括在竖直方向Z上延伸的侧壁部，以及连接竖直结构VS的侧壁部的底部。竖直结构VS的侧壁部可以具有内部具有中空空间的管形，例如圆柱形或通心粉形。
第一层间绝缘膜142可以在外围逻辑结构PS上。第一层间绝缘膜142可以覆盖电极结构ST和水平导电衬底USB。第二层间绝缘膜144和第三层间绝缘膜146可以顺序形成在第一层间绝缘膜142上。字线切割区域WLC的一部分可以延伸到第二层间绝缘膜144。
位线BL可以在堆叠结构ST上。位线BL可以在第二方向Y上延伸。位线BL可以电连接到多个竖直结构VS中的至少一个竖直结构。
位线BL可以在第三层间绝缘膜146上。位线BL可以经由位线焊盘BL_PAD和位线插塞BL_PG电连接到竖直结构VS。位线BL、位线焊盘BL_PAD和位线插塞BL_PG均包括导电材料。
多个电极插塞WL_PG可以在第一至第三层间绝缘膜142、144和146中。多个电极插塞WL_PG可以在单元扩展区域CER中。
每个电极插塞WL_PG可以电连接到相应的电极焊盘EP1至EP8。相应的电极插塞WL_PG可以将相应的电极焊盘EP1至EP8与字线连接布线WL_CW连接。
第一穿透电极THV1可以在第一穿透电极区域THV_R1中。第一穿透电极THV1可以在竖直方向Z上延伸。第一穿透电极THV1可以在第一至第三层间绝缘膜142、144和146以及外围逻辑绝缘膜110中。第一穿透电极THV1可以不穿透电极结构ST。第一穿透电极THV1可以连接到下连接布线体PW和第一穿透电极连接布线THV1CW。
第一板接触插塞PCC1可以在板接触插塞区域PCC_R中。第一板接触插塞PCC1可以在竖直方向Z上延伸。第一板接触插塞PCC1可以在第一至第三层间绝缘膜142、144和146中。第一板接触插塞PCC1可以不穿透堆叠结构ST。
第一板接触插塞PCC1可以连接到水平导电衬底USB。第一板接触插塞PCC1可以在水平导电衬底USB的第二区域中电连接到水平导电衬底USB。第一板接触插塞PCC1可以连接到第一板接触连接布线PCC1CW。第一板接触插塞PCC1的一部分可以在水平导电衬底USB中。
第二穿透电极THV2可以在第二穿透电极区域THV_R2中。第二穿透电极THV2可以在竖直方向Z上延伸。第二穿透电极THV2可以在绝缘模制部IMS、填充绝缘膜148和外围逻辑绝缘膜110中。第二穿透电极THV2可以穿透堆叠结构ST(例如，绝缘模制部IMS)。第二穿透电极THV2可以在单元阵列区域CR中。第二穿透电极THV2可以穿过第一开口OP1。第二穿透电极THV2可以连接到下连接布线体PW和第二穿透电极连接布线THV2_CW。
图28是用于描述根据示例实施例的堆叠半导体器件的制造工艺的图。
参照图28，可以在第一晶片WF1和第二晶片WF2中形成相应的集成电路。可以在第一晶片WF1和第二晶片WF2中集成相同的电路，或者可以在第一晶片WF1和第二晶片WF2中集成不同的电路。例如，可以在第一晶片WF1中形成存储单元阵列，并且可以在第二晶片WF2中形成其他电路。尽管图28示出了两个晶片WF1和WF2的竖直堆叠(例如，晶片WF1堆叠在晶片WF2上)，但是可以竖直堆叠三个或更多个晶片。
在第一晶片WF1和第二晶片WF2中形成集成电路之后，将第一晶片WF1和第二晶片WF2接合。将接合的晶片WF1和WF2切割并分成多个芯片，其中每个芯片对应于包括竖直堆叠的第一半导体管芯SD1和第二半导体管芯SD2的半导体器件1003(例如，第一半导体管芯SD1堆叠在第二半导体管芯SD2上等)。第一晶片WF1的每个切割部分对应于第一半导体管芯SD1，并且第二晶片WF2的每个切割部分对应于第二半导体管芯SD2。
根据示例实施例，每个半导体器件1003可以包括在竖直方向上堆叠的第一半导体管芯SD1和第二半导体管芯SD2。每个半导体管芯SD1和SD2包括中心区域和围绕中心区域的外部区域。在第一半导体管芯SD1的中心区域中形成半导体集成电路。在第一半导体管芯SD1和第二半导体管芯SD2的外部区域中形成三维检测结构。在一些示例实施例中，三维检测结构可以包括单个导电回路，或者可以包括如上所述的两个导电回路。
图29和图30是示出了根据示例实施例的三维检测结构的竖直结构的截面图。
参照图29，可以在第一半导体管芯SD1和第二半导体管芯SD2中形成三维检测结构DSe。可以在第一半导体管芯SD1中形成存储单元结构，并且可以在第二半导体管芯SD2中形成外围电路。第二半导体管芯SD2可以包括半导体衬底SUB2和其中形成有第二半导体衬底SUB2的上部结构的介电层DLY2。第一半导体管芯SD1和第二半导体管芯SD2可以包括多个导电层。例如，第一半导体管芯SD1可以包括第一金属层ML1，并且介电层DLY2可以包括第二金属层ML2和第二多晶硅层PL2。金属层ML1和ML2可以是相应的半导体管芯SD1和SD2中的最上面的金属层。多晶硅层PL2可以包括栅极多晶硅层，半导体集成电路中的晶体管的栅极形成在该栅极多晶硅层中。
三维检测结构DSe可以包括第一半导体管芯SD1(即，堆叠结构中的最上面的半导体管芯)的第一导电层ML1中形成的多个顶部水平线段HLT、第二半导体管芯SD2(即，堆叠结构中的最下面的半导体管芯)的第二导电层PL2中形成的多个底部水平线段HLB、以及将顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSe。
如图29所示，第一导电层ML1可以对应于第一半导体管芯SD1的金属层之中的最上面的金属层，并且第二导电层PL2可以对应于第二半导体管芯SD2的多晶硅层。顶部水平线段HLT可以包括第一半导体管芯SD1的金属层ML1中形成的金属线图案MP1，并且底部水平线段HLB可以包括第二半导体管芯SD2的多晶硅层PL2中形成的多晶硅线图案PP2。
竖直线段VL可以包括竖直接触部VC1、TSV和VC2，以将金属层ML1中的金属线图案MP1与多晶硅层PL2中的多晶硅线图案PP连接。如图29中所示，竖直接触部可以包括穿透第一半导体管芯SD1的硅通孔TSV。竖直线段VL还可以包括中间导电层ML2中形成的导线图案MP2。
参照图30，三维检测结构DSe可以包括第一半导体管芯SD1(即，堆叠结构中的最上面的半导体管芯)的第一导电层ML1中形成的多个顶部水平线段HLT、第二半导体管芯SD2(即，堆叠结构中的最下面的半导体管芯)的第二导电层MLB中形成的多个底部水平线段HLB、以及将顶部水平线段HLT与底部水平线段HLB分别连接的多个竖直线段VL，从而形成三维检测结构DSe。
如图30所示，第一导电层ML1可以对应于第一半导体管芯SD1的金属层之中的最上面的金属层，并且第二导电层PL2可以对应于第二半导体管芯SD2的底表面上的金属层。顶部水平线段HLT可以包括第一半导体管芯SD1的金属层ML1中形成的金属线图案MP1，并且底部水平线段HLB可以包括第二半导体管芯SD2的底表面上的金属层MLB中形成的金属线图案MPB。
竖直线段VL可以包括竖直接触部TSV1、VC2和TSV2，以将金属层ML1中的金属线图案MP1与金属层MLB中的金属线图案MPB连接。如图30中所示，竖直接触部可以包括分别穿透第一半导体管芯SD1和第二半导体管芯SD2的硅通孔TSV1和TSV2。竖直线段VL还可以包括中间导电层ML2和PL2中分别形成的导线图案MP2和PP2。
如参照图29和图30所描述的，根据示例实施例的三维检测结构DSe可以在竖直方向Z上延伸到各种深度。使用三维检测结构，可以完全地检测各种类型的裂纹渗透。
图31是示出了根据示例实施例的图1中的半导体器件的示例的框图。
参照图31，半导体器件500可以是易失性存储器件，并且可以包括控制逻辑电路510、地址寄存器520、存储体控制逻辑电路530、刷新控制电路700、行地址多路复用器540、列地址锁存器550、行解码器560、列解码器570、存储单元阵列610、读出放大器单元585、I/O门控电路590、纠错码(ECC)引擎650、时钟缓冲器625、选通信号发生器235和数据I/O缓冲器620。
存储单元阵列610可以包括第一至第十六存储体阵列610a～610s。行解码器560可以包括分别耦接到第一至第十六存储体阵列610a～610s的第一至第十六行解码器560a～560s，列解码器570可以包括分别耦接到第一至第十六存储体阵列610a～610s的第一至第十六列解码器570a～570s，并且读出放大器单元585可以包括分别耦接到第一至第十六存储体阵列610a至610s的第一至第十六读出放大器585a至585s。
第一至第十六存储体阵列610a～610s、第一至第十六行解码器560a～560s、第一至第十六列解码器570a～570s、以及第一至第十六读出放大器585a～258s可以形成第一至第十六存储体。第一至第十六存储体阵列610a～610s中的每一个存储体阵列包括多条字线WL和多条位线BL的交叉处形成的多个存储单元MC。
地址寄存器520可以从外部存储控制器接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器520可以向存储体控制逻辑530提供接收到的存储体地址BANK_ADDR，可以向行地址多路复用器540提供接收到的行地址ROW_ADDR，并且可以向列地址锁存器550提供接收到的列地址COL_ADDR。
存储体控制逻辑电路530可以响应于存储体地址BANK_ADDR生成存储体控制信号。响应于存储体控制信号而激活第一至第十六行解码器560a～560s中的与存储体地址BANK_ADDR相对应的一个行解码器，并且响应于存储体控制信号而激活第一至第十六列解码器570a～570s中的与存储体地址BANK_ADDR相对应的一个列解码器。
行地址多路复用器540可以从地址寄存器520接收行地址ROW_ADDR，并且可以从刷新控制电路700接收刷新行地址REF_ADDR。行地址多路复用器540可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址多路复用器240输出的行地址SRA被施加到第一至第十六行解码器560a～560s。
刷新控制电路700可以在控制逻辑电路510的控制下在正常刷新模式下顺序增加或减少刷新行地址REF_ADDR。
第一至第十六行解码器560a～560s中的由存储体控制逻辑530激活的一个行解码器可以对从行地址多路复用器540输出的行地址SRA进行解码，并且可以激活与行地址SRA相对应的字线。例如，所激活的存储体行解码器向与行地址相对应的字线施加字线驱动电压。
列地址锁存器550可以从地址寄存器520接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些示例实施例中，在突发模式下，列地址锁存器550可以生成从接收到的列地址COL_ADDR递增的列地址COL_ADDR′。列地址锁存器550可以向第一至第十六列解码器570a～570施加临时存储或生成的列地址COL_ADDR′。
第一至第十六列解码器570a～570s中的被激活的一个列解码器通过I/O门控电路590激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
I/O门控电路590可以包括用于对输入/输出数据进行门控的电路，并且还可以包括输入数据掩码逻辑电路、用于存储从第一至第十六存储体阵列610a～610s输出的数据的读取数据锁存器、以及用于向第一至第十六存储体阵列610a～610s写入数据的写入驱动器。
从第一至第十六存储体阵列610a～610s中的所选择的一个存储体阵列读取的码字CW由耦接到要从中读取数据的所选择的一个存储体阵列的感测放大器感测，并且存储在读取数据锁存器中。在ECC引擎650对码字CW执行ECC解码之后，向数据I/O缓冲器620提供存储在读取数据锁存器中的码字CW作为数据DTA。数据I/O缓冲器620可以将数据DTA转换成数据信号DQ，并且可以向存储控制器一起发送数据信号DQ和数据选通信号DQS。
可以从存储控制器向数据I/O缓冲器620提供要写入第一至第十六存储体阵列610a～610s中的所选择的一个存储体阵列中的数据信号DQ。数据I/O缓冲器620可以将数据信号DQ转换成数据DTA，并且可以向ECC引擎650提供数据DTA。ECC引擎650可以对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎650可以向I/O门控电路590提供包括数据DTA和奇偶校验位的码字CW。I/O门控电路590可以通过写入驱动器将码字CW写入所选择的一个存储体阵列中的子页中。
数据I/O缓冲器620可以通过在半导体器件500的写入操作中将数据信号DQ转换为数据DTA来向ECC引擎650提供来自存储控制器的数据信号DQ，可以将数据DTA转换为来自ECC引擎650的数据信号DQ，并且可以在半导体器件500的读取操作中向存储控制器发送数据信号DQ和数据选通信号DQS。
ECC引擎650可以基于来自控制逻辑电路510的第二控制信号CTL2对数据DTA执行ECC编码并且可以对码字CW执行ECC解码。
时钟缓冲器525可以接收时钟信号CK，可以通过缓冲时钟信号CK来生成内部时钟信号ICK，并且可以向处理命令CMD和地址ADDR的电路组件提供内部时钟信号ICK。
选通信号发生器535可以接收时钟信号CK，可以基于时钟信号CK生成数据选通信号DQS，并且可以向数据I/O缓冲器620提供数据选通信号DQS。
控制逻辑电路510可以控制半导体器件500的操作。例如，控制逻辑电路510可以生成用于半导体器件500的控制信号以执行写入操作、读取操作、正常刷新操作。控制逻辑电路510可以包括对从存储控制器接收到的命令CMD进行解码的命令解码器511，以及设置半导体器件500的操作模式的模式寄存器512。
例如，命令解码器511可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号进行解码等来生成与命令CMD相对应的控制信号。控制逻辑电路510可以向I/O门控电路590提供第一控制信号CTL1，以及向ECC引擎650提供第二控制信号CTL2。
图32示出了图31的半导体器件中的第一存储体阵列的示例。
参照图32，第一存储体阵列310a包括多条字线WL0～WLm-1(m为大于2的自然数)、多条位线BL0～BLn-1(n为大于2的自然数)、以及设置在字线WL0～WLm-1与位线BL0～BLn-1之间的交叉处的多个存储单元MCs。每个存储单元MCs包括耦接到每条字线WL0～WLm-1和每条位线BL0～BLn-1的单元晶体管，以及耦接到单元晶体管的单元电容器。每个存储单元MC可以具有DRAM单元结构。字线WL0～WLm-1中的每一条字线在第一方向D1上延伸，并且位线BL1～BLn-1中的每一条位线在与第一方向D1交叉的第二方向D2上延伸。
耦接到多个存储单元MC的字线WL0～WLm-1可以称为第一存储体阵列310a的行，并且耦接到多个存储单元MC的位线BL0～BLn-1可以称为第一存储体阵列310a的列。
图33是用于说明根据示例实施例的半导体器件的平面图，并且图34是用于说明根据示例实施例的半导体器件的平面图。图35是沿图34的线III-III′截取的截面图。
在图33中，示出了晶片WF以描述根据示例实施例的半导体器件的制造工艺。在晶片WF中形成多个芯片区域CPR和围绕芯片区域CPR的划道SL。将晶片WF沿划道SL切割并且分成多个管芯。
接合多个晶片以形成多个半导体器件。下面将参照图34描述晶片WF中的部分T。
图34是用于描述根据示例实施例的半导体器件的图33中的部分T的放大图。
参照图34，半导体器件800可以包括芯片区域CPR、沿芯片区域CPR的边缘的划道SL、检测结构820、路径控制电路PCC、检测电路850。半导体器件800还可以包括设置在芯片区域CPR与划道SL之间的坝体区域DM，该坝体区域DM包括坝体结构830。
检测结构820可以通过坝体结构830从芯片区域CPR延伸到划道SL，并且可以以环形在划道SL中。路径控制电路PCC可以电连接到检测结构820，并且可以设置在芯片区域CPR中。路径控制电路PCC可以包括多个开关，并且可以控制检测结构820的电连接。
坝体区域DM可以隔离芯片区域CPR和划道SL，并且在平面图中可以具有环形或闭合曲线。包括至少一个坝体831和832的坝体结构830可以设置在坝体区域DM中。
芯片区域CPR可以是其中形成在芯片上实际操作的元件的区域。检测电路850可以包括在芯片区域CPR中。
围绕芯片区域CPR的划道SL可以是在将晶片WF切割成芯片时在损坏部分的情况下提供空间余量的地方。划道SL可以具有与芯片区域CPR的形状相对应的环形或矩形环形。
在划道SL中，可以提供各种图案，诸如标记图案、键图案以及用于制造监控和器件测试的图案。
在示例实施例中，可以在划道SL中形成包括与接合芯片相关联的接合金属(图35中的861a和862a)的接合金属图案。检测结构820可以设置在划道SL中并且接合金属图案可以构成检测结构820。
半导体器件800可以具有芯片到芯片(C2C)结构，其中第一芯片CP1位于第二芯片CP2上。在图35中，示出了第一芯片CP1耦接到第二芯片CP2的接合表面BS。
参照图35，在划道SL中，第一芯片CP1可以包括第一接合金属图案并且第二芯片CP2可以包括第二接合金属图案。第一芯片CP1和第二芯片CP2可以通过彼此接合的第一接合金属和第二接合金属而彼此接合。当构成第一接合金属图案的第一接合金属861a和构成第二接合金属图案的第二接合金属862a由于制造问题或裂缝而未正确地彼此连接时，电信号可能无法传送至划道SL中的检测结构820，或者电信号出现异常现象。因此，检测电路850可以基于检测结构820中的电信号来确定划道SL中是否存在缺陷。
参照图35，设置在划道SL上的检测结构820可以包括第一接合金属861a、第二接合金属862a、第一水平线881a和第二水平线882a、以及第一接触插塞871a和第二接触插塞871b。第一水平线881a和第二水平线882a可以电连接到路径控制电路PCC。第一接触插塞871a和第二接触插塞871b可以将第一水平线881a和第二水平线882a分别连接到第一接合金属861a和第二接合金属862a。第一水平线881a和第二水平线882a中的至少一个可以连接到从芯片区域CPR延伸到划道SL的连接线结构，用于与第一接合金属861a和第二接合金属862a的电连接。例如，第一水平线881a和第二水平线882a中的至少一个可以穿透坝体结构830。第一水平线881a和第二水平线882a中的至少一个可以与坝体结构830绝缘。
坝体结构830是将芯片区域CPR与划道SL分离的区域。坝体结构830可以通过围绕芯片区域CPR来限定芯片区域CPR和划道SL。坝体结构830可以通过竖直穿透第一芯片CP1和第二芯片CP2来将芯片区域CPR与划道SL分离。坝体结构830可以防止划道SL中出现的裂纹进入芯片区域CPR。坝体结构830可以防止外部湿气进入芯片区域CPR。
坝体结构830可以包括至少一个坝体。坝体结构830可以包括内坝体831和外坝体832。内坝体831可以邻近芯片区域CPR围绕芯片区域CPR，并且外坝体832可以邻近划道围绕内坝体831。内坝体831和外坝体832中的每一个都可以具有与芯片区域CPR的形状相对应的形状。
坝体结构830可以包括检测结构820穿过的THV。例如，内坝体831和外坝体832中的每一个包括THV。内坝体831可以包括第一THV TH1，并且外坝体832可以包括第二THV TH2。
半导体器件800还可以包括耦接到检测结构820的第一端的测试输入焊盘PTI，以及耦接到检测结构820的第二端的测试输出焊盘PTO。例如，外部测试器通过测试输入焊盘PSI沿正向和第二方向将测试输入信号施加到检测结构820，并且检测电路850可以基于测试输出焊盘PTO处提供的正向测试输出信号与反向测试输出信号之间的差来确定划道SL中是否出现裂纹以及裂纹的位置。
图36是根据示例实施例的半导体器件的截面图。
参照图36，半导体器件2000可以是非易失性存储器件并且可以具有芯片到芯片(C2C)结构。在下文中，将半导体器件2000称为非易失性存储器件。C2C结构可以指通过在第一晶片上制造包括存储单元区域或单元区域CELL的上芯片，在与第一晶片分离的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合而形成的结构。这里，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属可以包括使用Cu-to-Cu接合的铜(Cu)时。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。单元区域CELL可以对应于图28中的第一半导体管芯SD1，并且外围电路区域PERI可以对应于图28中的第二半导体管芯SD2。
非易失性存储器件2000的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的多个电路元件2220a、2220b和2220c、分别连接到多个电路元件2220a、2220b、2220c的第一金属层2230a、2230b、2230c、以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻率的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电阻率的铜形成。
在图22所示的示例实施例中，尽管仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，还可以在第二金属层2240a、2240b和2240c上形成一层或多层附加金属层。形成在第二金属层2240a、2240b和2240c上的一层或多层附加金属层的至少一部分可以由电阻率低于形成第二金属层2240a、2240b、2240b和2240c的铜的电阻率的铝等形成。
层间绝缘层2215可以设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b、2220c、第一金属层2230a、2230b、2230c、以及第二金属层2240a、2240b、2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等绝缘材料。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属2271b和2272b可以电接合到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属2371b和2372b可以称为第一金属焊盘，并且外围电路区域PERI中的下接合金属2271b和2272b可以称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元是CELL可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以在垂直于第二衬底2310的上表面的竖直方向Z(例如，Z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可以分别布置在多条字线2330之上和之下，并且多条字线2330可以设置在至少一条串选择线与至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底2310的上表面的竖直方向Z上延伸，并且穿过多条字线2330、至少一条串选择线以及至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触部，并且第二金属层2360c可以是位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第二方向Y(例如，Y轴方向)上延伸。
在图36所示的示例实施例中，可以将其中设置有沟道结构CH、位线2360c等的区域定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可以电连接到电路元件2220c，电路元件2220c在外围电路区域PERI中提供页缓冲器2393。位线2360c可以连接到单元区域CELL中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到下接合金属2271c和2272c，该下接合金属2271c和2272c连接到页缓冲器2393的电路元件2220c。
在字线接合区域WLBA中，多条字线2330可以在平行于第二衬底2310的上表面并垂直于第二方向Y的第一方向X(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。多条字线2330和多个单元接触插塞2340可以在由在第一方向X上以不同长度延伸的多条字线2330的至少一部分设置的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以顺序连接到与多条字线2330连接的多个单元接触插塞2340的上部。多个单元接触插塞2340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b连接到外围电路区域PERI。
多个单元接触插塞2340可以电连接到在外围电路区域PERI中形成行解码器2394的电路元件2220b。在示例实施例中，形成行解码器2394的电路元件2220b的操作电压可以不同于形成页缓冲器2393的电路元件2220c的操作电压。例如，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源线接触插塞2380可以由诸如金属、金属化合物、多晶硅等导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部。例如，其中设置公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘2205和2305可以设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分离。此外，侧绝缘膜可以设置在第一输入/输出接触插塞2203与第一衬底2210之间以将第一输入/输出接触插塞2203与第一衬底2210电分离。
覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，并且第二输入/输出焊盘2305可以设置在上绝缘膜2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303和/或下接合金属2272a等连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个。第二输入/输出焊盘2305电连接到电路元件2220a。
根据示例实施例，第二衬底2310和公共源极线2320可以不设置在其中设置有第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305可以在竖直方向Z上与字线2330不重叠。第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区域CELL的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据示例实施例中，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，非易失性存储器件2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或者设置在第二衬底2310上的第二输入/输出焊盘2305。备选地，非易失性存储器件2000可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每一个中，设置在最上面的金属层中的金属图案可以设置为虚拟图案或者最上面的金属层可以不存在。
在外部焊盘接合区域PA中，非易失性存储器件2000可以包括下金属图案2273a，该下金属图案2273a对应于形成在单元区域CELL的最上面的金属层中的上金属图案2372a，并且在外围电路区域PERI的最上面的金属层中具有与单元区域CELL的上金属图案2372a相同的截面形状以便彼此连接。在外围电路区域PERI中，外围电路区域PERI的最上面的金属层中形成的下金属图案2273a可以不连接到接触部。类似地，在外部焊盘接合区域PA中，上金属图案2372a可以形成在单元区域CELL的最上面的金属层中，该上金属图案2372a对应于外围电路区域PERI的最上面的金属层中形成的下金属图案2273a，并且具有与外围电路区域PERI的下金属图案2273a相同的形状。上金属图案2372a可以包括在上接合金属2371a和2372a中。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过Cu-to-Cu接合电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，上金属图案2392可以形成在单元区域CELL的最上面的金属层中，该上金属图案2392对应于外围电路区域PERI的最上面的金属层中形成的下金属图案2252，并且具有与外围电路区域PERI的下金属图案2252相同的截面形状。在单元区域CELL的最上面的金属层中形成的上金属图案2392上可以不形成接触部。下金属图案2252可以包括在下接合金属2251和2252中。
在示例实施例中，对应于单元区域CELL和外围电路区域PERI中的一个中的最上面的金属层中形成的金属图案，具有与金属图案相同的截面形状的加强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一个中的最上面的金属层中。可以不在加强金属图案上形成接触部。
字线电压可以通过外围电路区域PERI中的下接合金属2271b和2272b以及单元区域CELL的上接合金属2371b和2372b被施加到单元区域CELL中的至少一个存储块。
图37是示出了根据示例实施例的图36的半导体器件中的外围电路区域的平面图。
参照图37，外围电路区域PERI可以包括在第一方向X上设置的行解码器区域RDR1、RDR2和RDR3、在第二方向Y上设置在行解码器区域RDR1和RDR2之间的页缓冲器驱动器区域PBD1、页缓冲器区域PGR1、内部外围电路区域IPER1、页缓冲器区域PGR2和页缓冲驱动区域PBD2、在第二方向Y上设置在行解码器区域RDR2和RDR3之间的页缓冲驱动区域PBD3、页缓冲器区域PGR3、内部外围电路区域IPER2、以及在第二方向Y上与行解码器区域RDR1、RDR2和RDR3相邻的焊盘区域PDR。
页缓冲器区域PGR1和PGR2可以在第二方向Y上彼此间隔开，并且页缓冲器区域PGR3和PGR4可以在第二方向Y上彼此间隔开。缓冲器区域PGR1和PGR2可以在第一方向X上与页缓冲器区域PGR3和PGR4间隔开。
行解码器可以设置在行解码器区域RDR1、RDR2和RDR3中的每一个中，包括多个页缓冲器的页缓冲器电路可以设置在页缓冲器区域PGR1、PGR2、PGR3和PGR4中，页缓冲器驱动器可以设置在页缓冲器驱动器区域PBD1、PBD2、PBD3和PBD4中的每一个中，并且泵浦和选择电路分别设置在内部外围电路区域IPER1和IPER2中。
行解码器区域RDR1、RDR2和RDR3，页缓冲器区域PGR1、PGR2、PGR3和PGR4，页缓冲器驱动器区域PBD1、PBD2、PBD3和PBD4以及内部外围电路区域IPER1和IPER2可以对应于外围电路区域PERI的中心区域。
页缓冲器区域PGR1、PGR2、PGR3和PGR4可以分别称为第一子电路区域、第二子电路区域、第三子电路区域和第四子电路区域。
页缓冲器区域PGR1、PGR2、PGR3和PGR4可以设置在与图36中的位线接合区域相对应的区域中。
图38示出了根据示例实施例的检测结构设置在图37的外围电路区域中。
参照图38，第一检测结构DS1可以形成为围绕中心区域中的页缓冲器区域PGR1和PGR2，并且可以连接到设置在焊盘区域PDR中的第一路径控制电路PCCa。第二检测结构DS2可以形成为围绕中心区域中的页缓冲器区域PGR3和PGR4，并且可以连接到设置在焊盘区域PDR中的第二路径控制电路PCCb。
第一路径控制电路PCCa和第二路径控制电路PCCb中的每一个都可以采用图3中的路径控制电路1100a。此外，第一路径控制电路PCCa和第二路径控制电路PCCb中的每一个都可以连接到诸如图34中的检测电路850等检测电路。检测电路可以通过第一路径控制电路PCCa和第二路径控制电路PCCb中的每一个沿正向和第二方向将测试输入信号施加到第一检测结构DS1和第二检测结构DS2中的每一个，并且可以基于正向测试输出信号与反向测试输出信号之间的差来确定图36的半导体器件2000中是否存在缺陷。检测电路可以通过第一路径控制电路PCCa和第二路径控制电路PCCb中的每一个沿一个方向将测试输入信号施加到第一检测结构DS1和第二检测结构DS2中的每一个，并且可以基于通过第一检测结构DS1的第一测试输出信号与通过第二检测结构DS2的第二测试输出信号之间的差来确定半导体器件2000中缺陷的位置。
图39示出了根据示例实施例的图38中的第一检测结构的一部分。
参照图39，可以通过在页缓冲器区域PGR1(即，第一子电路区域)和页缓冲器区域PGR2(即，第二子电路区域)的边缘处在第一方向X或第二方向Y上将单元区域CELL的上接合金属2371交替地连接到上接合金属2371上方的上金属层2360，以及在页缓冲器区域PGR1(即，第一子电路区域)和页缓冲器区域PGR2(即，第二子电路区域)的边缘处在第一方向X或第二方向Y上将外围电路区域PERI的下接合金属2271交替地连接到下接合金属2271下方的下金属层2240，来设置第一检测结构DS1。第一检测结构DS1可以以例如链状配置交替地穿过单元区域CELL和外围电路区域PERI的边界。第一检测结构DS1的输入端节点和输出端节点可以连接到图38中的第一路径控制电路PCCa。
可以通过在页缓冲器区域PGR3(即，第三子电路区域)和页缓冲器区域PGR4(即，第四子电路区域)的边缘处在第一方向X或第二方向Y上将单元区域CELL的上接合金属2371交替地连接到上接合金属2371上方的上金属层2360，以及在页缓冲器区域PGR3(即，第三子电路区域)和页缓冲器区域PGR4(即，第四子电路区域)的边缘处在第一方向X或第二方向Y上将外围电路区域PERI的下接合金属2271交替地连接到下接合金属2271下方的下金属层2240，来设置第二检测结构DS2。第二检测结构DS2可以以链状配置交替地穿过单元区域CELL和外围电路区域PERI的边界。第二检测结构DS2的输入端节点和输出端节点可以连接到图39中的第二路径控制电路PCCb。
图40是根据示例实施例的半导体器件的截面图。
参照图40，半导体器件5000可以是非易失性存储二器件。在下文中，将半导体器件5000称为存储器件。存储器件5000可以具有芯片到芯片(C2C)结构。包括单元区域的至少一个上芯片和包括外围电路区域PREG的下芯片可以分别制造，然后可以通过接合的方法将至少一个上芯片和下芯片彼此连接以实现C2C结构。例如，接合方法可以意味着将上芯片的最上面的金属层中形成的接合金属图案电连接或物理连接到下芯片的最上面的金属层中形成的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。或者，接合金属图案可以由铝(Al)或钨(W)形成。
存储器件5000可以包括包含单元区域的至少一个上芯片。例如，如图40所示，存储器件5000可以包括两个上芯片。然而，上芯片的数量不限于此。在存储器件5000包括两个上芯片的情况下，可以分别制造包括第一单元区域CREG1的第一上芯片、包括第二单元区域CREG2的第二上芯片、以及包括外围电路区域PREG的下芯片，然后，第一上芯片、第二上芯片和下芯片可以通过接合方法彼此连接以制造存储器件5000。第一上芯片可以被翻转然后可以通过接合方法连接到下芯片，并且第二上芯片也可以被翻转然后可以通过接合方法连接到第一上芯片。在下文中，将基于第一上芯片和第二上芯片中的每一个被翻转之前定义第一上芯片和第二上芯片中的每一个的上部和下部。在这方面，下芯片的上部可以意味着基于+Z轴方向定义的上部，并且第一上芯片和第二上芯片中的每一个的上部可以意味着基于图40中的-Z轴方向定义的上部。然而，本公开的示例实施例不限于此。在一些示例实施例中，第一上芯片和第二上芯片中的一个可以被翻转，然后可以通过接合方法连接到对应的芯片。
存储器件5000的外围电路区域PREG以及第一单元区域CREG1和第二单元区域CREG2可以分别称为第一层、第二层和第三层，并且存储器件5000可以包括在竖直方向上堆叠的M个层。这里，M是大于2的自然数。
根据示例实施例的检测结构可以设置在M个层的每一层中，并且检测电路可以基于测试输入信号来确定M个层中的每一层或者整个M个层中是否存在缺陷。在这种情况下，检测结构可以包括导电回路，并且导电回路可以包括将M个层中的相邻层的上层的顶部水平线段的一部分与相邻层的下层的底部水平线段的一部分连接的接合金属。
存储器件5000的外围电路区域PREG以及第一单元区域CREG1和第二单元区域CREG2中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PREG可以包括第一衬底5210和形成在第一衬底5210上的多个电路元件5220a、5220b和5220c。包括一个或多个绝缘层的层间绝缘层5215可以设置在多个电路元件5220a、5220b和5220c上，并且与多个电路元件5220a、5220b和5220c电连接的多条金属线可以设置在层间绝缘层5215中。例如，多条金属线可以包括连接到多个电路元件5220a、5220b和5220c的第一金属线5230a、5230b和5230c，以及形成在第一金属线5230a、5230b和5230c上的第二金属线5240a、5240b和5240c。多条金属线可以由各种导电材料中的至少一种形成。例如，第一金属线5230a、5230b和5230c可以由具有相对高的电阻率的钨形成，并且第二金属线5240a、5240b和5240c可以由具有相对低的电阻率的铜形成。
示出并描述了第一金属线5230a、5230b和5230c以及第二金属线5240a、5240b和5240c的示例。然而，本公开的示例实施例不限于此。在一些示例实施例中，至少一条或多条附加金属线还可以形成在第二金属线5240a、5240b和5240c上。在这种情况下，第二金属线5240a、5240b和5240c可以由铝形成，并且形成在第二金属线5240a、5240b和5240c上的至少一些附加金属线可以由电阻率低于第二金属线5240a、5240b和5240c的铝的电阻率的铜形成。
层间绝缘层5215可以设置在第一衬底5210上，并且可以包括诸如氧化硅和/或氮化硅等绝缘材料。
第一单元区域CREG1和第二单元区域CREG2中的每一个可以包括至少一个存储块。第一单元区域CREG1可以包括第二衬底5310和公共源极线5320。多条字线5330(5331至5338)可以在垂直于第二衬底5310的顶表面的方向(即，Z轴方向)上堆叠在第二衬底5310上。串选择线和地选择线可以设置在字线5330之上和之下，并且多条字线5330可以设置在串选择线与地选择线之间。同样，第二单元区域CREG2可以包括第三衬底5410和公共源极线5420，并且多条字线5430(5431至5438)可以在垂直于第三衬底5410的顶表面的方向(即，Z轴方向)上堆叠在第三衬底5410上。第二衬底5310和第三衬底5410中的每一个衬底可以由各种材料中的至少一种形成，并且可以是例如硅衬底、硅锗衬底、锗衬底、或者在单晶硅衬底上生长具有单晶外延层的衬底。多个沟道结构CH可以形成在第一单元区域CREG1和第二单元区域CREG2中的每一个中。
在一些示例实施例中，如区域“A1”所示，沟道结构CH可以设置在位线接合区域BLBA中，并且可以在垂直于第二衬底5310的顶表面的方向上延伸以穿透字线5330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层。沟道层可以电连接到位线接合区域BLBA中的第一金属线5350c和第二金属线5360c。例如，第二金属线5360c可以是位线并且可以通过第一金属线5350c连接到沟道结构CH。位线5360c可以在平行于第二衬底5310的顶表面的第一方向(例如，Y轴方向)上延伸。
在一些示例实施例中，如区域“A2”中所示，沟道结构CH可以包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可以通过形成下沟道LCH的工艺和形成上沟道UCH的工艺而形成。下沟道LCH可以在垂直于第二衬底5310的顶表面的方向上延伸以穿透公共源极线5320和下字线5331和5332。下沟道LCH可以包括数据存储层、沟道层和填充绝缘层，并且可以连接到上沟道UCH。上沟道UCH可以穿透上字线5333至5338。上沟道UCH可以包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可以电连接到第一金属线5350c和第二金属线5360c。随着沟道长度的增加，由于制造工艺的特性，可能难以形成具有基本均匀宽度的沟道。根据示例实施例的存储器件5000可以包括由于顺序执行的工艺形成的下沟道LCH和上沟道UCH而具有提高的宽度均匀性的沟道。
在沟道结构CH包括如区域“A2”中所示的下沟道LCH和上沟道UCH的情况下，位于下沟道LCH与上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH与上沟道UCH之间的边界相邻的字线5332和5333可以是虚设字线。在这种情况下，数据可能不会存储在连接到虚设字线的存储单元中。备选地，与连接到虚设字线的存储单元相对应的页数可以小于与连接到普通字线的存储单元相对应的页数。施加到虚设字线的电压电平可以不同于施加到普通字线的电压电平，并且从而能够减少下沟道LCH与上沟道UCH之间的不均匀沟道宽度对存储器件的操作的影响。
在区域“A2”中，下沟道LCH所穿透的下字线5331和5332的数量少于上沟道UCH所穿透的上字线5333至5338的数量。然而，本公开的示例实施例不限于此。在一些实施例中，下沟道LCH所穿透的下字线的数量可以等于或大于上沟道UCH所穿透的上字线的数量。此外，设置在第二单元区域CREG2中的沟道结构CH的结构特征和连接关系可以与设置在第一单元区域CREG1中的沟道结构CH基本相同。
在位线接合区域BLBA中，第一贯通电极THV1可以设置在第一单元区域CREG1中，并且第二贯通电极THV2可以设置在第二单元区域CREG2中。如图29所示，第一贯通电极THV1可以穿透公共源极线5320和多条字线5330。在一些示例实施例中，第一贯通电极THV1还可以穿透第二衬底5310。第一贯通电极THV1可以包括导电材料。备选地，第一贯通电极THV1可以包括被绝缘材料围绕的导电材料。第二贯通电极THV2可以具有与第一贯通电极THV1相同的形状和结构。
在一些示例实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案5372d和第二贯通金属图案5472d彼此电连接。第一贯通金属图案5372d可以形成在包括第一单元区域CREG1的第一上芯片的底端处，并且第二贯通金属图案5472d可以形成在包括第二单元区域CREG2的第二上芯片的顶端处。第一贯通电极THV1可以电连接到第一金属线5350c和第二金属线5360c。下过孔5371d可以形成在第一贯通电极THV1与第一贯通金属图案5372d之间，并且上过孔5471d可以形成在第二贯通电极THV2与第二贯通金属图案5472d之间。第一贯通金属图案5372d和第二贯通金属图案5472d可以通过接合方法彼此连接。
此外，在位线接合区域BLBA中，上金属图案5252可以形成在外围电路区域PERI的最上面的金属层中，并且具有与上金属图案5252相同形状的上金属图案5392可以形成在第一单元区域CREG1的最上面的金属层中。第一单元区域CREG1的上金属图案5392和外围电路区域PREG的上金属图案5252可以通过接合方法彼此电连接。在位线接合区域BLBA中，位线5360c可以电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PREG的一些电路元件5220c可以构成页缓冲器，并且位线5360c可以通过第一单元区域CREG1的上接合金属图案5370c和外围电路区域PERI的上接合金属图案5270c电连接到构成页缓冲器的电路元件5220c。
继续参照图29，在字线接合区域WLBA中，第一单元区域CREG1的字线5330可以在平行于第二衬底5310的顶表面的第二方向(例如，X轴方向)上延伸并且可以连接到多个单元接触插塞5340(5341到5347)。第一金属线5350b和第二金属线5360b可以顺序连接到与字线5330电连接的单元接触插塞5340上。在字线接合区域WLBA中，单元接触插塞5340可以通过第一单元区域CREG1的上接合金属图案5370b和外围电路区域PERI的上接合金属图案5270b连接到外围电路区域PREG。
单元接触插塞5340可以电连接到包括在外围电路区域PERI中的行解码器。例如，外围电路区域PREG的一些电路元件5220b可以构成行解码器，单元接触插塞5340可以通过第一单元区域CREG1的上接合金属图案5370b和外围电路区域PERI的上接合金属图案5270b电连接到构成行解码器的电路元件5220b。在一些示例实施例中，构成行解码器的电路元件5220b的操作电压可以不同于构成页缓冲器的电路元件5220c的操作电压。例如，构成页缓冲器的电路元件5220c的操作电压可以大于构成行解码器的电路元件5220b的操作电压。
同样，在字线接合区域WLBA中，第二单元区域CREG2的字线5430可以在平行于第三衬底5410的顶表面的第二方向(例如，X轴方向)上延伸并且可以连接到多个单元接触插塞5440(5441至5447)。单元接触插塞5440可以通过第二单元区域CREG2的上金属图案以及第一单元区域CREG1的下金属图案和上金属图案以及单元接触插塞5348连接到外围电路区域PREG。
在字线接合区域WLBA中，上接合金属图案5370b可以形成在第一单元区域CREG1中，并且上接合金属图案5270b可以形成在外围电路区域PERI中。第一单元区域CREG1的上接合金属图案5370b和外围电路区域PREG的上接合金属图案5270b可以通过接合方法彼此电连接。上接合金属图案5370b和上接合金属图案5270b可以由铝、铜或钨形成。
在外部焊盘接合区域PA中，下金属图案5371e可以形成在第一单元区域CREG1的下部，并且上金属图案5472a可以形成在第二单元区域CREG2的上部。第一单元区域CREG1的下金属图案5371e和第二单元区域CREG2的上金属图案5472a可以通过接合方法在外部焊盘接合区域PA中彼此连接。同样，上金属图案5372a可以形成在第一单元区域CREG1的上部，并且上金属图案5272a可以形成在外围电路区域PERI的上部。第一单元区域CREG1的上金属图案5372a和外围电路区域PREG的上金属图案5272a可以通过接合方法彼此连接。
公共源极线接触插塞5380和5480可以设置在外部焊盘接合区域PA中。公共源极线接触插塞5380和5480可以由诸如金属、金属化合物和/或掺杂多晶硅等导电材料形成。第一单元区域CREG1的公共源极线接触插塞5380可以电连接到公共源极线5320，并且第二单元区域CREG2的公共源极线接触插塞5480可以电连接到公共源极线5420。第一金属线5350a和第二金属线5360a可以顺序堆叠在第一单元区域CREG1的公共源极线接触插塞5380上，并且第一金属线5450a和第二金属线5460a可以顺序堆叠在第二单元区域CREG2的公共源极线接触插塞5480上。
输入/输出焊盘5205、5405和5406可以设置在外部焊盘接合区域PA中。参照图29，下绝缘层5201可以覆盖第一衬底5210的底表面，并且第一输入/输出焊盘5205可以形成在下绝缘层5201上。第一输入/输出焊盘5205可以通过第一输入/输出接触插塞5203连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个，并且可以通过下绝缘层5201与第一衬底5210分离。此外，侧绝缘层可以设置在第一输入/输出接触插塞5203与第一衬底5210之间以将第一输入/输出接触插塞5203与第一衬底5210电隔离。
覆盖第三衬底5410的顶表面的上绝缘层5401可以形成在第三衬底5410上。第二输入/输出焊盘5405和/或第三输入/输出焊盘5406可以设置在上绝缘层5401上。第二输入/输出焊盘5405可以通过第二输入/输出接触插塞5403和5303连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个，并且第三输入/输出焊盘5406可以通过第三输入/输出接触插塞5404和5304连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个。
在一些示例实施例中，第三衬底5410可以不设置在其中设置有输入/输出接触插塞的区域中。例如，如区域“B”所示，第三输入/输出接触插塞5404可以在平行于第三衬底5410的顶表面的方向上与第三衬底5410分离，并且可以穿透第二单元区域CREG2的层间绝缘层5415以连接到第三输入/输出焊盘5406。在这种情况下，第三输入/输出接触插塞5404可以通过各种工艺中的至少一种形成。
在一些示例实施例中，如区域“B1”所示，第三输入/输出接触插塞5404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞5404的直径可以朝向上绝缘层5401逐渐变大。在这点上，在区域“A1”中描述的沟道结构CH的直径可以朝向上绝缘层5401逐渐变小，但是第三输入/输出接触插塞5404的直径可以朝向上绝缘层5401逐渐变大。例如，第三输入/输出接触插塞5404可以在第二单元区域CREG2和第一单元区域CREG1通过接合方法彼此接合之后形成。
在一些示例实施例中，如区域“B2”所示，第三输入/输出接触插塞5404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞5404的直径可以朝向上绝缘层5401逐渐变小。在这点上，与沟道结构CH一样，第三输入/输出接触插塞5404的直径可以朝向上绝缘层5401逐渐变小。例如，第三输入/输出接触插塞5404可以在第二单元区域CREG2和第一单元区域CREG1彼此结合之前与单元接触插塞5440一起形成。
在一些示例实施例中，输入/输出接触插塞可以与第三衬底5410重叠。例如，如区域“C”所示，第二输入/输出接触插塞5403可以在第三方向(例如，Z轴方向)上穿透第二单元区域CREG2的层间绝缘层5415，并且可以通过第三衬底5410电连接到第二输入/输出焊盘5405。在这种情况下，第二输入/输出接触插塞5403和第二输入/输出焊盘5405的连接结构可以通过多种方法实现。
在一些示例实施例中，如区域“C1”中所示，开口5408可以形成为穿透第三衬底5410，并且第二输入/输出接触插塞5403可以通过形成在第三衬底5410中的开口5408直接连接到第二输入/输出焊盘5405。在这种情况下，如区域“C1”所示，第二输入/输出接触插塞5403的直径可以朝向第二输入/输出焊盘5405逐渐变大。然而，本公开的示例实施例不限于此，并且在一些示例实施例中，第二输入/输出接触插塞5403的直径可以朝向第二输入/输出焊盘5405逐渐变小。
在一些示例实施例中，如区域“C2”中所示，可以形成穿透第三衬底5410的开口5408，并且可以在开口5408中形成接触部5407。接触部5407的一端可以连接到第二输入/输出焊盘5405，并且接触部5407的另一端可以连接到第二输入/输出接触插塞5403。因此，第二输入/输出接触插塞5403可以通过开口5408中的接触部5407电连接到第二输入/输出焊盘5405。在这种情况下，如区域“C2”中所示，接触部5407的直径可以朝向第二输入/输出焊盘5405逐渐变大，并且第二输入/输出接触插塞5403的直径可以朝向第二输入/输出焊盘5405逐渐变小。例如，第二输入/输出接触插塞5403可以在第二单元区域CREG2和第一单元区域CREG1彼此接合之前与单元接触插塞5440一起形成，并且接触部5407可以在第二单元区域CREG2和第一单元区域CREG1彼此接合之后形成。
在区域“C3”所示的一些示例实施例中，与区域“C2”的实施例相比，阻挡部5409还可以形成在第三衬底5410的开口5408的底端上。阻挡部5409可以是与公共源极线5420形成在相同层中的金属线。备选地，阻挡部5409可以是与至少一条字线5430形成在相同层中的金属线。第二输入/输出接触插塞5403可以通过接触部5407和阻挡部5409电连接到第二输入/输出焊盘5405。
与第二单元区域CREG2的第二输入/输出接触插塞5403和第三输入/输出接触插塞5404一样，第一单元区域CREG1的第二输入/输出接触插塞5303和第三输入/输出接触插塞5304中的每一个的直径可以朝向下金属图案5371e逐渐变小或者可以朝向下金属图案5371e逐渐变大。
在一些实施例中，狭缝5411可以形成在第三衬底5410中。例如，狭缝5411可以形成在外部焊盘接合区域PA的特定位置处。例如，如区域“D”所示，当在平面图中观察时，狭缝5411可以位于第二输入/输出焊盘5405与单元接触插塞5440之间。或者，当在平面图中观察时，第二输入/输出焊盘5405可以位于狭缝5411与单元接触插塞5440之间。
在一些实施例中，如区域“D1”中所示，狭缝5411可以形成为穿透第三衬底5410。例如，狭缝5411可以用于防止第三衬底5410在形成开口5408时出现细微裂纹。然而，本公开的实施例不限于此，并且在一些示例实施例中，狭缝5411可以形成为具有从第三衬底5410的厚度的约60％至约70％的范围的深度。
在一些示例实施例中，如区域“D2”中所示，导电材料5412可以形成在狭缝5411中。例如，导电材料5412可以用于将驱动外部焊盘接合区域PA中的电路元件时出现的漏电流释放到外部。在这种情况下，导电材料5412可以连接到外部地线。
在一些示例实施例中，如区域“D3”中所示，绝缘材料5413可以形成在狭缝5411中。例如，绝缘材料5413可以用于将设置在外部焊盘接合区域PA中的第二输入/输出焊盘5405和第二输入/输出接触插塞5403与字线接合区域WLBA电隔离。由于绝缘材料5413形成在狭缝5411中，所以可以防止通过第二输入/输出焊盘5405提供的电压影响字线接合区域WLBA中设置在第三衬底5410上的金属层。
在一些示例实施例中，可以选择性地形成第一至第三输入/输出焊盘5205、5405和5406。例如，存储器件5000可以实现为仅包括设置在第一衬底5210上的第一输入/输出焊盘5205，从而仅包括设置在第三衬底5410上的第二输入/输出焊盘5405，或者仅包括设置在上绝缘层5401上的第三输入/输出焊盘5406。
在一些实施例中，第一单元区域CREG1的第二衬底5310或第二单元区域CREG2的第三衬底5410中的至少一个可以用作牺牲衬底并且可以在接合工艺之前或之后被完全或部分去除。在去除衬底之后可以堆叠附加层。例如，第一单元区域CREG1的第二衬底5310可以在外围电路区域PREG与第一单元区域CREG1的接合工艺之前或之后被去除，然后，可以形成将公共源极线5320的顶表面覆盖的绝缘层或用于连接的导电层。同样，第二单元区域CREG2的第三衬底5410可以在第一单元区域CREG1和第二单元区域CREG2的接合工艺之前或之后被去除，然后，可以形成将公共源极线5420的顶表面覆盖的上绝缘层5401或用于连接的导电层。
根据示例实施例的检测结构可以应用于使用半导体管芯形成的任何电子设备和系统。例如，本公开可以应用于诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板电脑、笔记本电脑，个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航设备、可穿戴设备、物联网(IoT)设备、万物联网(IoE)设备、电子书阅读器、虚拟现实(VR)设备、增强现实(AR)设备、机器人设备、无人机、汽车等系统。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本公开的新颖教导和优点的前提下，能够在示例实施例中进行多种修改。相应地，所有这种修改旨在包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种半导体器件，包括：
半导体管芯，包括其中设置有半导体集成电路的中心区域和围绕所述中心区域的外部区域；
检测结构，设置在所述外部区域中；
路径控制电路，包括被配置为控制所述检测结构的电连接的多个开关；以及
检测电路，被配置为基于差分信号来确定所述半导体管芯中是否存在缺陷以及所述缺陷的位置，所述差分信号对应于经由所述路径控制电路分别在正向和反向上通过所述检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
2.根据权利要求1所述的半导体器件，其中，所述检测结构包括：
第一导电段，通过输入端节点连接到所述路径控制电路并延伸穿过所述外部区域的左下角区域；
第二导电段，在第一节点处连接到所述第一导电段并延伸穿过所述外部区域的左上角区域；
第三导电段，在第二节点处连接到所述第二导电段并延伸穿过所述外部区域的右上角区域；以及
第四导电段，在第三节点处连接到所述第三导电段并延伸穿过所述外部区域的右下角区域，所述第四导电段通过输出端节点连接到所述路径控制电路。
3.根据权利要求2所述的半导体器件，其中，所述检测电路还被配置为基于具有正值的所述差分信号来确定所述第一导电段和所述第二导电段之一中存在所述缺陷。
4.根据权利要求3所述的半导体器件，其中，所述检测电路被配置为：
基于具有大于零的第一值的所述差分信号来确定所述第一导电段中存在所述缺陷；以及
基于具有在零与所述第一值之间的第二值的差分信号来确定所述第二导电段中存在所述缺陷。
5.根据权利要求2所述的半导体器件，其中，所述检测电路还被配置为基于具有负值的所述差分信号来确定所述第三导电段和所述第四导电段之一中存在所述缺陷。
6.根据权利要求5所述的半导体器件，其中，所述检测电路被配置为：
基于具有小于零的第一值的所述差分信号来确定所述第三导电段中存在所述缺陷；以及
基于具有在零与所述第一值之间的第二值的差分信号来确定所述第四导电段中存在所述缺陷。
7.根据权利要求2所述的半导体器件，其中，所述路径控制电路包括：
第一输入开关，连接在被配置为接收所述测试输入信号的测试输入焊盘与所述输入端节点之间；
第二输入开关，与所述第一输入开关并联连接到所述测试输入焊盘；
第一输出开关，连接在所述第二输入开关与输出所述正向测试输出信号和所述反向测试输出信号的测试输出焊盘之间；以及
第二输出开关，连接在所述第一输入开关与所述测试输出焊盘之间，并且
其中，所述检测电路还被配置为向所述第一输入开关和所述第二输入开关施加第一选择信号，并且向所述第一输出开关和所述第二输出开关施加第二选择信号。
8.根据权利要求2所述的半导体器件，其中，所述检测结构还包括：
第五导电段，与所述第一导电段并联连接在所述输入端节点与所述第一节点之间；
第六导电段，与所述第四导电段并联连接在所述输出端节点与所述第三节点之间；
第七导电段，与所述第一导电段和所述第二导电段并联连接在所述输入端节点与所述第二节点之间；以及
第八导电段，与所述第四导电段和所述第三导电段并联连接在所述输出端节点与所述第二节点之间；并且
其中，所述路径控制电路包括：
第一输入开关，连接在接收所述测试输入信号的测试输入焊盘与所述输入端节点之间；
第二输入开关，与所述第一输入开关并联连接到所述测试输入焊盘；
第一输出开关，连接在所述第二输入开关与输出所述正向测试输出信号和所述反向测试输出信号的测试输出焊盘之间；
第二输出开关，连接在所述第一输入开关与所述测试输出焊盘之间；
多个附加输入开关，连接到所述测试输入焊盘、所述第五导电段和所述第七导电段；以及
多个附加输出开关，连接到所述测试输出焊盘、所述第六导电段和所述第八导电段。
9.根据权利要求8所述的半导体器件，其中，所述检测电路还被配置为：
通过所述第一导电段、所述第一节点和所述第五导电段传播所述测试输入信号来确定包括所述第一导电段的第一区域中是否存在所述缺陷；
通过所述第七导电段、所述第二节点、所述第二导电段、所述第一节点和所述第五导电段传播所述测试输入信号来确定包括所述第二导电段的第二区域中是否存在所述缺陷；
通过所述第八导电段、所述第二节点、所述第三导电段、所述第三节点和所述第四导电段传播所述测试输入信号来确定包括所述第三导电段的第三区域中是否存在所述缺陷；以及
通过所述第四导电段、所述第三节点和所述第六导电段传播所述测试输入信号来确定包括所述第四导电段的第四区域中是否存在所述缺陷。
10.根据权利要求1所述的半导体器件，其中，所述检测结构是在所述外部区域中设置成环形以围绕所述中心区域并在竖直方向上延伸的三维检测结构。
11.根据权利要求10所述的半导体器件，其中，所述半导体管芯包括第一导电层和在所述第一导电层下方的第二导电层，
其中，所述三维检测结构包括导电回路，所述导电回路在所述竖直方向上延伸穿过所述第一导电层和所述第二导电层，
其中，所述导电回路包括：
多个顶部水平线段，设置在所述第一导电层中；
多个底部水平线段，设置在所述第二导电层中；以及
多个竖直线段，将所述多个顶部水平线段与所述多个底部水平线段连接以形成所述导电回路，并且
其中，所述检测电路还被配置为确定所述第一导电层和所述第二导电层中是否存在所述缺陷。
12.根据权利要求10所述的半导体器件，其中，所述半导体管芯包括在所述竖直方向上堆叠的M个层，M是大于2的自然数，
其中，所述M个层中的每一层包括第一导电层和在所述第一导电层下方的第二导电层，
其中，所述检测结构包括导电回路，所述导电回路在所述竖直方向上延伸穿过所述M个层中的所述第一导电层和所述第二导电层，
其中，所述导电回路包括：
多个顶部水平线段，设置在所述第一导电层中；
多个底部水平线段，设置在所述第二导电层中；
多个竖直线段，将所述多个顶部水平线段与所述多个底部水平线段连接以形成所述导电回路；以及
接合金属，将所述M个层之中的相邻层的上层的顶部水平线段的一部分与所述相邻层的下层的底部水平线段的一部分连接，并且
其中，所述检测电路还被配置为确定所述M个层中是否存在所述缺陷。
13.根据权利要求1所述的半导体器件，其中，所述测试输入信号在所述半导体器件内部或所述半导体器件外部生成，并且经由所述路径控制电路施加到所述检测结构，
其中，所述测试输入信号包括脉冲和直流DC电压中的至少一种，并且
其中，所述差分信号包括以下中的一个：所述脉冲的传播延迟之差、所述DC电压的幅度之差、基于所述半导体器件的操作的所述脉冲的传播延迟之差、以及基于所述半导体器件的操作的所述DC电压的幅度之差。
14.根据权利要求1所述的半导体器件，其中，所述缺陷包括短路、裂纹、渐进故障、接合故障和分离现象中的至少一种，并且
其中，所述半导体器件包括易失性存储器件和非易失性存储器件之一。
15.一种半导体器件，包括：
第一半导体管芯，堆叠在第二半导体管芯上，所述第一半导体管芯和所述第二半导体管芯中的每一个包括中心区域和围绕所述中心区域的外部区域；
存储单元结构，设置在所述第一半导体管芯的所述中心区域中；
外围电路，设置在所述第二半导体管芯的所述中心区域中并在第一方向和第二方向上延伸；
第一检测结构，设置在所述第二半导体管芯的所述中心区域中，并且围绕所述外围电路中在所述第二方向上彼此间隔开的第一子电路区域和第二子电路区域中的每一个；
第一路径控制电路，包括被配置为控制所述第一检测结构的电连接的多个第一开关；以及
检测电路，被配置为基于差分信号来确定所述半导体器件中是否存在缺陷，所述差分信号对应于经由所述第一路径控制电路分别在正向和反向上通过所述第一检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
16.根据权利要求15所述的半导体器件，还包括：
第二检测结构，设置在所述第二半导体管芯的所述中心区域中，并且围绕所述外围电路中在所述第一方向上与所述第一子电路区域和所述第二子电路区域间隔开的第三子电路区域和第四子电路区域中的每一个；以及
第二路径控制电路，包括被配置为控制所述第二检测结构的电连接的多个第二开关，
其中，所述第三子电路区域和所述第四子电路区域在所述第二方向上彼此间隔开，并且
其中，所述检测电路还被配置基于分别通过所述第一检测结构和所述第二检测结构传播所述测试输入信号而获得的第一测试输出信号与第二测试输出信号之间的差来确定所述半导体器件中所述缺陷的位置。
17.根据权利要求15所述的半导体器件，其中，所述第一检测结构通过以下进行设置：
在所述第一子电路区域和所述第二子电路区域的边缘处，在所述第一方向或所述第二方向上将所述第一半导体管芯的上接合金属交替地连接到所述上接合金属上方的上金属层；以及
在所述第一子电路区域和所述第二子电路区域的边缘处，在所述第一方向或所述第二方向上将所述第二半导体管芯的下接合金属交替地连接到所述下接合金属下方的下金属层。
18.根据权利要求17所述的半导体器件，其中，所述第一半导体管芯设置在第一半导体晶片中，
其中，所述第二半导体管芯设置在第二半导体晶片中，并且
其中，所述半导体器件是在将所述第一半导体晶片与所述第二半导体晶片接合并且切割接合后的第一半导体晶片和第二半导体晶片之后形成的。
19.一种半导体器件，包括彼此接合的多个芯片，所述半导体器件包括：
芯片区域；
沿所述芯片区域的边缘的划道；
坝体结构，在所述芯片区域与所述划道之间；
检测结构，通过所述坝体结构从所述芯片区域延伸到所述划道，所述检测结构在所述划道中形成环形；
路径控制电路，包括被配置为控制所述检测结构的电连接的多个开关；以及
检测电路，设置在所述芯片区域中，其中，所述检测电路被配置为基于差分信号来确定所述划道中是否存在缺陷以及所述缺陷的位置，所述差分信号对应于经由所述路径控制电路分别在正向和反向上通过所述检测结构传播测试输入信号而获得的正向测试输出信号与反向测试输出信号之间的差。
20.根据权利要求19所述的半导体器件，其中，所述多个芯片包括第一芯片和在所述第一芯片上的第二芯片，所述第一芯片具有第一接合金属图案，并且所述第二芯片具有与所述第一接合金属图案相对应的第二接合金属图案，
其中，所述第一接合金属图案和所述第二接合金属图案彼此接合，使得所述第一芯片和所述第二芯片彼此连接，并且
其中，在所述划道中，所述检测结构包括所述第一接合金属图案和所述第二接合金属图案。
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