JP2017157719A - 半導体装置 - Google Patents

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Abstract

【課題】製品の信頼性を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、素子領域５を含む半導体基板１０と、素子領域５の外周に設けられた第１配線１７及び第１配線１７と素子領域５の外周に設けられた第１ウェル領域１１−２とを電気的に接続する第１プラグ１９−２を含み接地電圧ＶＳＳが印加されたガードリング４と、第１配線１７の上方に第１絶縁層１４を介して配置され第１配線１７と電気的に接続されていない第２配線１８と、第２配線１８に接続された第１回路１００とを備える。第１回路１００は、第２配線１８の断線、あるいは第２配線１８と第１配線１７との短絡に応じて、ガードリング４におけるクラック及び剥離の１つを検知する。【選択図】図１

Description

実施形態は、半導体装置に関する。
半導体装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開平７−１９３１０８号公報 特開２００５−２７７３３８号公報 特開２００８−１６５７３号公報 特開２０１３−７４１１３号公報
製品の信頼性を向上できる半導体装置を提供する。
実施形態に係る半導体装置は、半導体素子を有する素子領域を含む半導体基板と、素子領域の外周に設けられた第１配線、及び第１配線と素子領域の外周に設けられた第１ウェル領域とを電気的に接続する第１プラグを含み、接地電圧が印加されているガードリングと、第１配線の上方に第１絶縁層を介して配置され、第１配線と電気的に接続されていない第２配線と、第２配線に接続された第１回路とを備える。第１回路は、第２配線の断線、あるいは第２配線と第１配線との短絡に応じて、ガードリングにおけるクラック及び剥離の１つを検知する。
図１は、第１実施形態に係る半導体装置の上面図である。 図２は、図１のＩ−Ｉ線に沿った断面図である。 図３は、第１実施形態に係る半導体装置におけるクラック検知の一例を示す図である。 図４は、第１実施形態に係る半導体装置における製造工程の一例を示すフローチャートである。 図５は、第２実施形態に係る半導体装置における電極パッド及びクラック検知部のレイアウト図である。 図６は、図５におけるＩＩ−ＩＩ線に沿った断面図である。 図７は、第２実施形態に係る半導体装置におけるクラック検知の一例を示す図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では半導体装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ 半導体装置の構成について
まず、半導体装置の構成について、図１を用いて説明する。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１は、スクライブ領域２、クラックストッパ３、ガードリング４、素子領域５、クラック検知部８、及び電極パッド９を含む。
スクライブ領域２は、ダイシング工程において、ウェハ上に形成された複数の半導体装置をそれぞれチップに切り離す際、ダイサーのブレードで切断される領域である。スクライブ領域２は、ＮＡＮＤ型フラッシュメモリ１の端部、すなわち半導体チップの最外周を囲むように設けられている。以下の説明では、半導体装置の端部に向かう方向を「外側」と定義し、半導体装置の中心に向かう方向を「内側」と定義する。
クラックストッパ３は、スクライブ領域２の内側において、ガードリング４及びクラック検知部８を囲むように設けられている。クラックストッパ３は、例えばダイシング工程において、半導体装置の端部にクラックや層間絶縁膜等の剥離が発生した際、半導体装置の内側、すなわち素子領域５にクラックあるいは剥離が到達するのを抑制する。クラックストッパ３は、半導体装置の端部から素子領域５に水等が浸透するのを抑制する。また、クラックストッパ３は、ダイシング工程、あるいはパッケージング工程において、外部からサージが侵入するのを抑制し、ガードリング４の配線層における過電流の発生を抑制する。なお、図１の例では、１つのクラックストッパ３がガードリング４及びクラック検知部８の外周を囲んでいるが、クラックストッパ３は複数に分離されていても良い。
ガードリング４は、素子領域５を囲むように設けられている。ガードリング４は、電源線、ウェル等の電位を安定させるため、半導体装置の外周を同電位（接地電位ＶＳＳ）に固定する。また、ガードリング４は、例えば半導体装置の端部に露出したシリコンから電荷をもった不純物などが侵入するのを抑制する。なお、図１の例では、１つのガードリング４が素子領域５の外周を囲んでいるが、ガードリング４は複数に分離されていても良い。
素子領域５は、ＮＡＮＤ型フラッシュメモリ１を構成する各種半導体素子が形成される領域であり、メモリ部６と周辺回路部７を含む。メモリ部６は、例えば、外部機器から入力されたデータ等を不揮発に記憶するための複数のメモリセルを含む。周辺回路部７は、例えば、外部機器からの指示に応じてデータの書き込み及び読み出し等を制御する制御回路、ＮＡＮＤ型フラッシュメモリ１内において必要な電源を生成するための電圧発生回路、外部機器から入力されたコマンド等の処理を行うロジック回路、及び外部機器とデータ等の送受信をおこなうための入出力回路等を含む。
クラック検知部８は、クラック検知回路とクラック検知配線を含む。本実施形態では、周辺回路部７内に配置された回路（例えば制御回路、電圧発生回路、ロジック回路、あるいは入出力回路等）をクラック検知回路としても用いる。すなわちクラック検知専用の回路を新たに設けるのではなく、ＮＡＮＤ型フラッシュメモリ１に含まれるいずれかの回路をクラック検知回路として兼用する。そしてクラック検知回路（周辺回路部７内に配置された回路のいずれか）の配線の一部、あるいはクラック検知回路に接続される配線（例えば電源電圧線）をクラック検知配線として用いる。この場合、クラック検知配線は、電圧ＶＳＳが印加されているガードリング４との短絡を検知するため、電圧ＶＳＳ以外の電圧（例えば電源電圧ＶＣＣ）が印加される配線である方が好ましい。クラック検知配線の一部は、ガードリング４の上に、ガードリング４と電気的に接続されないように絶縁層を挟んで配置される。クラック検知部８は、クラック検知配線が断線する、あるいはガードリング４（またはクラックストッパ３）と短絡してクラック検知回路が正常に動作しなくなることにより、ガードリング４およびその近傍で発生したクラック及び剥離を検知する。
なお、クラック検知部８は、ガードリング４に沿って、複数個設けられても良い。更には、メモリ部６は、クラックあるいは剥離により不良メモリセルが発生した場合、他のメモリセルを用いてメモリの救済ができるため、メモリ部６の外周にクラック検知部８を配置されなくても良い。更には、クラック検知部８がクラック検知専用のクラック検知回路およびクラック検知配線を含んでいても良い。更には、ガードリング４の上に、ガードリング４と電気的に接続されないように絶縁層を挟んで、クラック検知回路の一部が形成されても良い。
複数の電極パッド９は、それぞれ外部機器と電気的に接続される。ＮＡＮＤ型フラッシュメモリ１は、複数の電極パッド９を介して、外部機器とのデータ及び各種信号の入出力、並びに外部機器から供給される電源の取り込みを行う。なお、複数の電極パッド９の配置は任意であり、メモリ部６の上方に設けられても良い。
１．１．２ 半導体装置の断面構造について
次に、半導体装置の断面構造について、素子領域５よりも外側の領域における断面構造について、図２を用いて説明する。図２は、図１におけるＩ−Ｉ線に沿った断面図である。また、図２の例は、３層の配線層が設けられる場合を示している。
図２に示すように、素子領域５の外周には、スクライブ領域２、クラックストッパ３、ガードリング４、クラック検知部８の一部（クラック検知配線）が設けられている。ｐ型半導体基板１０の表面近傍には、ｐ型ウェル１１（１１−１及び１１−２）、及びｎ型ウェル１２が設けられ、それぞれ素子分離領域１３により分離されている。半導体基板１０の上には絶縁層１４が形成され、更にその上には例えば３層の配線層及び絶縁層１４が交互に形成されている。絶縁層１４は、例えばシリコン酸化膜を用いて形成される。最上層の絶縁層１４の上面を被覆するように保護層２０が設けられている。保護層２０は、例えばポリイミドあるいはシリコン窒化膜等を用いて形成される。
まず、スクライブ領域２について説明する。スクライブ領域２、すなわちＮＡＮＤ型フラッシュメモリ１の端部においては、半導体基板１０の上に、４層の絶縁層１４及び３層の配線層１５が交互に形成されている。配線層１５は、例えばダイシングの際、クラックや剥離の発生を抑制するためのダミーパターン、半導体装置の製造段階で用いられたテスト用配線、あるいは、リソグラフィ時の位置合わせパターンである。なお、配線層１５は、素子領域５の半導体素子とは電気的に接続されていなくても良い。更に、複数の配線層１５は、図示せぬコンタクトプラグにより互いに接続されていても良い。更に、配線層１５は、省略されても良い。
次に、クラックストッパ３について説明する。図２の例では、半導体基板１０の表面近傍に、第１方向Ｄ１に沿って半導体装置の外側からｐ型ウェル１１−１及びｎ型ウェル１２が、間に素子分離領域１３を挟んで、並んで設けられている。例えばｐ型ウェル１１−１及びｎ型ウェル１２は、上面から見た場合、ガードリング４を囲むように設けられている。ｐ型ウェル１１−１の上には、絶縁層１４を挟んで下層より配線層１６−１ａ、１６−１ｂ、及び１６−３が、例えばガードリング４を囲むように設けられている。配線層１６−１ａ、１６−１ｂ、及び１６−３は、例えばガードリング４を囲むようにライン形状に形成されたコンタクト配線層１９−１ａによりｐ型ウェル１１−１に接続されている。同様にｎ型ウェル１２の上には、絶縁層１４を挟んで下層より配線層１６−１ｂ、１６−２ｂ、及び１６−３が、例えばガードリング４を囲むように設けられている。そして配線層１６−１ｂ、１６−２ｂ、及び１６−３は、例えばガードリング４を囲むようにライン形状に形成されたコンタクト配線層１９−１ｂによりｎ型ウェル１２に接続されている。従って、ｐ型ウェル１１−１とｎ型ウェル１２とは、配線層１６−３を介して接続されている。
なお、クラックストッパ３は、最上層の配線層とｐ型ウェルあるいはｎ型ウェルを接続する構造であれば、ウェル、各配線層及びコンタクト配線層のレイアウトを任意に変更可能である。例えばコンタクト配線層１９−１ａ、１９−１ｂ、配線層１６−１ａ、１６−１ｂ、１６−２ａ、１６−２ｂ、及び１６−３は、それぞれ１つの配線がガードリング４の外周を囲むように配置されていても良く、複数の配線に分離されていても良い。ｐ型ウェル１１−１、ｎ型ウェル１２も同様に複数のウェル領域に分離されていても良い。また、例えば、同層の配線層１６−１ａ及び１６−１ｂ、あるいは同層の配線層１６−２ａ及び１６−２ｂは、配線層１６−３と同様に１つの配線層であっても良い。更に、コンタクト配線層１９−１の代わりに、コンタクトプラグが形成されても良い。更に、１個、あるいは３個以上のコンタクト配線層１９−１が形成される構造であっても良い。
次に、ガードリング４について説明する。半導体基板１０の表面近傍には、上面から見た場合、例えば素子領域５を囲むようにｐ型ウェル１１−２が設けられている。ｐ型ウェル１１−２の上には、絶縁層１４を挟んで２層の配線層１７が設けられている。２層の配線層１７は、例えば素子領域５を囲むようにライン形状に形成されたコンタクト配線層１９−２によりｐ型ウェル１１−２に接続されている。なお、ガードリング４は、ｐ型ウェル１１−２、配線層１７、及びコンタクト配線層１９−２のレイアウトを任意に変更可能である。例えば配線層１７及びコンタクト配線層１９−２は、それぞれ１つの配線が素子領域５の外周を囲むように配置されていても良く、複数の配線に分離されていても良い。ｐ型ウェル１１−２も同様である。また、コンタクト配線層１９−２の代わりに、コンタクトプラグが形成されても良い。また、２個以上のコンタクト配線層１９−２が形成される構造であっても良い。
クラック検知部８は、クラック検知配線として機能する配線層１８を含む。配線層１８は、絶縁層１４を挟んで、ガードリング４の２つの配線層１７の上に設けられる。すなわち、ガードリング４の上に設けられた最上層の配線層がクラック検知配線として用いられる。配線層１８と配線層１７とは、電気的に接続されていない。また、配線層１８は図示せぬ素子領域５においてクラック検知回路に接続される。なお、配線層１８は、ガードリング４の配線層１７の上層に複数層設けられても良い。更には、配線層１８は最上層に設けられていなくても良く、第３方向Ｄ３に沿って、ガードリング４の配線層１７と異なる配線層に設けられていれば良い。例えば、３層の配線層が設けられている場合、下層から２層目の配線層が配線層１８であっても良く、２層目及び最上層の配線層が配線層１８であっても良い。
１．２ クラック検知部の具体例について
次に、クラック検知部８の具体例について、図３を用いて説明する。図３の例は、入出力回路をクラック検知回路として用い、電圧発生回路とクラック検知回路（入出力回路）とを接続する配線が、クラック検知配線ＧＭＯＮＩとしてガードリング４の上に配置されている場合を示している。
図３に示すように、本例におけるクラック検知部８は、クラック検知回路１００及び
クラック検知回路に接続されたクラック検知配線ＧＭＯＮＩを含む。
クラック検知配線ＧＭＯＮＩは、周辺回路部７に設けられた電流計１０２を介して電圧発生回路１０１に接続されている。電圧発生回路１０１は、クラック検知配線ＧＭＯＮＩを介してクラック検知回路１００に必要な電圧を印加する。電流計１０２は、クラック検知配線ＧＭＯＮＩを介して電圧発生回路１０１からクラック検知回路１００に流れる電流量をモニタする。
クラック検知回路１００（例えば入出力回路）は、電極パッド９を介して外部機器から入力される信号と、電圧発生回路１０１から供給される電圧に基づいて、検知結果を送信する。より具体的には、クラック検知回路１００は、入力信号を、例えばロジック回路あるいは制御回路に送信する。この際、電圧発生回路１０１からの印加電圧が予め設定された範囲内であれば、クラック検知回路１００は、入出力回路として正常に動作する。他方で、クラックあるいは剥離により電圧発生回路１０１からの印加電圧が設定範囲外になった場合、クラック検知回路１００は、入出力回路として正常に動作できないため、誤った信号を送信する、あるいは動作できないため信号を送信しない。すなわちクラック検知回路１００が誤動作をしている状態にある場合、クラック検知回路１００はクラックあるいは剥離を検知している状態にあると言える。
上記構成において、クラックあるいは剥離が発生した場合、ガードリング４と、クラック検知配線ＧＭＯＮＩとが短絡する（図３（ａ））、あるいはクラック検知配線ＧＭＯＮＩが断線する（図３（ｂ））。
例えば短絡した場合、クラック検知配線ＧＭＯＮＩからガードリング４を介して半導体基板１０に電流が流れる。よって、電圧発生回路１０１は、クラック検知回路１００に十分な電圧を印加できなくなる。このため、クラック検知回路１００は、正常な動作ができなくなる。またクラック検知配線ＧＭＯＮＩには、予め設定された上限値以上の電流が流れる。例えば制御回路は、クラック検知回路１００から送信される誤信号（クラックあるいは剥離を検知したことを示す信号）と、電流計１０２の電流モニタの結果（電流量＞設定上限値）から、ガードリング４においてクラックあるいは剥離が発生し、クラック検知配線ＧＭＯＮＩが短絡したと判定する。
また例えば断線した場合、クラック検知配線ＧＭＯＮＩにはほとんど電流が流れない。すなわち予め設定された下限値以下の電流が流れる。よって電圧発生回路１０１は、クラック検知回路１００に十分な電圧を印加できなくなる。例えば制御回路は、クラック検知回路１００から送信される誤信号（クラックあるいは剥離を検知したことを示す信号）と、電流計１０２の電流モニタの結果（電流量＜設定下限値）から、クラックあるいは剥離が発生し、クラック検知配線ＧＭＯＮＩが断線したと判定する。
なお、図３の例では、電圧発生回路１０１の配線の一部が絶縁層１４を挟んでガードリング４の上に配置されている場合について説明したが、クラック検知回路１００の配線の一部が絶縁層１４を挟んでガードリング４の上に配置されても良く、電圧発生回路１０１の配線の一部が絶縁層１４を挟んでガードリング４の上に配置されても良い。
１．３ クラック検知テストの具体例について
次に、本実施形態のクラック検知回路を用いたクラック検知テストの具体例について、図４を用いて説明する。図４の例は出荷製品の選別テストの検査項目の１つとしてクラック検知テストを用いる場合を示している。なお、以下では、クラック検知以外のテスト項目についての説明は省略する。
図４に示すように、まず、ウェハ状態で半導体装置の各製造工程を実行する（ステップＳ１０）。
次に、製造工程が終了すると、製造不良品を選別するための第１テスト工程を実行する（ステップＳ１１）。第１テスト工程では、ダイシング前（クラックあるいは剥離が発生していない）の状態で、クラック検知テストを実行する。より具体的には、例えばクラック検知回路に印加される電圧と電流値をモニタし、予め設定された規格内にあるか判定する。また、例えばクラック検知回路により処理される信号をモニタし、正常な値が出力されるか判定する。これにより、クラック検知部に関する製造不良（初期不良）を選別する。
次に、ダイシング及びパッケージングを含めた組み立て工程が実行される（ステップＳ１２）。
次に、組み立て後に第２テスト工程（出荷前検査）を実行する（ステップＳ１３）。第２テスト工程では、第１テスト工程と同じクラック検知テストを行い、第１テスト工程の測定結果と第２テスト工程の測定結果とを比較する。組み立て工程においてクラックあるいは剥離が発生している場合、第２テスト工程における電気特性の変動が大きくなる。よって、クラックあるいは剥離による短絡あるいは断線が発生していると見なされ、半導体装置は不良品と判定される。
最後に出荷前検査に合格した製品が出荷される（ステップＳ１４）。
なお、本例では、出荷前の製品選別にクラック検知テストを用いる場合を説明したが、クラック検知テストの適用は、これに限定されない。例えば高温多湿動作試験や熱サイクル試験等といった製品の信頼性試験の評価項目の１つとしてクラック検知テストが適用されても良い。また、半導体装置が電子機器に実装された後の動作テストの項目の１つとしてクラック検知テストが適用されても良い。
１．４ 本実施形態に係る効果について
本実施形態に係る効果について説明する。
ダイシング工程において、半導体装置の素子領域にクラックあるいは剥離が発生すると、配線の短絡や断線が発生し、製品に不具合が生じる。クラックあるいは剥離を抑制するため、ダイシング工程では、従来の硬質なカッターで切断するブレード方法以外にも、高エネルギー照射による熱分離方法もある。但し、熱分離方法は、従来のブレード方法よりもコストが高い。また、熱分離方法は、熱による半導体装置への影響もあるため、切断面から半導体装置の距離を十分にとる（スクライブ領域の幅を広くする）必要があり、スクライブ領域を含めた半導体装置の縮小化ができない問題がある。
また、クラックあるいは剥離による不良品の判別方法として、ダイシング工程後の外観検査方法が一般的に用いられている。但し、外観検査方法では微小なクラックや剥離等を完全に識別することが困難なため、例えばクラックあるいは剥離がクラックストッパの内側まで達していない場合も不良品として判定するなど、過剰スペックにより工程管理されており、製品の歩留まりを低下させている。更には、パッケージによる応力により、クラックあるいは剥離が素子領域に達してしまう場合があるが、パッケージング後に外観検査方法を適用することは難しい。パッケージング後のクラック発生品を選別できないと、出荷製品における不良品混入率が上昇してしまう可能性がある。
また、クラックあるいは剥離を電気的に判別する方法として、例えば半導体装置の外周に、両端が異なる電極パッドに接続された配線を設け、この配線の断線をモニタする方法がある。但し、クラック検知専用の配線領域あるいは電極パッドが必要とされるため、半導体装置のチップ面積が増大する傾向にある。また、このようなテスト用の電極パッド（ピン）は、半導体装置がプリント基板等に実装される際には、電気的に接続されない場合もあり、製品出荷後はモニタできない場合がある。
これに対し、本実施形態に係る構成では、半導体装置内の既存の回路（半導体装置の構成回路）をクラック検知回路として兼用する。また、クラック検知回路内あるいはクラック検知回路に接続される配線の一部を、クラック検知配線として、ガードリングの上に絶縁層を挟んで配置する。クラック検知配線が断線、あるいはガードリングと短絡するとクラック検知回路が誤動作し、出力特性が変化する。これによりクラック検知回路は、ガードリング及びその近傍で発生したクラックあるいは剥離を検知することができる。よって、クラックストッパの内部にクラックあるいは剥離が発生している製品（特性上問題のない製品）だけを不良品として判定することができるため、過剰スペックにより製品の歩留まりが低下することを抑制できる。さらには、パッケージング後に発生したクラックあるいは剥離も検知できるため、出荷製品における不良品混入率を低減することができる。よって、半導体装置の信頼性を向上することができる。
更に、本実施形態によれば、半導体装置内の既存の回路をクラック検知回路として使用している。従って、半導体装置が電子機器に搭載された状態においても、クラックあるいは剥離を検知できる。
更に、本実施形態によれば、半導体装置内の既存の回路をクラック検知回路として使用し、クラック検知配線も絶縁層を挟んでガードリングの上に配置するため、半導体装置のチップ面積増大を抑制することができる。
２． 第２実施形態
次に第２実施形態について説明する。第１実施形態と異なる点は、クラック検知配線を電極パッド下にも配置した点である。以下、第１実施形態と異なる点についてのみ説明する。
２．１ 半導体装置の構成について
まず、半導体装置の構成について、図５を用いて説明する。
図５に示すように、クラック検知部８は、電極パッド９用のクラック検知配線ＰＭＯＮＩを含む。
クラック検知配線ＰＭＯＮＩには、クラック検出回路の配線、あるいはクラック検知回路に接続される配線（例えば電源電圧線）が用いられる。クラック検知配線ＰＭＯＮＩは、ガードリングにおいて発生したクラックあるいは剥離と区別するため、クラック検知配線ＧＭＯＮＩと異なる配線である方が好ましく、更には電極パッドとの短絡を検知するため、電圧ＶＳＳ以外の電圧（例えば電源電圧ＶＣＣ）が印加される配線である方が好ましい。クラック検知配線ＰＭＯＮＩの一部は、電極パッド９の下に、電極パッド９と電気的に接続しないように絶縁層を挟んで配置されている。クラック検知部８は、クラック検知配線ＰＭＯＮＩの一部が断線する、あるいは電極パッド９と短絡することにより、電極パッド９及びその下方で発生したクラックあるいは剥離を検知する。なお、図５の例は、３個の電極パッド９の下に絶縁層を挟んで１本のクラック検知配線ＰＭＯＮＩが配置される場合を示しているが、１本のクラック検知配線ＰＭＯＮＩが対応する電極パッド９の個数は任意である。例えば１個の電極パッド９に対して１つのクラック検知配線ＰＭＯＮＩが配置されても良い。この場合、クラックが発生した電極パッド９を１個単位で判別できる。
２．２ 半導体装置の断面構造について
次に、半導体装置の断面構造について、特に電極パッド９における断面構造について、図６を用いて説明する。図６は、図５におけるＩＩ−ＩＩ線に沿った断面図である。
図６に示すように、半導体基板１０の上に絶縁層１４が形成され、その上に配線層１８−１、絶縁層１４、及び配線層１８−２が順次形成されている。配線層１８−１及び１８−２は、クラック検知配線ＰＭＯＮＩとしてクラック検知回路に接続される。そして、配線層１８−２と同じ層に配線層２１が設けられている。配線層２１は、例えば入出力回路に接続される。配線層１８−２及び配線層２１は、最上層の配線層に相当する。配線層１８−２及び配線層２１の上には絶縁層１４が設けられており、その上に電極パッド金属層２２が設けられている。配線層２１と電極パッド金属層２２はコンタクトプラグにより電気的に接続されている。配線層１８−１及び１８−２は、配線層２１及び電極パッド９とは電気的に接続されていない。電極パッド金属層２２は保護層２０により被覆されているが、電極パッド金属層２２の上面の一部の保護層２０は除去され、電極パッド９が形成されている。電極パッド９の上面には外部機器と接続するためのボンディングワイヤ（例えば金配線）２３が圧着される。なお、配線層１８−１は省略されて、最上層の配線層１８−２だけでも良い。
２．３ クラック検知部の具体例について
次に、クラック検知部８の具体例について、図７を用いて説明する。第１実施形態の図３と異なる点は、クラック検知回路１００に接続されたクラック検知配線ＰＭＯＮＩが追加されている点である。
図７に示すように、クラック検知回路１００内のある回路（例えばインバータ、レジスタ等）に接続された配線の一部が、クラック検知配線ＰＭＯＮＩとして電極パッド９の下に、電極パッド９と電気的に接続しないように絶縁層を挟んで配置されている。
例えば、ボンディング工程において、電極パッド９の下にクラックあるいは剥離が発生し電極パッド９とクラック検知配線ＰＭＯＮＩが短絡した場合（図７（ｃ））、クラック検知配線ＰＭＯＮＩには電圧が印加されているため、クラック検知回路１００には、短絡した電極パッド９からクラック検知配線ＰＭＯＮＩに応じた電圧が入力される。この結果、クラック検知回路１００は、短絡が生じた電極パッド９に対応する入力信号だけ異常な値を示す。すなわちクラック検知回路１００は、対応した電極パッド９の誤信号（クラック検知信号）を送信する。例えば制御回路は、クラック検知回路１００から送信された信号の結果により、異常な値を示す入力信号に対応した電極パッド９にクラックあるいは剥離が生じ、短絡が発生したと判定する。
またクラック検知配線ＰＭＯＮＩが断線した場合（図７（ｄ））、クラック検知回路１００において、クラック検知配線ＰＭＯＮＩに対応する一部の回路が正常に動作しなくなる。すなわちクラック検知回路１００は、回路の誤動作による誤信号（クラック検知信号）を送信する。このような場合、制御回路は、電極パッド９でクラックあるいは剥離が発生したと判定する。
２．４ 本実施形態に係る効果について
本実施形態に係る構成では、上記第１実施形態と同様の効果を得ることができる。
更に、本実施形態では電極パッド及び電極パッドの下に発生したクラックあるいは剥離を検知することができる。以下、本効果につき、説明する。
電極パッドは、テスト工程におけるテストプローバーの針当て、あるいはボンディング工程における例えば金配線との接続の際、クラックあるいは剥離が発生する場合がある。但し、電極パッド下にクラックあるいは剥離が発生した場合、上面に電極パッドがあるため外観検査方法による判別は難しい。このため、電気特性が正常な場合、半導体装置は、良品と判定され、製品出荷されている場合がある。但し、クラックあるいは剥離が発生していると、半導体装置が搭載された電子機器の実使用環境の影響（半導体基板にかかる応力の影響）により、クラックあるいは剥離が進行し、電子機器に搭載された後から不良が発生する場合がある。このため出荷製品における不良品混入率が高くなる、あるいは長期信頼性に影響を及ぼす可能性がある。
これに対し、本実施形態に係る構成では、電極パッドの下にクラック検知配線を配置している。そしてクラック検知配線が断線する、あるいは電極パッドと短絡するとクラック検知回路の出力特性が変化するため、電極パッド下に発生したクラックあるいは剥離を検知することができる。よって、出荷製品における不良品混入率を低減することができ、半導体装置の信頼性を向上することができる。
３．変形例等
上記実施形態に係る半導体装置は、半導体素子を有する素子領域(5@図1)を含む半導体基板と、素子領域の外周に設けられた第１配線(17@図2)、及び第１配線と素子領域の外周に設けられた第１ウェル領域とを電気的に接続する第１プラグ(19-2@図2)を含み、接地電圧(VSS)が印加されたガードリング(4@図1,2)と、第１配線の上方に第１絶縁層を介して配置され、第１配線と電気的に接続されていない第２配線(18@図2、GMONI@図3)と、第２配線に接続された第１回路(100@図3)とを備える。第１回路は、第２配線の断線、あるいは第２配線と第１配線との短絡に応じて、ガードリングにおけるクラック及び剥離の１つを検知する。
上記実施形態を適用することにより、信頼性を向上できる半導体装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば上記実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、他の記憶素子を用いた半導体記憶装置においても適用できる。更には、半導体記憶装置に限定されず、配線層が積層された半導体装置においても適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…ＮＡＮＤ型フラッシュメモリ、２…スクライブ領域、３…クラックストッパ、４…ガードリング、５…素子領域、６…メモリ部、７…周辺回路部、８…クラック検知部、９…電極パッド、１０…半導体基板、１１…ｐ型ウェル、１２…ｎ型ウェル、１３…素子分離領域、１４…絶縁層、１５、１６、１７、１８、２１、２２…配線層、１９…コンタクト配線層、２０…保護層、２３…ワイヤ、１００…クラック検知回路、１０１…電圧発生回路、１０２…電流計。

Claims (7)

  1. 半導体素子を有する素子領域を含む半導体基板と、
    前記素子領域の外周に設けられた第１配線、及び前記第１配線と前記素子領域の前記外周に設けられた第１ウェル領域とを電気的に接続する第１プラグを含み、接地電圧が印加されたガードリングと、
    前記第１配線の上方に第１絶縁層を介して配置され、前記第１配線と電気的に接続されていない第２配線と、
    前記第２配線に接続された第１回路と
    を備え、前記第１回路は、前記第２配線の断線、あるいは前記第２配線と前記第１配線との短絡に応じて、前記ガードリングにおけるクラック及び剥離の１つを検知する
    ことを特徴とする半導体装置。
  2. 前記第１回路に接続された第３配線と、
    前記第３配線の上方に第２絶縁層を介して配置され、前記第３配線と電気的に接続されていない電極パッドと、
    を更に備え、
    前記第１回路は、前記第３配線の断線、あるいは前記第３配線と前記電極パッドとの短絡に応じて、前記電極パッドにおけるクラック及び剥離の１つを検知する
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記ガードリングの外周に配置された第４配線と、前記第４配線と前記ガードリングの前記外周に設けられた第２ウェル領域とを電気的に接続する第２プラグとを含むクラックストッパを更に備える
    ことを特徴とする請求項１また２記載の半導体装置。
  4. 前記第２配線に流れる電流を計測する電流計を更に備える
    ことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
  5. 前記第１回路において前記ガードリングにおける前記クラック及び前記剥離の前記１つを検知する際、前記第２配線には、前記接地電圧と異なる電圧が印加される
    ことを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
  6. 前記第１回路において前記電極パッドにおける前記クラック及び前記剥離の前記１つを検知する際、前記第３配線には、前記接地電圧と異なる電圧が印加される
    ことを特徴とする請求項２記載の半導体装置。
  7. 前記第１回路は、入出力回路、ロジック回路、電圧発生回路、及び制御回路の１つである
    ことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置。
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