KR20180098642A - 패키징 구조, 전자 장치, 및 패키징 방법 - Google Patents

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Abstract

본 발명은 패키징 구조를 개시하고, 이러한 패키징 구조는 기판, 팬 아웃 유닛, 및 배선층을 포함한다. 팬 아웃 유닛은 제1 칩 및 제2 칩을 포함한다. 제1 칩은 제1 핀 어레이를 포함하고, 제2 칩은 제2 핀 어레이를 포함한다. 팬 아웃 유닛은 추가로, 제3 핀 어레이를 포함한다. 제1 핀 어레이, 제2 핀 어레이, 및 제3 핀 어레이는 모두 기판에 대항하여 배치된다. 배선층은 제1 핀 어레이와 제2 핀 어레이를 연결하고, 제1 핀 어레이 내의 각 제1 핀과 제2 핀 어레이 내의 대응하는 제2 핀을 연결하도록 구성된다. 기판에는 기판의 배선층에 전기적으로 접속된 납땜 패드가 제공되고, 제3 핀 어레이는 납땜 패드에 접속된다. 본 발명은 전자 장치 및 패키징 방법을 더 개시한다. 본 발명의 패키징 구조는 공정 난이도가 낮고, 비용이 낮으며, 소형화 될 수 있다는 이점이있다.

Description

패키징 구조, 전자 장치, 및 패키징 방법
본 출원은 "패키징 구조, 전자 장치 및 패키징 방법"의 명칭으로 2015년 12월 3일자로 중국 특허청에 출원된 출원번호 201511030490.0의 우선권을 주장하며, 이는 본 명세서에서 그 전체가 참고로 인용된다.
본 발명은 마이크로 전자 패키징 기술 분야에 관한 것으로서, 구체적으로 패키징 구조 및 패키징 방법에 관한 것이다.
집적 전자 기술이 발전함에 따라, 기능 향상, 크기 감소 및 에너지 소비 및 비용의 감소와 같은 칩 성능에 대해 요구가 지속적으로 증가한다. 따라서, 3DIC(three-dimensional integrated circuit) 기술 및 2.5D IC 패키징 기술이 출현했다. 실리콘 인터포저(Silicon Interposer) 기술은 3차원 집적 회로 기술 및 2.5D IC 패키징 기술에서 다이(Die)들 사이 및 다이와 기판 사이의 상호 연결을 구현하는 기술적 해결 수단이다.
2.5D IC 패키징이 예로서 사용된다. 종래 기술의 2.5D IC 패키징에서, 팬 아웃 웨이퍼 레벨 패키지 기술(an-out wafer level package technology)을 사용하여 적어도 2개의 다이가 팬 아웃 유닛(Fan out Unit)에 통합되고, 팬 아웃 유닛은 실리콘 인터포저(silicon interposer)를 사용하여 기판 위에 패키징 된다. 적어도 2개의 다이 사이의 상호 접속 및 다이와 기판 사이의 상호 접속은 모두 실리콘 인터포저를 사용하여 구현된다.
실리콘 인터포저 기술에 기반으로 한 해결 수단에서, 반도체 공정을 사용하여 실리콘 칩 상에 라인 폭 및 노드 간격이 수지 기판보다 훨씬 작은 상호 접속 라인(interconnection line)이 제조된다. 따라서, 상이한 기능을 갖는 칩(예를 들어, CPU(central processing unit) 및 DRAM(dynamic random access memory))은 동일한 실리콘 인터포저에 연결될 수 있으며, 실리콘 인터포저를 사용하여 대량의 동작 및 데이터 교환을 완료할 수 있다. 실리콘 인터포저는 관통 실리콘 비아(through silicon via: TSV) 기술을 사용하여 배선을 구현한다. 그러나 관통 실리콘 비아 제조 공정은 DRIE(deep reactive ion etching) 기술이며, 관통 실리콘 비아 충진 공정에서 PVD(Physical Vapor Deposition) 기술을 이용하여 관통 실리콘 비아의 표면에 시드 층(seed layer)을 먼저 형성한 다음 전기 도금(electroplating)에 의해 공정을 완료한다.
종래 기술의 2.5D IC 패키징 구현 해결 수단은 높은 공정 난이도 및 높은 제조 비용의 단점을 갖는다. 또한, 실리콘 인터포저의 크기는 모든 다이의 크기의 합보다 더 크다. 큰 크기의 실리콘 인터포저는 높은 코스트(즉, 높은 비용)를 초래한다. 결과적으로 2.5D IC 패키징 비용이 추가로 증가한다. 이는 패키징 구조의 소형화에 도움이되지 않는다.
본 발명은 공정의 난이도가 낮고, 저비용이며, 소형화가 가능한 패키징 구조 및 이를 구비한 전자 장치를 제공한다. 본 발명은 또한 이러한 패키징 구조를 제조하기 위한 패키징 방법을 제공한다.
전술한 목적을 달성하기 위해, 본 발명의 실시예는 다음의 기술적 해결수단을 제공한다.
본 발명의 제1 측면에 따르면, 본 발명은 패키징 구조를 제공하고, 이러한 패키징 구조는 기판, 팬 아웃 유닛(fan-out unit), 및 배선층을 포함하는 패키징 구조(packaging structure)로서, 상기 팬 아웃 유닛은 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 제1 핀 어레이를 포함하고, 상기 제2 칩은 제2 핀 어레이를 포함하고, 상기 팬 아웃 유닛은 제3 핀 어레이를 더 포함하고, 상기 제1 핀 어레이, 상기 제2 핀 어레이, 및 상기 제3 핀 어레이는 모두 상기 기판을 대향하여 배치되고, 상기 제1 핀 어레이는 복수의 제1 핀을 포함하고, 상기 제2 핀 어레이는 복수의 제2 핀을 포함하고, 상기 제3 핀 어레이는 복수의 제3 핀을 포함하고, 상기 배선층은 상기 제1 핀 어레이와 상기 제2 핀 어레이 사이를 연결하고 상기 제1 핀 어레이 내의 제1 핀 각각을 상기 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어 상기 제1 칩과 상기 제2 칩 사이가 전기적으로 연결되고, 상기 기판의 배선층에 전기적으로 연결된 납땜 패드(soldering pad)가 상기 기판에 설치되고, 상기 복수의 제3 핀이 상기 납땜 패드에 연결되어 상기 팬 아웃 유닛과 상기 기판 사이를 전기적으로 연결한다. 구체적 구현에서, 제1 칩은 저장 칩(storage chip), 3D 적층 칩 모듈(3D laminated chip module), 실리콘 다이(silicon die), 플립칩 패키징 구조(flip chip packaging structure), 또는 수동 소자(passive element)일 수 있다. 제2 칩 및 제1 칩은 동일한 유형일 수 있거나 상이한 유형일 수 있다. 제3 핀 어레이의 각 제3 핀은 원주 또는 구형이고, 제3 핀의 재료는 구리, 주석 또는 납이다.
바람직한 실시 예에서, 제1 칩 및 제2 칩은 인접하게 배치되고, 제1 핀 어레이 및 제2 핀 어레이는 인접하게 배치되고, 제3 핀 어레이는 제1 핀 어레이 이외의 영역에 위치하며, 제2 핀 어레이는 팬 아웃 유닛에 배치된다.
본 발명의 패키징 구조의 유익한 효과는 다음과 같다. 배선층은 제1 핀 어레이와 제2 핀 어레이 사이를 연결하고, 제1 핀 어레이 내의 제1 핀을 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어, 관통 비아를 가진 중간 기판을 배치하지 않고도 상기 제1 핀과 상기 제2 핀이 전기적으로 연결한다. 또한, 배선층(통상의 층 부가 공정을 사용하여 구현될 수 있음)을 제조하기 쉽기 때문에, 비용이 낮다. 또한, 제3 핀 어레이는 기판에 직접 연결되므로, 넓은 영역의 중간 기판을 배치할 필요없이 팬 아웃 유닛을 기판에 접속할 수 있고, 중간 기판상에 관통 비아를 제작하는 공정이 요구되지 않는다(종래 기술에서, 팬 아웃 유닛과 기판 사이의 전기 접속의 배선은 실리콘 인터포저에 기초한 TSV(through silicon via) 기술을 사용하여 구현되며, 이것은 높은 공정 난이도 및 높은 비용이 든다.). 따라서, 본 발명은 낮은 공정 난이도 및 낮은 비용의 이점을 갖는다. 이 점에서, 본 발명의 팬 아웃 유닛과 기판 사이의 전기적 접속의 배선 구조는 또한 패키징 구조의 소형화 설계에 도움이 된다.
제1 측면을 참조하면, 가능한 제1 구현에서, 상기 패키징 구조가 상기 팬 아웃 유닛과 상기 기판 사이에 배치된 중간 기판(intermediate board)을 더 포함하고, 상기 배선층이 상기 중간 기판의 표면에 형성된다.
제1 측면의 가능한 제1 구현을 참조하면, 가능한 제2 구현에서, 상기 중간 기판의 소재가 실리콘(silicon), 유리, 또는 유기 기판(organic substrate)이다.
제1 측면의 가능한 제1 구현을 참조하면, 가능한 제3 구현에서, 상기 중간 기판과 상기 기판은 서로 절연된다. 이러한 절연 구조는 배선층상의 배선의 신호 절연을 증가시킴으로써 고밀도 신호 전송을 용이하게 한다. 다른 구현에서, 절연 층은 중간 기판과 기판 사이에 배치되어 적층 콘택 구조(laminated contact architecture)를 형성 할 수 있고, 적층 콘택 구조의 크기는 최소화 될 수있다.
제1 측면을 참조하면 가능한 제4 구현에서, 상기 배선층이, 상기 기판과 대향하는 상기 제1 핀 어레이 및 상기 기판과 대향하는 상기 제2 핀 어레이의 표면에 형성된다.
제1 측면을 참조하면 가능한 제5 구현에서, 상기 배선층이 순차적으로 적층된, 제1 회로층, 기준층(reference layer), 및 제2 회로층을 포함하고, 상기 기준층이 상기 제1 회로층 및 상기 제2 회로층에 대한 기준면(reference plane)이다. 기준면을 배치하면 신호 품질을 향상시키고 신호 크로스 토크(signal crosstalk)를 줄일 수 있다.
제1 측면을 참조하면, 가능한 제6 구현에서, 상기 제1 칩의 표면과 상기 제2 칩의 표면이 상기 팬 아웃 유닛의 히트 싱크 표면(heat sink surface)을 형성하고, 상기 히트 싱크 표면은, 상기 기판으로부터 멀리 떨어진 상기 팬 아웃 유닛의 표면에 배치된다. 이러한 구현에서의 패키징 구조는 방열 성능이 양호하기 때문에, 패키징 수명 및 패키징 안정성을 향상시킬 수 있다.
제1 측면의 가능한 제6 구현을 참조하면 가능한 제7 구현에서, 상기 패키징 구조는 히트 싱크 핀(heat sink fin)을 더 포함하고, 상기 히트 싱크 핀은 상기 기판 위의 팬 아웃 유닛을 차폐하고, 상기 히트 싱크 핀은 상기 히트 싱크 표면과 접촉한다.
제1 측면의 가능한 제6 구현을 참조하면, 가능한 제8 구현에서, 상기 패키징 구조는 히트 싱크 핀 및 열 전도성 접착제(thermally conductive adhesive)를 더 포함하고, 상기 히트 싱크 핀은 상기 기판 위의 상기 팬 아웃 유닛을 차폐하고, 상기 열 전도성 접착제가 상기 히트 싱크 표면과 상기 히트 싱크 핀 사이에 도포된다. 히트 싱크 핀은 열전 도성 접착제를 사용하여 팬 아웃 유닛에 양호하게 적층되어, 열 발산 성능을 향상시킨다.
제2 측면에 따르면, 본 발명은 전자 장치를 제공하고, 이러한 전자 장치는 제1 측면의 가능한 구현들 중 어느 하나에 따르는 패키징 구조를 포함한다.
제3 측면에 따르면, 본 발명은 패키징 방법을 제공하고, 이러한 패키징 방법은, 팬 아웃 유닛(fan-out unit)을 제조하는 단계 - 상기 팬 아웃 유닛은 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 제1 핀 어레이를 포함하고, 상기 제2 칩은 제2 핀 어레이를 포함하고, 상기 팬 아웃 유닛은 제3 핀 어레이를 더 포함하고, 상기 제1 핀 어레이는 복수의 제1 핀을 포함하고, 상기 제2 핀 어레이는 복수의 제2 핀을 포함하고, 상기 제3 핀 어레이는 복수의 제3 핀을 포함함 -; 배선층을 제조하는 단계 - 상기 배선층은 상기 제1 핀 어레이와 상기 제2 핀 어레이를 연결하고 상기 제1 핀 어레이 내의 제1 핀 각각을 상기 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어 상기 제1 칩과 상기 제2 칩이 전기적으로 연결됨 -; 및 상기 제3 핀 어레이를 기판에 접속하는 단계 - 상기 기판의 배선층에 전기적으로 연결된 납땜 패드(a soldering pad)가 상기 기판에 설치되고, 상기 복수의 제3 핀이 상기 납땜 패드에 연결되어 상기 팬 아웃 유닛이 상기 기판 위에 설치되고 상기 기판에 전기적으로 연결됨 - 를 포함한다.
본 발명의 이러한 패키징 방법의 유리한 효과는 다음과 같다, 배선층은 제1 핀 어레이와 제2 핀 어레이 사이를 연결하고, 제1 핀 어레이 내의 제1 핀을 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어, 관통 비아를 가진 중간 기판을 배치하지 않고도 상기 제1 핀과 상기 제2 핀이 전기적으로 연결한다. 또한, 배선층(통상의 층 부가 공정을 사용하여 구현될 수 있음)을 제조하기 쉽기 때문에, 비용이 낮다. 또한, 제3 핀 어레이는 기판에 직접 연결되므로, 넓은 영역의 중간 기판을 배치할 필요없이 팬 아웃 유닛을 기판에 접속할 수 있고, 중간 기판상에 관통 비아를 제작하는 공정이 요구되지 않는다(종래 기술에서, 팬 아웃 유닛과 기판 사이의 전기 접속의 배선은 실리콘 인터포저에 기초한 TSV(through silicon via) 기술을 사용하여 구현되며, 이것은 높은 공정 난이도 및 높은 비용이 든다.). 따라서, 본 발명은 낮은 공정 난이도 및 낮은 비용의 이점을 갖는다. 이 점에서, 본 발명의 팬 아웃 유닛과 기판 사이의 전기적 접속의 배선 구조는 또한 패키징 구조의 소형화 설계에 도움이 된다.
구체적 구현에서, 제1 칩은 저장 칩(storage chip), 3D 적층 칩 모듈(3D laminated chip module), 실리콘 다이(silicon die), 플립칩 패키징 구조(flip chip packaging structure), 또는 수동 소자(passive element)일 수 있다. 제2 칩 및 제1 칩은 동일한 유형일 수 있거나 상이한 유형일 수 있다. 제3 핀 어레이의 각 제3 핀은 원주 또는 구형이고, 제3 핀의 재료는 구리, 주석 또는 납이다.
제3 측면을 참조하면, 가능한 제1 구현에서, 상기 팬 아웃 유닛을 제조하는 단계는, 몰딩 콤파운드(molding compound)를 사용하여 몰딩 패키징(molding packaging)을 상기 제1 칩과 상기 제2 칩에 수행하여 상기 팬 아웃 유닛을 형성하는 단계를 포함하고, 상기 제1 칩과 상기 제2 칩 사이의 거리는 50㎛ 이하이고, 상기 제1 칩과 상기 제2 칩의 측면은 상기 몰딩 콤파운드에 의해 감싸지며, 상기 제1 칩과 상기 제2 칩의 전면측은 상기 팬 아웃 유닛의 외부 표면을 형성하고, 상기 제1 핀 어레이와 상기 제2 핀 어레이는 각각 상기 제1 칩의 전면측과 상기 제2 칩의 전면측에 배치되고, 상기 제1 핀 어레이는 상기 제2 핀 어레이와 인접하고, 상기 제3 핀 어레이는, 상기 팬 아웃 유닛 내에서 상기 제1 핀 어레이와 상기 제2 핀 어레이 이외의 영역에 배치된다.
또한, 상기 제1 핀 어레이의 밀도 및 상기 제2 핀 어레이의 밀도는 상기 제3 핀 어레이의 밀도보다 작다. 또한, 각 제3 핀의 크기는 각 제1 핀의 크기보다 크며, 제3 핀 각각의 크기도 각 제2 핀의 크기보다 크며, 제1 핀의 크기는 제2 핀의 크기와 동일할 수 있다.
제3 측면의 가능한 제1 구현을 참조하면, 가능한 제2 구현에서, 상기 팬 아웃 유닛을 제조하는 단계는, 상기 제1 칩의 후면측과 상기 제2 칩의 후면측이 상기 팬 아웃 유닛의 외부 표면을 형성하도록 상기 팬 아웃 유닛의 제1 칩의 후면측과 상기 팬 아웃 유닛의 제2 칩의 후면측을 그라인드(grind)하여 상기 팬 아웃 유닛의 히트 싱크 표면(heat sink surface)을 형성하는 단계를 더 포함한다.
제3 측면의 가능한 제2 구현을 참조하면, 가능한 제3 구현에서, 상기 패키징 방법은 상기 히트 싱크 핀(heat sink fin)을 제조하는 단계; 및 상기 히트 싱크 핀이 상기 팬 아웃 유닛을 차폐하고 상기 히트 싱크 표면과 접촉하도록, 상기 기판 위에 상기 히트 싱크 핀을 설치하는 단계를 더 포함한다.
제3 측면의 가능한 제2 구현을 참조하면, 가능한 제4 구현에서, 상기 패키징 방법은, 히트 싱크 핀을 제조하는 단계; 상기 히트 싱크 표면 위에 열 전도성 접착제(thermally conductive adhesive)를 코팅하는 단계; 및 상기 히트 싱크 핀이 상기 팬 아웃 유닛을 차폐하고 상기 히트 싱크 표면과 접촉하도록, 상기 기판 위에 상기 히트 싱크핀을 설치하는 단계를 더 포함한다.
제3 측면을 참조하면 가능한 제5 구현에서, 상기 패키징 방법은 중간 기판(intermediate board)을 제공하는 단계 - 상기 배선층은 층 부가 공정(layer-adding process)을 사용하여 상기 중간 기판의 표면 위에 제조되는 회로 층임 -; 및 상기 배선층이 제1 핀 어레이 내의 제1 핀과 상기 제2 핀 어레이의 대응하는 제2 핀을 연결하도록 상기 중간 기판을 상기 팬 아웃 유닛에 적층 하는 단계를 더 포함한다.
제3 측면을 참조하면 가능한 제6 구현에서, 상기 제3 핀 어레이를 기판에 접속하는 단계는, 설치 높이(installation height)를 조정하는 단계를 더 포함하고, 상기 팬 아웃 유닛과 상기 기판 사이의 높이 차가 상기 제3 핀 어레이와 상기 기판 사이의 연결 구조의 크기를 조정하여 변경된다.
제3 측면을 참조하면 가능한 제7 구현에서, 상기 제3 핀 어레이를 기판에 접속하는 단계는, 상기 설치 높이를 조정하는 단계를 더 포함하고, 홈(groove)이 상기 기판상에 상기 배선층과 대향하여 배치되고, 상기 배선층과 상기 홈의 협동(collaboration)에 의해 상기 팬 아웃 유닛과 상기 기판 사이의 높이 차가 변경된다.
본 발명의 기술적 해결 수단을 보다 명확하게 설명하기 위해, 다음은 구현을 설명하기 위해 요구되는 첨부 도면을 간단히 설명한다. 명백하게, 다음의 설명에서의 첨부 도면은 단지 본 발명의 일부 실시예를 도시하고, 당업자는 창조적 노력 없이 이들 첨부 도면으로부터 여전히 다른 도면을 도출할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 패키징 구조의 개략도이다.
도 2는 본 발명의 제2 실시예에 따른 패키징 구조의 개략도이다.
도 3은 본 발명의 제3 실시예에 따른 패키징 구조의 개략도이다.
도 4는 본 발명의 제4 실시예에 따른 패키징 구조의 개략도이다.
도 5는 본 발명의 실시예에 따른 패키징 구조의 배선층의 제1 층에서의 배선의 개략도로서, 패키징 구조는 제1 핀 어레이, 제2 핀 어레이, 제3 핀 어레이 및 기판상의 납땜 패드를 포함한다.
도 6은 본 발명의 실시예에 따른 패키징 구조의 배선층의 제3 층에서의 배선의 개략도로서, 패키징 구조는 제1 핀 어레이, 제2 핀 어레이, 제3 핀 어레이 및 기판상의 납땜 패드를 포함한다.
도 7은 본 발명의 실시예에 따른 패키징 구조의 팬 아웃 유닛의 개략도이다.
본 발명은 패키징 구조 및 이러한 패키징 구조를 갖는 전자 장치에 관한 것이다. 본 발명은 또한 패키징 구조를 제조하기 위한 패키징 방법을 제공한다. 다음은 본 발명의 실시예에서 첨부 도면을 참조하여 본 발명의 실시예에서의 기술적 해결 수단을 명확하고 완전하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 패키징 구조의 개략도를 도시한다. 패키징 구조는 기판(108), 팬 아웃 유닛(fan-out unit, 111) 및 배선층(104)을 포함한다. 팬 아웃 유닛(111)은 제1 칩(101) 및 제2 칩(102)을 포함한다. 도 7을 참조하면, 도 7은 팬 아웃 유닛(111)의 구조를 도시하고, 숨겨진 라인(뷰 방향(view direction)에서 보이지 않는 라인)은 점선으로 표시된다. 제1 칩(101)은 제1 핀 어레이(A1)를 포함하고, 제1 핀 어레이(A1)는 복수의 제1 핀(32a)을 포함한다. 제2 칩(102)은 제2 핀 어레이(A2)를 포함하고, 제2 핀 어레이(A2)는 복수의 제2 핀(32b)을 포함한다. 팬 아웃 유닛(111)은 제3 핀 어레이(A3)를 더 포함한다. 제1 핀 어레이(A1), 제2 핀 어레이(A2), 및 제3 핀 어레이(A3)는 모두 기판(108)을 마주보고 배치된다. 제1 칩(101)과 제2 칩(102)의 표면, 및 기판(108)과 마주보는 표면들을 정면(front side)으로 정의하고, 반대 표면들을 후면(back side)으로 정의한다. 제1 핀 어레이(A1), 제2 핀 어레이(A2) 및 제3 핀 어레이(A3)는 제1 칩(101) 및 제2 칩(102)의 정면에 배치된다. 이 실시예에서, 제1 칩(101)과 제2 칩(102)이 인접하여 배치되고, 제1 핀 어레이(A1)와 제2 핀 어레이(A2)가 인접하여 배치되고, 제3 핀 어레이(A3)가 팬 아웃 유닛(111)에서 제1 핀 어레이(A1) 및 제2 핀 어레이(A2) 이외의 영역에 배치된다. 제1 칩(101)과 제2 칩(102)이 인접하여 배치되어있는 것은, 제1 칩(101)과 제2 칩(102)이 다른 칩에 의해 분리되어 있지 않은 것을 지시한다.
도 2에 도시된 실시예에서, 제3 핀 어레이(A3)는 제1 칩(101) 및 제2 칩(102) 모두에 분포될 수 있다. 다른 실시예에서, 제3 핀 어레이(A3)는 제1 칩(101) 및 제2 칩(102) 중 어느 하나에만 배치될 수 있다(도 3의 실시예). 즉, 도 1을 참조하면, 제1 칩(101)은 제1 핀 어레이(A1) 및 제3 핀 어레이(A3)를 포함하고, 제2 칩(102)은 제2 핀 어레이(A2) 및 제3 핀 어레이(A3)를 포함한다.
제1 칩(101)의 제1 핀 어레이(A1)와 제2 칩(102)의 제2 핀 어레이(A2)는 팬 아웃 유닛(111)의 중앙 영역에 인접하여 위치한다. 제1 칩(101)의 제3 핀 어레이(A3)와 제2 칩(102)의 제3 핀 어레이(A3)는 팬 아웃 유닛(111)의 모서리에 배치되고, 제1 핀 어레이(A1)와 제2 핀 어레이(A2)의 양측에 각각 배치된다. 다른 실시예에서, 도 3에 도시된 바와 같이, 제1 칩(101)은 제1 핀 어레이(A1) 및 제3 핀 어레이(A3)를 포함하고, 제2 칩(102)은 제2 핀 어레이(A2)를 포함한다. 즉, 도 3에 도시된 바와 같이, 제3 핀 어레이(A3)는 제1 칩(101)에만 분포된다.
제1 칩(101)은 저장 칩, 3D 적층 칩 모듈(3D laminated chip module), 실리콘 다이(silicon die), 플립 칩 패키징 구조(flip chip packaging structure), 또는 수동 소자(passive element)일 수 있다. 제2 칩(102)과 제1 칩(101)은 동일한 유형일 수 있거나 상이한 유형일 수 있다. 도 1 및 도 2에 도시된 실시예에서, 제1 칩(101)과 제2 칩(102)은 동일한 유형이다. 도 3에 도시된 실시예에서, 제1 칩(101)과 제2 칩(102)은 상이한 유형이다. 예를 들어, 제1 칩(101)은 실리콘 다이이고, 제2 칩(102)은 3D 적층 칩 모듈이다. 그러나 실시예는 이러한 조합에 한정되지 않는다.
실시예에서, 제1 핀 어레이(A1)의 밀도 및 제2 핀 어레이(A2)의 밀도는 제3 핀 어레이(A3)의 밀도보다 작다. 도 5 및 도 6을 참조하면, 제1 핀 어레이(A1)는 어레이 형태로 배치된 복수의 제1 핀(32a)을 포함하고, 제2 핀 어레이(A2)는 어레이 형태로 배치된 복수의 제2 핀(32b)을 포함하고, 제3 핀 어레이(A3)는 어레이 형태로 배치된 복수의 제3 핀(41)을 포함한다. 각 제3 핀(41)의 크기는 제1 핀(32a) 각각의 크기보다 크며, 각 제3 핀(41)의 크기도 제2 핀(32b) 각각의 크기보다 크며, 제1 핀(32a)의 크기는 제2 핀(32b)의 크기와 같다.
도 1 내지 도 4를 참조하면 4개의 도면에서 부호 A1 및 A2는 화살표 선으로 표시되어있다. 화살표 선은 제1 핀 어레이(A1) 및 제2 핀 어레이(A2)가 배치되는 특정 위치를 지시하고, 특정 위치는 화살표 선으로 표시되고 종이 표면(paper surface)에 수직인 평면상에 있다.
제1 핀 어레이(A1) 및 제2 핀 어레이(A2)는 구체적으로 솔더 볼(solder ball, 103)의 구조는 구리 실린더, 솔더 볼, 납 범프 등 일 수 있다.))에 대응하는 팬 아웃 유닛(111)의 표면 위에 위치한다. 솔더 볼(103)은 배선층(104)을 제1 핀 어레이(A1) 및 제2 핀 어레이(A2)에 접속하도록 구성된다.
제3 핀 어레이(A3)는 구체적으로, 구리 실린더(copper cylinders, 107, (구리 실린더, 솔더 볼, 리드 범프(lead bump) 등의 구조도 가능하다.))에 대응하는 팬 아웃 유닛(111)의 표면 위에 배치된다. 구리 실린더(107)는 팬 아웃 유닛(111)을 기판(108)에 접속하도록 구성된다. 제1 칩(101)과 제2 칩(102) 사이의 고밀도 상호 접속을 보장하기 위해, 제1 칩(101)과 제2 칩(102) 사이의 설계 거리는 최소화되어야 한다. 제1 칩(101)과 제2 칩(102) 사이의 거리는 대체로 50㎛ 이하이다.
배선층(104)은 제1 핀 어레이(A1)와 제2 핀 어레이(A2) 사이를 잇고, 제1 핀 어레이(A1) 중에서 각 제1 핀(32a)과 제2 핀 어레이(A2) 중에서 대응하는 제2 핀(32b)을 연결하여, 제1 칩(101)과 제2 칩(102)사이를 전기적으로 연결한다.
실시예에서, 배선층(104)은 솔더 볼(103)을 사용하여 제1 핀 어레이(A1)와 제2 핀 어레이(A2)에 연결되어 있다. 제3 핀 어레이(A3)는 기판(108)에 연결되어 팬 아웃 유닛(111)과 기판(108) 사이를 전기적으로 연결한다. 실시예에서, 제3 핀 어레이(A3)는 구리 실린더(107)를 사용하여 기판(108)에 연결된다. (도 5 및 도 6에 도시된 바와 같이) 기판(108)에는, 기판(108) 내의 배선층에 전기적으로 접속된 납땜 패드(42)가 제공된다.
도 1 내지 도 4에서 기판(108)상의 납땜 패드가 구리 실린더(107)에 대응하는 기판(108)의 표면에 배치된다. 제3 핀 어레이(A3)는 납땜 패드(42)에 전기적으로 접속된다. 구체적으로, 제3 핀 어레이(A3)는 구리 실린더(107)를 사용하여 납땜 패드(42)에 연결된다.
도 5, 도 6, 및 도 7에 도시된 바와 같이, 제1 핀(32a), 제2 핀(32b) 및 제3 핀(41)은 구형 구조(spherical structure), 디스크 형 구조(disc-like structure), 또는 원주형 구조(columnar structure) 일 수 있으나 이에 한정되지 않고, 제1 핀(32a), 제2 핀(32b) 및 제3 핀(41)은 구리, 주석 또는 납일 수 있다. 제1 핀(32a) 및 제2 핀(32b)의 형상 및 재질은 제3 핀(41)의 형상 및 재질과 동일하거나 상이할 수 있으나 이에 한정되는 것은 아니다. 바람직한 실시 예에서, 제1 핀(32a) 및 제2 핀(32b)의 크기는 제3 핀(41)의 크기보다 작다. 바람직한 실시예에서, 제1 핀(32a), 제2 핀(32b) 및 제3 핀(41)이 구형인 것이 일례로서 사용된다. 제1 핀(32a) 및 제2 핀(32b)의 직경은 1㎛ 이하일 수 있고, 제3 핀(41)의 직경은 10㎛ 이하일 수 있다. 제1 핀(32a), 제2 핀(32b) 및 제3 핀(41)은 팬 아웃 유닛(111)의 일면과 동일면으로 형성되거나 볼록한 구조 또는 오목한 구조로 설계될 수 있다. 제1 핀(32a), 제2 핀(32b) 및 제3 핀(41)의 구조는 회로 기판의 표면상의 납땜 패드의 구조와 유사하다.
팬 아웃 유닛(111)과 기판(108) 사이에는 밀봉 접착제(sealing adhesive)가 채워져 있다. 밀봉 접착제는 상기 패키지 구조를 강화하기 위하여 솔더볼(103), 구리 실린더(107), 및 배선층(104)에 코팅되어 있다. 실시예에서, 밀봉 접착제는 팬 아웃 유닛(111)과 기판(108) 사이에 두 번 채워져서 패키징 공정을 완료한다. 먼저, 배선층(104)을 팬 아웃 유닛(111)에 패키징(packaging)하고, 실링 접착제(110)를 배선층(104)과 팬 아웃 유닛 사이에 채운다. 다음으로, 팬 아웃 유닛(111)은 밀봉 접착제(106)를 사용하여 기판(108)에 패키징 된다. 밀봉 접착제(110)와 밀봉 접착제(106)는 상이한 재료로 제조될 수 있다. 분명한 것은, 대안적으로, 팬 아웃 유닛(111)과 기판(108) 사이의 패키징은 하나의 패키징 공정에서 완료될 수 있다.
배선층(104)은 별도의 기판 위에 배치된 다음, 기판이 팬 아웃 유닛(111) 상에 설치되거나, 또는 배선층(104)은 배선 층(104)의 캐리어가 팬 아웃 유닛(111)인지 또는 별도의 기판인지에 상관없이 팬 아웃 유닛(111) 상에 직접 형성될 수 있다. 배선층(104)을 제조하는 공정은 층 부가 공정을 사용하여 실시될 수 있다. 이것은 종래의 회로 기판의 표면에 회로 층을 제조하는 방법과 유사하며 관통 비아를 제조하는 공정이 필요하지 않다. 따라서, 배선층(104)의 제조가 용이하고, 비용이 낮다. 구체적 실시예를 이하 설명한다. 실시예에서, 패키지 구조는 팬 아웃 유닛(111)과 기판(108) 사이에 배치된 중간 기판(105)을 더 포함한다. 중간 기판(105)의 표면상에 배선층(104)을 형성한 다음 솔더 볼(103)을 사용하여 중간 기판(105)을 팬 아웃 유닛(111)의 제1 핀 어레이(A1) 및 제2 핀 어레이(A2)에 실장 한다. 중간 기판(105)의 재료는 실리콘, 유리 또는 유기 기판(108)이다. 중간 기판(105)과 기판(108)은 서로 절연되어있다. 또 다른 실시예에서, 절연 층은 중간 기판(105)과 기판(108) 사이에 배치되어 적층 콘택 구조(laminated contact architecture)를 형성할 수 있다. 다른 실시예에서, 배선층(104)은 제1 핀 어레이(A1) 및 제2 핀 어레이(A2)의 표면상에 형성되고 기판(108)을 마주본다. 본 실시예에서, 솔더 볼(103) 및 중간 기판(105)은 설계될 필요가 없다.
도 2를 참조하면, 도 2에 도시된 실시예에서, 제1 칩(101)의 표면과 제2 칩(102)의 표면은 팬 아웃 유닛(111)의 히트 싱크 표면을 형성하고, 히트 싱크 표면은 기판(108)으로부터 멀리 떨어진, 팬 아웃 유닛(111)의 표면에 배치된다. 팬 아웃 유닛(111) 히트 싱크 표면의 형성은 패키징 구조물의 방열을 용이하게한다.
상대적으로 낮은 소비 전력 또는 낮은 열 방출 요구량을 갖는 일부 칩의 경우, 제1 칩(101) 및 제2 칩(102)은 팬 아웃 유닛(111)의 표면이면서 기판(108)으로부터 멀리 떨어진 표면상에 몰딩 콤파운드(molding compound)로 덮일 수 있다. 즉, 도 1에 도시된 바와 같이, 제1 칩(101) 및 제2 칩(102)은 제조 공정을 단순화하고 공정 비용을 감소시키기 위해 노출될 필요가 없다.
도 3 및 도 4를 참조하면, 이러한 패키징 구조는 히트 싱크 핀(heat sink fin, 112)을 더 포함한다. 히트 싱크 핀(112)은 기판(108) 위의 팬 아웃 유닛(111)을 차폐하고, 히트 싱크 핀(112)은 히트 싱크 표면과 접촉한다. 또 다른 실시예에서, 패키징 구조는 히트 싱크 핀(112) 및 열 전도성 접착제를 더 포함한다. 히트 싱크 핀(112)은 기판(108)상의 팬 아웃 유닛(111)을 차폐하고, 열 전도성 접착제는 히트 싱크 표면과 히트 싱크 핀(112) 사이에 도포된다. 열 전도성 접착제의 도포는 히트 싱크 핀(112)과 팬 아웃 유닛(111)의 적층을 용이하게 하여 방열 효과를 높인다. 구체적으로, 히트 싱크 핀(112)은 커버 몸체 및 측벽을 포함한다. 측벽과 커버 체는 공동으로 수용 공동부(accommodation cavity)를 형성한다. 측벽의 일 단은 커버 본체에 연결되고, 타단은 기판(108)에 고정된다. 측벽은 비스코스 접착제(viscose glue) 또는 용접 방식, 카드 고정구 연결(card fastener connection), 또는 나사 연결(screw connection)에 의해 기판(108)에 설치된다. 덮개 몸체는 평평한 형상이다. 커버 몸체는 팬 아웃 유닛(111)의 히트 싱크 표면에 적층되거나, 커버 몸체는 열 전도성 접착제를 사용하여 히트 싱크 표면에 연결된다. 커버 본체는 평면 히트 싱크(flat heat sink)의 구조와 등가이며, 팬 아웃 유닛(111)의 열을 전도하도록 구성된다. 커버 본체 및 측벽은 일체형 구조 또는 분리형 구조일 수 있다. 커버 본체는 주석 납땜(tin soldering)에 의해 측벽에 고정될 수 있다. 히트 싱크 핀(112)은 방열뿐만 아니라 전자기 차폐를 위해 기판(108)상의 팬 아웃 유닛(111)을 차폐한다. 히트 싱크 핀(112)의 구조는 패키징 구조를 안정화시키고 패키징 구조의 휨 가능성(warpage possibility)을 줄이는 데 도움을 준다.
실시예에서, 배선층(104)은 순차적으로 적층 된 제1 회로 층, 기준층 및 제2 회로 층을 포함한다. 기준층은 제1 회로 층 및 제2 회로 층에 대한 기준면이다. 기준층은 신호 품질을 향상시키고 신호 누화(crosstalk)를 줄이는 데 도움이 된다.
도 5 및 도 6을 참조하면, 도 5 및 도 6은 각각 제1 칩(101) 상의 제1 핀 어레이(A1) 및 제3 핀 어레이(A3), 제2 칩(102) 상의 제2 핀 어레이(A2) 및 기판(108)상의 납땜 패드(42)의 배치 상태를 도시한다. 또한, 도 5는 배선층(104)의 제1 회로 층(14)의 배선 구조를 나타내고, 또한, 도 6은 배선층(104)의 제3 회로 층(16)의 배선 구조를 나타낸다. 제1 칩(101)은 어레이 형상으로 배치된 복수의 제1 핀(32a)과 어레이 형상으로 배치된 복수의 제3 핀(41)을 구비한다. 제2 칩(102)은 어레이 방식으로 배치된 복수의 제2 핀(32b)을 구비한다. 기판(108)은 납땜 패드(42)를 구비한다. 복수의 제1 핀(32a)은 배선층(104)을 사용하여 복수의 제2 핀(32b)에 접속된다. 복수의 제3 핀(41)은 구리 실린더(107)를 사용하여 기판(108)상의 납땜 패드(42)에 접속된다. 제1 칩(101) 상의 제1 핀 어레이(A1)는 제1 그룹(Z1)과 제2 그룹(Z2)을 포함한다. 즉, 복수의 제1 핀(32a)은 2개의 그룹으로 분할된다. 제2 칩(102) 상의 제2 핀 어레이(A2)는 제3 그룹(Z3) 및 제4 그룹(Z4)을 포함한다. 즉 복수의 제2 핀(32b)은 2개의 그룹으로 분할된다. 제2 그룹(Z2)은 도 5에 도시된 배선층(104)의 제1 회로 층(14)을 이용하여 제3 그룹(Z3)에 전기적으로 연결된다. 제1 그룹(Z1)은 도 6에 도시된 배선층(104)의 제3 회로 층(16)을 이용하여 제4 그룹(Z4)에 전기적으로 연결된다. 다른 실시예에서, 배선층(104)은 또한, 제3회로 층, 제4 회로 층 등을 포함할 수 있다. 즉, 배선층(104)은 복수의 회로 층을 포함할 수 있다. 특정 디자인은 제1 칩(101)과 제2 칩(102) 사이의 전기적 신호 연결 상태에 따라 결정된다.
실시예에서, 중간 기판(105)은 실리콘 기판이고, 중간 기판(105)상의 배선층(104)의 최소 라인 폭 및 최소 라인 거리는 0.4㎛ 이하일 수 있다. 다른 실시예에서, 중간 기판(105)은 팬 아웃 기판(fan-out substrate)이며, 중간 기판(105)상의 배선층(104)의 최소 라인 폭 및 최소 라인 간격은 2㎛ 이하일 수 있다.
본 발명의 패키징 구조에서, 배선층(104)은 관통 비아 구조(through-via structure)를 배치할 필요없이 층 부가 공정(layer-adding process, 층 부가는 다이 표면에 필름을 형성하는 가공 공정이고, 필름은 절연체, 반도체 또는 도체 일 수 있다.)을 사용하여 팬 아웃(fan-out) 유닛(111)의 표면 또는 중간 기판(105)의 표면상에 구현될 수 있다. 따라서, 배선층(104)의 제조가 용이하고, 비용이 낮다. 또한, 제3 핀 어레이(A3)가 기판(108)에 직접 연결되므로, 넓은 영역의 중간 기판을 배치할 필요없이 팬 아웃 유닛(111)이 기판(108)에 연결되며, 중간 기판상에 관통 비아(through via) 제조 공정이 필요하지 않다(종래 기술에서, 팬 아웃 유닛과 기판 사이의 전기적 접속의 배선은 실리콘 인터포저(silicon interposer)에 기초한 관통 실리콘 비아(TSV, through silicon via) 기술을 사용함으로써 구현되고, 이는 높은 공정 난이도와 높은 비용을 초래하였다.). 따라서, 본 발명은 낮은 공정 난이도 및 낮은 비용의 장점이 있는다. 이에 따라, 본 발명의 팬 아웃 유닛(111)과 기판(108) 사이의 전기적 접속의 배선 구조는 또한 패키징 구조의 소형 디자인에 도움이 된다.
본 발명은 또한 패키징 방법을 제공한다. 도 1 내지 도 4를 참조하면, 이러한 패키징 방법은 다음 단계를 포함한다.
팬 아웃 유닛(fan-out unit, 111)이 제조된다. 팬 아웃 유닛(111)은 제1 칩(101)과 제2 칩(102)을 포함한다. 제1 칩(101)은 제1 핀 어레이(A1)를 포함하고, 제2 칩(102)은 제2 핀 어레이(A2)를 포함한다. 팬 아웃 유닛(111)은 제3 핀 어레이(A3)를 더 포함한다. 제1 핀 어레이(A1), 제2 핀 어레이(A2), 및 제3 핀 어레이(A3)는 모두 기판(108)을 마주보고 배치된다. 구체적으로, 제1 칩(101)과 제2 칩(102)은 인접하여 배치되고, 제1 핀 어레이(A1)는 제2 핀 어레이(A2)와 인접하여 배치되고 제3 핀 어레이(A3)는 팬 아웃 유닛(111)에서 제1 핀 어레이(A1) 및 제2 핀 어레이(A2) 이외의 영역에 분포된다.
배선층(104)이 제조된다. 배선층(104)은 제1 핀 어레이(A1)와 제2 핀 어레이(A2) 사이에 걸쳐져 있고, 제1 핀 어레이(A1) 중 제1 핀 각각을 제2 핀 어레이(A2) 중에서 대응하는 제2 핀에 연결하도록 구성되어, 제1 칩(101)과 제2 칩(102) 사이이가 연결되도록 한다.
제3 핀 어레이(A3)는 기판(108)에 접속되어, 팬 아웃 유닛(111)이 기판(108) 상에 설치되고 기판(108)과 전기적으로 접속된다.
기판(108)에 전기적으로 접속되는 납땜 패드(42) 배선층을 기판(108)에 형성한다(도 5 및 도 6에 도시된 바와 같이). 도 1 내지 도 4에서, 기판(108)상의 납땜 패드가 구리 실린더(107)에 대응하는 기판(108)이 표면에 배치된다. 제3 핀 어레이(A3)는 솔더링 패드(42)에 전기적으로 접속된다. 구체적으로, 제3 핀 어레이(A3)는 솔더링 패드 구리 실린더(107)를 사용하여 패드(42)에 연결된다.
구체적으로, 본 발명의 실시예에서, 팬 아웃 유닛(111)을 제조하는 단계는 몰딩 콤파운드를 사용하여 제1 칩(101) 및 제2 칩(102) 상에 몰딩 패키징을 수행하여 팬 아웃 유닛(111)을 제조한다. 본 발명에서는, 설명의 편의상 2개의 칩만을 사용하고, 복수의 칩을 팬 아웃 유닛(111)에 통합될 수 있다.
제1 칩(101) 및 제2 칩(102)이 다이(die)인 것을 예로서 사용한다. 먼저, 필요에 따라 원래 다이(original die)를 그라인딩 방식으로 씨닝(thinning)하고, 제1 칩(101) 및 제2 칩(102)의 구체적인 두께는 제품 요구 사항 및 제조 공정 요구 사항에 따라 결정된다. 다음으로, 원래의 다이를 절단하여 여러 개의 단일 다이를 만든다. 그런 다음, 팬 아웃 유닛(111)을 형성하기 위해 통합되어야 하는 금형에 대해 재구성 및 성형 복합 플라스틱 패키징(reconstruction and molding compound plastic packaging)이 수행된다. 제1 칩(101)과 제2 칩 사이의 고밀도 상호 접속의 성능 요구사항을 만족하기 위해, 제1 칩(101)과 제2 칩(102) 사이의 거리는 50㎛ 이하이다. 제1 칩(101) 및 제2 칩(102)의 측면은 몰딩 콤파운드에 의해 감싸 져 있으며, 몰딩 콤파운드에 의해 측면을 감싸는 두께는 유연하게 설계될 수 있으며, 일반적으로 5mm 미만이다.
제1 칩(101)과 제2 칩(102)의 전면측은 팬 아웃 유닛(111)의 외부 표면을 형성한다. 제1 핀 어레이(A1), 제2 핀 어레이(A2) 및 제3 핀 어레이(A3)는 제1 칩(101)과 제2 칩(102)의 전면측에 배치된다. 실시예에서, 제1 핀 어레이(A1), 제2 핀 어레이(A2)의 밀도는 제3 핀 어레이(A3)의 밀도보다 작다. 도 5 및 도 6을 참조하면, 제1 핀 어레이는 어레이 형태로 배치된 복수의 제1 핀(32a)을 포함하고, 제2 핀 어레이(A2)는 어레이 형태로 배치된 복수의 제2 핀(32b)을 포함하고, 제3 핀 어레이(A3)는 어레이 형태로 배치된 복수의 제3 핀(41)을 포함한다. 제3 핀(41) 각각의 크기는 각 제1 핀(32a)의 크기보다 크며, 제3 핀(41) 각각의 크기도 제2 핀(32b) 각각의 크기보다 크며, 제1 핀(32a)의 크기는 제2 핀(32b)의 크기와 같다.
실시예에서, 배선층(104)을 제조하는 단계는 구체적으로, 중간층 기판(105)을 제공하는 단계 - 배선층(104)은 층 추가 공정을 사용하여 중간 기판(105)의 표면상에 제조되는 회로 층임 -; 및 배선층(104)이 제1 핀 어레이(A1)와 제2 핀 어레이(A2) 사이에서 전기적으로 접속되도록, 중간 기판(105)을 팬 아웃 유닛(111)에 적층 하는 단계를 포함한다. 구체적으로, 솔더 볼(103)은 배선층(104)의 표면에 형성된다. 솔더 볼(103)의 수량 및 크기는 제1 핀의 양 및 크기와 동일하고, 솔더 볼(103)의 양 및 크기는 제2 핀의 개수 및 크기와 동일하다. 중간 기판(105)을 팬 아웃 유닛(111)에 적층 하는 공정에서, 열풍 재용해 공정(hot air remelting process) 또는 열 압착 공정(thermo-compression bonding process)을 이용하여 적층을 실시한다.
배선층(104)은, 솔더 볼(103)과 제1 핀과의 협동, 및 솔더 볼(103)과 제2 핀과의 협동에 의해 제1 핀 어레이(A1)와 제2 핀 어레이(A2) 사이에 접속되어 제1 칩(101)과 제2 칩(102)을 연결한다. 다른 실시예에서, 배선층(104)은, 중간 기판(105) 및 솔더 볼(103)을 이용하지 않고, 팬 아웃 유닛(111)의 표면에 직접 배선층(104)을 형성한다. 이러한 2개의 다른 실시예에서, 배선 층(104)은 층 부가 공정을 이용하여 제조될 수 있다. 공정상의 난이도가 낮고 비용이 적다. 배선층(104)은 패시베이션(passivation), 스퍼터링(sputtering), 전기 도금(electroplating) 등에 의해 제조된다. 배선 재료로는 구리를 선택할 수 있다. 배선의 최소 라인 폭 및 최소 라인 간 거리는 0.4㎛ 이하일 수 있다.
제3 핀 어레이(A3)를 기판(108)에 접속하는 공정에서, 구리 실린더(107)는 대응하여 제3 핀의 위치에서 먼저 고정되고, 구리 실린더(107)는 기판(108)상의 대응하는 납땜 패드와 정렬된다. 팬 아웃 유닛(111)은 열풍 재용해 또는 열 압착에 의해 기판(108)에 적층될 수 있다.
또한, 본 발명의 패키징 방법은 설치 높이를 조정하는 단계를 더 포함한다. 팬 아웃 유닛(111)과 기판(108) 사이의 높이 차는 제3 핀 어레이(A3)와 제3 핀 어레이(A3) 사이의 접속 구조(즉, 도 1 내지 도 4에 도시된 구리 실린더(107))이다. 구체적으로, 팬 아웃 유닛(111) 측의 제3 핀 어레이(A3) 상의 구리 실린더(107)의 크기를 증가시키거나 기판(108)상의 납땜 패드의 높이를 증가시킴으로써 높이 차이가 변경될 수 있다.
다른 실시예에서, 설치 높이를 조정하는 단계는 배선층(104)과 기판(108) 사이의 구조를 조정함으로써 구현될 수 있다.
특히, 홈(groove, 1081)은 기판(108) 상에 배치되고 배선층(104)을 마주보고 배치된다. 홈(1081) 배선층(104)과 홈(1081)의 협동(collaboration)에 의해, 팬 아웃 유닛(111)과 기판(108)의 높이 차를 변화시킨다. 홈(1081)을 배치함으로써, 팬 아웃 유닛(111)과 기판(108) 사이의 높이 차가 줄어든다. 이는 패키징 구조의 소형화 설계에 도움된다. 또한, 기판(108)과 배선층(104)은 서로 절연되어있다. 이러한 절연 구조는 배선 층(104)상의 배선의 신호 절연을 증가시켜, 고밀도 신호 전송을 용이하게한다.
도 2를 참조하면, 본 발명의 실시예에서, 팬 아웃 유닛(111)을 제조하는 단계는, 팬 아웃 유닛(111)의 제1 칩(101)과 제2 칩(102) 제1 칩(101) 및 제2의 후면측을 그라인딩하여, 제1 칩(101) 및 제2 칩(102)의 후면측이 팬 아웃 유닛(111)의 외부 표면을 형성하여 팬 아웃 유닛(111)의 히트 싱크 표면을 형성하는 단계를 더 포함한다. 따라서 히트 싱크 표면이 노출되어 패키징 구조물의 방열을 용이하게 한다.
도 3을 참조하면, 본 발명의 실시예에서, 패키징 방법은 히트 싱크 핀(112)을 제조하는 단계; 히트 싱크 핀(112)이 팬 아웃 유닛(111)을 차폐하고 히트 싱크 표면과 접촉되도록 기판(108) 상에 히트 싱크 핀(112)을 설치하는 단계를 더 포함한다.
구체적으로, 히트 싱크 핀(112)은 금속 또는 비금속 열 전도성 재료로 제조된다. 히트 싱크 핀(112)과 히트 싱크 표면 사이에 열 전도성 접착제가 도포될 수 있다. 열 전도성 접착제가 히트 싱크 표면에 코팅되고, 히트 싱크 핀(112)이 기판(108)에 설치되어 히트 싱크 핀(112)이 팬 아웃 유닛(111)을 차폐하고 열 전도성 접착제와 접촉한다.
본 발명의 기판(108)은 다층 기판(108)일 수 있고, 배선층이 기판(108)에 배치될 수 있다. 팬 아웃 유닛(111)은 기판(108)의 전면에 설치되어있다. 팬 아웃 유닛(111)의 제3 핀 어레이(A3)에 대응하는 납땜 패드(42)는 기판(108)의 전면에 배치되어 있고(도 5 및 도 6 참조), 구리 실린더(107)를 사용하여 팬 아웃 유닛(111)과 기판(108) 사이에 연결되어 있다. 기판(108)의 후면은 전자 장치 내의 회로 보드에 연결하기 위해 사용된다. 도 1 내지 도 4에 도시된 바와 같이, 솔더 볼(109)은 기판(108)의 후면에 배치되고, 패키징 구조는 솔더 볼(109)을 사용하여 전자 장치의 회로 기판에 접속된다. 제1 칩(101)과 제2 칩(102) 사이의 배선은 배선층(104)을 사용하여 구현되므로, 기판(108)상의 배선층(104)의 양이 감소할 수 있다. 기판(108)과 비교하여, 배선층(104)은 더욱 작은 면적을 가지며, 넓은 면적을 갖는 기판(108) 상에 더 많은 배선층(104)을 제조할 필요 없이 제1 칩(101)과 제2 칩(102) 사이의 배선을 구현하는데 사용된다. 따라서, 패키징 구조의 비용이 감소할 수 있다.
전술 한 설명은 본 발명의 바람직한 실시예이다. 당업자는 본 발명의 원리를 벗어나지 않고 개선 및 연마를 할 수 있으며, 개선 및 연마는 본 발명의 보호 범위 내에 있다는 것을 알아야한다.

Claims (19)

  1. 기판, 팬 아웃 유닛(fan-out unit), 및 배선층을 포함하는 패키징 구조(packaging structure)로서,
    상기 팬 아웃 유닛은 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 제1 핀 어레이를 포함하고, 상기 제2 칩은 제2 핀 어레이를 포함하고, 상기 팬 아웃 유닛은 제3 핀 어레이를 더 포함하고, 상기 제1 핀 어레이, 상기 제2 핀 어레이, 및 상기 제3 핀 어레이는 모두 상기 기판을 대향하여 배치되고,
    상기 제1 핀 어레이는 복수의 제1 핀을 포함하고, 상기 제2 핀 어레이는 복수의 제2 핀을 포함하고, 상기 제3 핀 어레이는 복수의 제3 핀을 포함하고,
    상기 배선층은 상기 제1 핀 어레이와 상기 제2 핀 어레이 사이를 연결하고 상기 제1 핀 어레이 내의 제1 핀 각각을 상기 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어 상기 제1 칩과 상기 제2 칩 사이가 전기적으로 연결되고,
    상기 기판의 배선층에 전기적으로 연결된 납땜 패드(soldering pad)가 상기 기판에 설치되고, 상기 복수의 제3 핀이 상기 납땜 패드에 연결되어 상기 팬 아웃 유닛과 상기 기판 사이를 전기적으로 연결하는, 패키징 구조.
  2. 제1항에 있어서,
    상기 패키징 구조가
    상기 팬 아웃 유닛과 상기 기판 사이에 배치된 중간 기판(intermediate board)
    을 더 포함하고,
    상기 배선층이 상기 중간 기판의 표면에 형성된, 패키징 구조.
  3. 제2항에 있어서,
    상기 중간 기판의 소재가 실리콘(silicon), 유리, 또는 유기 기판(organic substrate)인, 패키징 구조.
  4. 제2항 또는 제3항에 있어서,
    상기 중간 기판과 상기 기판은 서로 절연된, 패키징 구조.
  5. 제1항에 있어서,
    상기 배선층이, 상기 기판과 대향하는 상기 제1 핀 어레이 및 상기 기판과 대향하는 상기 제2 핀 어레이의 표면에 형성된, 패키징 구조.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 배선층이 순차적으로 적층된, 제1 회로층, 기준층(reference layer), 및 제2 회로층을 포함하고,
    상기 기준층이 상기 제1 회로층 및 상기 제2 회로층에 대한 기준면(reference plane)인, 패키징 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 칩의 표면과 상기 제2 칩의 표면이 상기 팬 아웃 유닛의 히트 싱크 표면(heat sink surface)을 형성하고,
    상기 히트 싱크 표면은, 상기 기판으로부터 멀리 떨어진 상기 팬 아웃 유닛의 표면에 배치된, 패키징 구조.
  8. 제7항에 있어서,
    상기 패키징 구조는 히트 싱크 핀(heat sink fin)을 더 포함하고,
    상기 히트 싱크 핀은 상기 기판 위의 팬 아웃 유닛을 차폐하고, 상기 히트 싱크 핀은 상기 히트 싱크 표면과 접촉하는, 패키징 구조.
  9. 제7항에 있어서,
    상기 패키징 구조는 히트 싱크 핀 및 열 전도성 접착제(thermally conductive adhesive)를 더 포함하고,
    상기 히트 싱크 핀은 상기 기판 위의 상기 팬 아웃 유닛을 차폐하고, 상기 열 전도성 접착제가 상기 히트 싱크 표면과 상기 히트 싱크 핀 사이에 도포된, 패키징 구조.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 칩과 상기 제2 칩은 서로 인접하여 배치되고, 상기 제1 핀 어레이와 상기 제2 핀 어레이는 서로 인접하여 배치되고, 상기 제3 핀 어레이는, 상기 팬 아웃 유닛 내에서 상기 제1 핀 어레이와 상기 제2 핀 어레이 이외의 영역에 배치된, 패키징 구조.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 패키징 구조를 포함하는 전자 장치.
  12. 팬 아웃 유닛(fan-out unit)을 제조하는 단계 - 상기 팬 아웃 유닛은 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 제1 핀 어레이를 포함하고, 상기 제2 칩은 제2 핀 어레이를 포함하고, 상기 팬 아웃 유닛은 제3 핀 어레이를 더 포함하고, 상기 제1 핀 어레이는 복수의 제1 핀을 포함하고, 상기 제2 핀 어레이는 복수의 제2 핀을 포함하고, 상기 제3 핀 어레이는 복수의 제3 핀을 포함함 -;
    배선층을 제조하는 단계 - 상기 배선층은 상기 제1 핀 어레이와 상기 제2 핀 어레이를 연결하고 상기 제1 핀 어레이 내의 제1 핀 각각을 상기 제2 핀 어레이 내의 대응하는 제2 핀에 연결하도록 구성되어 상기 제1 칩과 상기 제2 칩이 전기적으로 연결됨 -; 및
    상기 제3 핀 어레이를 기판에 접속하는 단계 - 상기 기판의 배선층에 전기적으로 연결된 납땜 패드(a soldering pad)가 상기 기판에 설치되고, 상기 복수의 제3 핀이 상기 납땜 패드에 연결되어 상기 팬 아웃 유닛이 상기 기판 위에 설치되고 상기 기판에 전기적으로 연결됨 -
    를 포함하는 패키징 방법.
  13. 제12항에 있어서,
    상기 팬 아웃 유닛을 제조하는 단계는,
    몰딩 콤파운드(molding compound)를 사용하여 몰딩 패키징(molding packaging)을 상기 제1 칩과 상기 제2 칩에 수행하여 상기 팬 아웃 유닛을 형성하는 단계
    를 포함하고,
    상기 제1 칩과 상기 제2 칩 사이의 거리는 50㎛ 이하이고, 상기 제1 칩과 상기 제2 칩의 측면은 상기 몰딩 콤파운드에 의해 감싸지며, 상기 제1 칩과 상기 제2 칩의 전면측은 상기 팬 아웃 유닛의 외부 표면을 형성하고, 상기 제1 핀 어레이와 상기 제2 핀 어레이는 각각 상기 제1 칩의 전면측과 상기 제2 칩의 전면측에 배치되고,
    상기 제1 핀 어레이는 상기 제2 핀 어레이와 인접하고, 상기 제3 핀 어레이는, 상기 팬 아웃 유닛 내에서 상기 제1 핀 어레이와 상기 제2 핀 어레이 이외의 영역에 배치된, 패키징 방법.
  14. 제13항에 있어서,
    상기 팬 아웃 유닛을 제조하는 단계는,
    상기 제1 칩의 후면측과 상기 제2 칩의 후면측이 상기 팬 아웃 유닛의 외부 표면을 형성하도록 상기 팬 아웃 유닛의 제1 칩의 후면측과 상기 팬 아웃 유닛의 제2 칩의 후면측을 그라인드(grind)하여 상기 팬 아웃 유닛의 히트 싱크 표면(heat sink surface)을 형성하는 단계
    를 더 포함하는, 패키징 방법.
  15. 제14항에 있어서,
    상기 히트 싱크 핀(heat sink fin)을 제조하는 단계; 및
    상기 히트 싱크 핀이 상기 팬 아웃 유닛을 차폐하고 상기 히트 싱크 표면과 접촉하도록, 상기 기판 위에 상기 히트 싱크 핀을 설치하는 단계
    를 더 포함하는 패키징 방법.
  16. 제14항에 있어서,
    히트 싱크 핀을 제조하는 단계;
    상기 히트 싱크 표면 위에 열 전도성 접착제(thermally conductive adhesive)를 코팅하는 단계; 및
    상기 히트 싱크 핀이 상기 팬 아웃 유닛을 차폐하고 상기 히트 싱크 표면과 접촉하도록, 상기 기판 위에 상기 히트 싱크핀을 설치하는 단계
    를 더 포함하는 패키징 방법.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    중간 기판(intermediate board)을 제공하는 단계 - 상기 배선층은 층 부가 공정(layer-adding process)을 사용하여 상기 중간 기판의 표면 위에 제조되는 회로 층임 -; 및
    상기 배선층이 제1 핀 어레이 내의 제1 핀과 상기 제2 핀 어레이의 대응하는 제2 핀을 연결하도록 상기 중간 기판을 상기 팬 아웃 유닛에 적층하는 단계
    를 더 포함하는 패키징 방법.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 제3 핀 어레이를 기판에 접속하는 단계는,
    설치 높이(installation height)를 조정하는 단계
    를 더 포함하고,
    상기 팬 아웃 유닛과 상기 기판 사이의 높이 차가 상기 제3 핀 어레이와 상기 기판 사이의 연결 구조의 크기를 조정하여 변경되는, 패키징 방법.
  19. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 제3 핀 어레이를 기판에 접속하는 단계는,
    상기 설치 높이를 조정하는 단계
    를 더 포함하고,
    홈(groove)이 상기 기판상에 상기 배선층과 대향하여 배치되고, 상기 배선층과 상기 홈의 협동(collaboration)에 의해 상기 팬 아웃 유닛과 상기 기판 사이의 높이 차가 변경되는, 패키징 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250028163A (ko) * 2023-08-21 2025-02-28 칩모어 테크놀로지 코퍼레이션 리미티드 방열 패드 접착 방법, 패키징 방법, 패키지 구조 및 접착 장치

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087908B (zh) * 2015-12-31 2020-10-27 华为技术有限公司 封装结构、电子设备及封装方法
CN106376178A (zh) * 2016-09-09 2017-02-01 青岛海信电器股份有限公司 终端设备
EP3607494A4 (en) * 2017-04-07 2020-11-11 Intel Corporation SYSTEMS AND METHODS FOR PROVIDING A DEEP STACKED AUTOMATED PROGRAM SYNTHESIS
CN106960828A (zh) * 2017-05-11 2017-07-18 西安电子科技大学 倒装芯片式半导体封装结构
CN107104096A (zh) * 2017-05-19 2017-08-29 华为技术有限公司 芯片封装结构及电路结构
WO2019037867A1 (en) 2017-08-25 2019-02-28 Huawei Technologies Co., Ltd. SEMICONDUCTOR MODULE AND METHOD FOR MANUFACTURING THE SAME
CN116169110A (zh) * 2018-02-24 2023-05-26 华为技术有限公司 一种芯片及封装方法
CN109994438B (zh) 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
US11756889B2 (en) * 2019-08-07 2023-09-12 Intel Corporation Ultrathin bridge and multi-die ultrafine pitch patch architecture and method of making
TW202111907A (zh) 2019-09-05 2021-03-16 力成科技股份有限公司 以矽中介層作為互連橋的封裝晶片結構
US11114410B2 (en) * 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
CN111554627B (zh) * 2020-04-30 2022-10-11 通富微电子股份有限公司 一种芯片封装方法
CN111554658A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554655A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554656A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN111554613A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554676B (zh) * 2020-05-19 2022-03-29 上海先方半导体有限公司 一种局部带宽增强的转接板封装结构及制作方法
CN111883513A (zh) * 2020-06-19 2020-11-03 北京百度网讯科技有限公司 芯片封装结构及电子设备
US20230253333A1 (en) * 2020-07-27 2023-08-10 Guangdong Institute Of Semiconductor Industrial Technology Chip fine line fan-out package structure and manufacturing method therefor
CN113113400B (zh) * 2021-04-27 2024-10-18 广东汇芯半导体有限公司 半导体电路和半导体电路的制造方法
CN113764396B (zh) * 2021-05-19 2023-11-24 浙江毫微米科技有限公司 基于重布线层的半导体封装结构及其封装方法
CN113471086B (zh) * 2021-06-29 2024-06-28 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN113823607A (zh) * 2021-08-30 2021-12-21 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN114937608B (zh) * 2022-04-15 2023-08-08 盛合晶微半导体(江阴)有限公司 一种高密度互连的封装结构及其制备方法
CN114937609B (zh) * 2022-04-15 2023-09-22 盛合晶微半导体(江阴)有限公司 一种2.5d/3d电子封装结构及其制备方法
TWI843466B (zh) * 2023-03-07 2024-05-21 光寶科技股份有限公司 散熱片黏貼機台
WO2025035459A1 (zh) * 2023-08-17 2025-02-20 广东省科学院半导体研究所 一种芯片高密度互连封装结构及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100069000A (ko) * 2008-12-15 2010-06-24 하나 마이크론(주) 반도체 패키지
US20140175636A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density interconnect device and method
US20150116965A1 (en) * 2013-10-30 2015-04-30 Qualcomm Incorporated Embedded bridge structure in a substrate
US20150171015A1 (en) * 2013-12-18 2015-06-18 Ravindranath V. Mahajan Integrated circuit package with embedded bridge

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5801531B2 (ja) * 2009-10-16 2015-10-28 ルネサスエレクトロニクス株式会社 半導体パッケージ及びその製造方法
US8436457B2 (en) * 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
KR101831938B1 (ko) * 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
TWI517319B (zh) * 2012-08-14 2016-01-11 鈺橋半導體股份有限公司 於中介層及無芯基板之間具有雙重連接通道之半導體組體
TWI509759B (zh) * 2013-08-19 2015-11-21 力成科技股份有限公司 切割道在散熱片之無基板封裝構造及其製造方法
US9935090B2 (en) * 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
KR20150135611A (ko) * 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
CN104659004A (zh) * 2014-12-30 2015-05-27 华天科技（西安）有限公司 一种PoP封装结构及其制造方法
CN109087908B (zh) * 2015-12-31 2020-10-27 华为技术有限公司 封装结构、电子设备及封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100069000A (ko) * 2008-12-15 2010-06-24 하나 마이크론(주) 반도체 패키지
US20140175636A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density interconnect device and method
US20150116965A1 (en) * 2013-10-30 2015-04-30 Qualcomm Incorporated Embedded bridge structure in a substrate
US20150171015A1 (en) * 2013-12-18 2015-06-18 Ravindranath V. Mahajan Integrated circuit package with embedded bridge

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250028163A (ko) * 2023-08-21 2025-02-28 칩모어 테크놀로지 코퍼레이션 리미티드 방열 패드 접착 방법, 패키징 방법, 패키지 구조 및 접착 장치

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