CN113764396B - 基于重布线层的半导体封装结构及其封装方法 - Google Patents

基于重布线层的半导体封装结构及其封装方法 Download PDF

Info

Publication number
CN113764396B
CN113764396B CN202110546321.1A CN202110546321A CN113764396B CN 113764396 B CN113764396 B CN 113764396B CN 202110546321 A CN202110546321 A CN 202110546321A CN 113764396 B CN113764396 B CN 113764396B
Authority
CN
China
Prior art keywords
chip
substrate
interposer
layer
rewiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110546321.1A
Other languages
English (en)
Other versions
CN113764396A (zh
Inventor
胡楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Weipian Technology Co ltd
Zhejiang Nanometer Technology Co ltd
Original Assignee
Zhejiang Weipian Technology Co ltd
Zhejiang Nanometer Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Weipian Technology Co ltd, Zhejiang Nanometer Technology Co ltd filed Critical Zhejiang Weipian Technology Co ltd
Priority to CN202110546321.1A priority Critical patent/CN113764396B/zh
Publication of CN113764396A publication Critical patent/CN113764396A/zh
Application granted granted Critical
Publication of CN113764396B publication Critical patent/CN113764396B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Abstract

本发明提供一种基于重布线层的半导体封装结构及其封装方法，该封装结构包括第一芯片、至少一个重布线中介层、基板和至少一个第二芯片；所述第二芯片的一面与所述重布线中介层的第一面电连接，所述第一芯片的一面与所述重布线中介层的第二面电连接，所述重布线中介层的第一面与所述重布线中介层的第二面相背设置；所述基板设置有至少一个容置槽，每一所述容置槽内设置有至少一所述第二芯片，且所述第二芯片至少部分容置于所述容置槽内。通过在基板上开设容置槽，用于容置第二芯片，使得第一芯片与基板之间的距离减小，减小了第一芯片与基板之间的信号传输距离，有效降低信号延迟，提高处理性能。

Description

基于重布线层的半导体封装结构及其封装方法
技术领域
本发明涉及半导体连接技术领域，特别涉及一种基于重布线层的半导体封装结构及其封装方法。
背景技术
在过去几十年里，如摩尔定律所预期，随着制造、封装工艺等相关技术的进步，单颗芯片上可容纳的晶体管数目确实一直在成倍增长。但是随着半导体制造工艺越来越逼近硅材料的物理极限，7nm以下的先进制程已经不能带来成本的降低，反而因为面积缩小带来设计与制造成本的巨幅提升，摩尔定律已经无法维持原有的性能与价格的比例。
因此业界引入先进封装技术，可以把各种使用不同工艺制成的小面积芯片灵活集成在一起，成为一个高性能大“芯片”的同时又不至于付出过高的成本。
将多个不同面积芯片集成在一起时，需要对芯片进行连接，一种是采用连接件，利用热压缩键合将芯片连接，然而，这种连接需要极高精度，芯片之间的引脚如无法充分对齐，将导致产品不良，因此，这种连接方式容易造成良率下降。
在后摩尔时代，2.5D硅中介层(Interposer)异构集成技术在下一代高性能运算(HPC)产品中的应用越来越普及。有别于系统单芯片(SoC)将逻辑、存储器或射频(RF)等不同的系统功能整合在单一元件的作法，硅中介层则采用模组化的方式，将不同的功能放在不同的芯片上，其包括铜制程的微凸块(Micro Bump)和重分布层(RedistributionLayer)，芯片与芯片之间透过硅中介层的互连，其电性特征与芯片内互连的特征非常相似，此可大幅降低功耗和提高频宽。
上述通过重分布层将芯片连接的方式将会导致信号延迟，处理性能下降，依然无法满足目前芯片封装的要求
发明内容
基于此，有必要针对上述技术问题，提供一种基于重布线层的半导体封装结构及其封装方法。
一种基于重布线层的半导体封装结构，包括：第一芯片、至少一个重布线中介层、基板和至少一个第二芯片；
所述第二芯片的一面与所述重布线中介层的第一面电连接，所述第一芯片的一面与所述重布线中介层的第二面电连接，所述重布线中介层的第一面与所述重布线中介层的第二面相背设置；
所述基板设置有至少一个容置槽，每一所述容置槽内设置有至少一所述第二芯片，且各所述第二芯片至少部分容置于所述容置槽内。
在其中一个实施例中，所述第二芯片容置于所述容置槽内，且所述重布线中介层至少部分容置于所述容置槽内。
在其中一个实施例中，所述基板的第一面开设有至少一个所述容置槽，所述基板的第一面于所述容置槽的外侧设置有多个第一基板焊点，所述基板的第二面设置有多个第二基板焊点，各所述第一基板焊点与各所述第二基板焊点通过所述基板内的基板连接导线连接，所述基板的第一面与所述基板的第二面相背设置。
在其中一个实施例中，所述第一芯片的一面设置有多个第一连接焊点，所述第二芯片的一面设置有多个第二连接焊点，所述重布线中介层的第一面设置有多个第一连接金属片，所述重布线中介层的第二面设置有多个第二连接金属片，至少部分的所述第一连接焊点与至少部分的所述第一连接金属片一一对应连接，至少部分的所述第二连接焊点与至少部分的所述第二连接金属片一一对应连接。
在其中一个实施例中，所述重布线中介层的朝向所述第一芯片的一面与所述基板的朝向所述第一芯片的一面平齐。
在其中一个实施例中，所述第二芯片与所述基板背向所述第一芯片的一面之间设置有导热金属板。
在其中一个实施例中，所述第一芯片在所述基板上的投影与所述第二芯片以及所述重布线中介层在所述基板上的投影至少部分错开，与所述重布线中介层错开的所述第一芯片的部分与所述基板电连接。
在其中一个实施例中，所述容置槽的底部设置有填充层，所述第二芯片通过所述填充层与所述容置槽的底部连接。
在其中一个实施例中，所述第一芯片为处理芯片，所述第二芯片为存储芯片。
在其中一个实施例中，还包括电源板，所述电源板的一面分别与所述基板朝向所述第一芯片的一面电连接。
在其中一个实施例中，所述第一芯片背向所述重布线中介层的一面设置有导热层。
在其中一个实施例中，还包括封装层，所述封装层包覆于所述第一芯片的外侧，且所述封装层与所述基板的第一面连接。
在其中一个实施例中，所述第二芯片的数量为多个，所述容置槽的数量为多个，所述重布线中介层的数量为多个；
每一所述第二芯片设置一所述容置槽内；
每一所述重布线中介层的一面与多个所述第二芯片电连接，各所述重布线中介层的另一面与所述第一芯片电连接。
在其中一个实施例中，所述第二芯片的数量为多个，所述容置槽的数量为一个，所述重布线中介层的数量为一个；
各所述第二芯片设置于所述容置槽内；
各所述第二芯片与所述重布线中介层的一面电连接，所述重布线中介层的另一面与所述第一芯片电连接。
本发明另一方面提供一种基于重布线层的半导体封装结构的封装方法，包括：
制成重布线中介层；
将第二芯片与所述重布线中介层的一面电连接；
将第一芯片与所述重布线中介层的另一面电连接；
提供具有容置槽的基板，将所述第二芯片放置于所述容置槽内，将所述第一芯片与所述基板电连接。
上述基于重布线层的半导体封装结构及其封装方法，通过在基板上开设容置槽，用于容置第二芯片，使得第一芯片与基板之间的距离减小，从而减小了第一芯片与基板之间的信号传输距离，有效降低了信号延迟，提高了处理性能。
附图说明
图1为一个实施例中的基于重布线层的半导体封装结构的剖面结构示意图；
图2为一个实施例中的基于重布线层的半导体封装结构的封装过程中，制成重布线中介层的剖面结构示意图；
图3为一个实施例中的基于重布线层的半导体封装结构的封装过程中，第二芯片与重布线中介层的连接的剖面结构示意图；
图4为一个实施例中的基于重布线层的半导体封装结构的封装过程中，第一芯片与重布线中介层的连接的剖面结构示意图；
图5为一个实施例中的基于重布线层的半导体封装结构的封装过程中，第一芯片以及第二芯片与基板的连接的剖面结构示意图；
图6为另一个实施例中的基于重布线层的半导体封装结构的剖面结构示意图；
图7A为第三实施例中的基于重布线层的半导体封装结构的一方向的结构示意图；
图7B为第三实施例中的基于重布线层的半导体封装结构的一侧方向的剖面结构示意图；
图7C为第三实施例中的基于重布线层的半导体封装结构的又一侧方向的剖面结构示意图
图8为一个实施例中的基于重布线层的半导体封装结构的封装方法的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”、“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
实施例一
一个实施例中，一种基于重布线层的半导体封装结构，包括：第一芯片、至少一个重布线中介层、基板和至少一个第二芯片；所述第二芯片的一面与所述重布线中介层的第一面电连接，所述第一芯片的一面与所述重布线中介层的第二面电连接，所述重布线中介层的第一面与所述重布线中介层的第二面相背设置；所述基板设置有至少一个容置槽，每一所述容置槽内设置有至少一所述第二芯片，且各所述第二芯片至少部分容置于所述容置槽内。
应该理解的是，采用重布线中介层将芯片连接，存在以下问题：由于两个芯片之间为面对面连接，造成上方的芯片与下方的中介层距离增加，需要更长的铜柱和锡球，芯片与中介层以及基板之间的距离增加，导致信号传输的距离的增加，本实施例中，通过在基板上开设容置槽，用于容置第二芯片，使得第一芯片与基板之间的距离减小，从而减小了第一芯片与基板之间的信号传输距离，有效降低了信号延迟，提高了处理性能。
应该理解的是，基板上开设的容置槽可以是一个，也可以是多个，并且第二芯片的数量可以是一个，而已可以是多个，多个的第二芯片可以位于同一个容置槽内，可以分别设置在多个容置槽内，还可以是一部分第二芯片位于同一个容置槽，另一部分第二芯片位于另一或者另外的多个容置槽内。而一个重布线中介层可以与一个第二芯片连接，也可以与多个第二芯片连接，多个重布线中介层可以与多个第二芯片一一对应连接，多个重布线中介层中的一个可以与一部分的第二芯片连接，而多个重布线中介层中的另外一个或者另外多个则与另外的一部分的第二芯片连接。
在一个实施例中，所述第二芯片的数量为多个，所述容置槽的数量为多个，所述重布线中介层的数量为多个；每一所述第二芯片设置一所述容置槽内，即各第二芯片一一对应设置于各容置槽内；每一所述重布线中介层的一面与多个所述第二芯片电连接，各所述重布线中介层的另一面与所述第一芯片电连接。
在一个实施例中，所述第二芯片的数量为多个，所述容置槽的数量为一个，所述重布线中介层的数量为一个；各所述第二芯片设置于所述容置槽内；各所述第二芯片与所述重布线中介层的一面电连接，所述重布线中介层的另一面与所述第一芯片电连接。
在一个实施例中，所述第二芯片的数量为多个，所述容置槽的数量为多个，所述重布线中介层的数量为多个，每一容置槽内设置若干个第二芯片，并且同一容置槽内的第二芯片与一重布线中介层电连接，或者相邻的两个或多个容置槽内的第二芯片与一重布线中介层电连接。
在一个实施例中，所述第二芯片的数量为一个，所述容置槽的数量为一个，所述重布线中介层的数量为一个，如下面实施例中所述：
本实施例中，如图1、图3、图4和图5所示，提供一种基于重布线层的半导体封装结构，包括：第一芯片50、重布线中介层30、基板60和至少一个第二芯片40。
所述基板60的第一面开设有容置槽61，且所述基板60的第一面于所述容置槽61的外侧设置有多个第一基板焊点602，所述基板60的第二面设置有多个第二基板焊点604，各所述第一基板焊点602与各所述第二基板焊点604通过所述基板60内的基板连接导线605连接，所述基板60的第一面与所述基板60的第二面相背设置。
所述第一芯片50的一面设置有多个第一连接焊点502，所述第二芯片40的一面设置有多个第二连接焊点402，所述重布线中介层30的第一面设置有多个第一连接金属片，所述重布线中介层30的第二面设置有多个第二连接金属片，所述重布线中介层30的第一面与所述重布线中介层30的第二面相背设置，至少部分的所述第一连接焊点502与至少部分的所述第一连接金属片一一对应连接，至少部分的所述第二连接焊点402与至少部分的所述第二连接金属片一一对应连接，所述第二芯片40至少部分容置于所述容置槽61内。
具体地，重布线中介层30上的第一连接金属片和第二连接金属片通过重布线中介层30内的导电结构电连接，第一芯片50的第一面设置有第一连接焊点502，所述第二芯片40的第一面设置有第二连接焊点402，第一连接焊点502可以是第一芯片50上的引脚，也可以是第一芯片50上与引脚连接的焊盘，第二连接焊点402可以是第二芯片40上的引脚，也可以是第二芯片40上与引脚连接的焊盘。同样的，第一基板焊点602以及第二基板焊点604可以是基板60上的引脚，也可以是基板60上与引脚连接的焊盘。第二基板焊点604用于连接外部的元件，本实施例中，第二基板焊点604上设置有第五微凸块603，第二基板焊点604上通过第五微凸块603与外部的元件连接。
第一芯片50的第一面朝向重布线中介层30的第一面设置，并且第一芯片50的第一面朝向基板60的第一面，第二芯片40的第一面朝向重布线中介层30的第二面设置，通过该重布线中介层30将第一芯片50的第一连接焊点502和第二芯片40的第二连接焊点402连接，实现了第一芯片50和第二芯片40的连接。应该理解的是，重布线中介层30的第一面的第一连接金属片之间的间距与第二面的第二连接金属片之间的间距相异，以使得第一连接金属片能够与第一芯片50的第一连接焊点502对应，第二连接金属片与第二芯片40的第二连接焊点402对应。
本实施例中，在一个实施例中，所述第一芯片50为处理芯片，所述第二芯片40为存储芯片。一个实施例中，第一芯片50为处理器，第二芯片40为存储器。基板60的第一基板焊点602用于连接第一芯片50上的第一连接焊点502，基板60的第一基板焊点602用于与外部的元件连接，使得第一芯片50能够通过基板60上的第一基板焊点602与外部的元件实现通信。
本实施例中，第二芯片40的第二面朝向容置槽61的底部设置，使得第二芯片40能够容置于容置槽61内，相较于传统的封装中，第一芯片与基板之间设置第二芯片以及重布线中介层导致第一芯片与基板之间的距离较大，本实施例中，能够使得第一芯片50与基板60的第一面之间的距离减小，这样，由于第一芯片50上的第一连接焊点502与基板60上的第一基板焊点602之间的距离减小，能够使得第一芯片50与外部的元件之间的通信距离减小，进而有效降低了信号延迟，提高了处理性能。
为了进一步减小第一芯片50与基板60之间的距离，在一个实施例中，所述第二芯片40容置于所述容置槽61内，且所述重布线中介层30至少部分容置于所述容置槽61内。
本实施例中，容置槽61的深度大于第二芯片40的厚度，使得第二芯片40能够完全容置于容置槽61内，并且使得重布线中介层30也能够容置于容置槽61内，这样，能够进一步减小第一芯片50与基板60之间的距离，进一步降低信号延迟，提高处理性能。
为了进一步减小第一芯片50与基板60之间的距离，并且有利于封装，使得结构更为稳定，在一个实施例中，所述重布线中介层30的朝向所述第一芯片50的一面与所述基板60的朝向所述第一芯片50的一面平齐。即，所述重布线中介层30的第一面与所述基板60的第一面平齐。
本实施例中，容置槽61的深度大于第二芯片40的厚度与重布线中介层30的厚度之和，这样，能够使得第二芯片40以及重布线中介层30均能够完全容置于容置槽61内，并且避免了重布线中介层30的局部凸起至容置槽61的外侧，使得重布线中介层30的第一面与基板60的第一面平齐，这样，一方面，使得第一芯片50与基板60之间仅设置用于连接两者的微凸块，进一步减小了第一芯片50与基板60之间的距离，另一方面，使得基板60的第一面形成更为平整的结构，有利于对基板60的第一面上的各芯片、元件进行支撑，有利于整体的封装，并且使得结构更为稳固。
为了提高封装整体的导热性能，在一个实施例中，如图6所示，所述第二芯片40与所述基板60背向所述第一芯片50的一面之间设置有导热金属板606。即，所述第二芯片40与所述基板60的第二面之间设置有导热金属板606。通过在第二芯片与基板的第二面之间设置导热金属板606，能够快速吸收第二芯片的热量，并且散发至外部，提高散热效率。
该导热金属板606可以是在制作基板时内嵌于基板内。一个实施例是，通过熔融基板的绝缘材料时，将基板的绝缘材料熔融在导热金属板606的外侧，并且固化得到基板，使得基板内形成导热金属板606。另外的一些实施例中，可以在基板背向容置槽的一面开设安装槽，将导热金属板606至于安装槽，随后将安装槽密封，形成容置腔，使得导热金属板位于容置腔内。在另外的一些实施例中，还可以是将导热金属板安装设置于容置槽的底部，随后将第二芯片放置于导热金属板上。
一个实施例中，所述基板60上的所述容置槽61与所述基板60的第二面之间设置有容置腔，所述容置腔内设置有嵌入导热金属板606。
本实施例中，导热金属板606的一面与容置槽61的底部连接，另一面与基板60的第二面连接，使得容置槽61内的第二芯片40的热量，能够通过导热金属板606快速传导至基板60的第二面进行散发，有效提高了散热效率，提高了封装整体的导热性能。本实施例中，导热金属板606的材质为金属，金属具有极佳的热导率，一个实施例中，导热金属板606的材质为金属铜，铜具有极佳的导热性能，能够快速将第二芯片40的热量以及容置槽61内的热量快速引导至基板60的第二面，进而有效提高了散热效率。
在一个实施例中，所述第一芯片50在所述基板60上的投影与所述第二芯片40以及所述重布线中介层30在所述基板上的投影至少部分错开，至少部分的所述第一连接焊点502与至少部分的所述第一基板焊点602一一对应连接。
本实施例中，第一芯片50与第二芯片40以及重布线中介层30部分错开，使得第一芯片50部分与重布线中介层30对齐，第一芯片50部分与第一基板60的第一面对齐，这样，第一芯片50上的部分第一连接焊点502能够与重布线中介层30的第一连接金属片连接，而第一芯片50上与重布线中介层30错开的其他第一连接焊点502，则与基板60上的第一基板焊点602一一对应连接，从而实现第一芯片50与基板60的连接，并且使得第一芯片50通过基板60与外部的元件实现连接。
为了使得第二芯片40在容置槽61内安装更为稳固，并且提高第二芯片40的散热效率，在一个实施例中，所述容置槽61的底部设置有填充层(图未示)，所述第二芯片40通过所述填充层与所述容置槽61的底部连接。
本实施例中，填充层用于连接第二芯片40和容置槽61的底部，填充层与第二芯片40背向重布线中介层30的一面，这样，填充层能够支撑第二芯片40，使得第二芯片40在容置槽61能更为稳固。并且填充层采用高热导率的材质制成，能够快速吸收第二芯片40的热量，并且通过导热金属板快速将热量散发至外部，从而提高第二芯片40的散热效率。一个实施例中，填充层的材质包括丙烯酸树脂、环氧树脂、聚酰亚胺(PI)和聚苯并恶唑中的至少一种，丙烯酸树脂、环氧树脂、聚酰亚胺(PI)和聚苯并恶唑均具有良好的绝缘特性，以及较佳的导热率，能够有效提高散热效率，并且起到很好地封装、支撑作用。
在一个实施例中，基于重布线层的半导体封装结构还包括电源板70，还包括电源板70，所述电源板70的一面分别与所述所述第二芯片朝向所述第一芯片的一面以及所述基板60朝向所述第一芯片50的一面电连接。
本实施例中，所述电源板70的一面设置有多个电源焊点702，至少部分所述电源焊点702与至少部分的所述第二连接焊点402一一对应连接。
本实施例中，电源板70用于为基板60以及第二芯片40供电，使得基板60能够为第一芯片50供电。电源板70朝向基板60的一面设置有多个电源焊点702，部分电源焊点702与第二芯片40上的第二连接焊点402一一对应连接，另一部分电源焊点702与基板60上的部分的第一基板焊点602一一对应连接。
本实施例中，所述第二芯片40在所述基板60投影与所述重布线中介层30在所述基板上的投影至少部分错开，使得第二芯片40部分与重布线中介层30对齐，另一部分与电源板70对齐，并且所述电源板70在所述基板60上的投影与所述第二芯片40在所述基板上的投影至少部分错开，使得电源板70上的部分电源焊点702与第二芯片40上的部分的第二连接焊点402一一对应连接，另一部分电源焊点702与基板60上的部分的第一基板焊点602一一对应连接。
为了进一步提高封装整体的散热性能，在一个实施例中，所述第一芯片50背向所述重布线中介层30的一面设置有导热层90。本实施例中，封装层80包覆于导热层90的外侧，且导热层90抵接于第一芯片50和电源板70背向基板60的一面。该导热层90能够高效吸收第一芯片50和电源板70的热量，并且传导至外部，使得第一芯片50和电源板70的热量能够快速散发，从而进一步提高封装整体的散热性能。本实施例中，导热层90的材质为导热材料，一个实施例中，导热层90的材质为金属铜。铜具有极佳的导热性能，能够快速将第一芯片50的热量以及电源板70的热量快速引导封装层80的外侧，进而有效提高了散热效率。
在一个实施例中，基于重布线层的半导体封装结构还包括封装层80，所述封装层80包覆于所述第一芯片50的外侧，且所述封装层80与所述基板60的第一面连接。
本实施例中，封装层80的材质为绝缘封装材料。通过封装层80的封装，使得第一芯片50、重布线中介层30以及第二芯片40稳固地固定在基板60上，并且形成一个封装整体。
在一个实施例中，基于重布线层的半导体封装结构还包括填充固定层(图未示)，所述填充固定层填充设置于第一芯片50与重布线中介层30之间、第二芯片40与重布线中介层30之间、第一芯片50与基板60之间、基板60与电源板70之间以及第二芯片40与电源板70之间。该填充固定层采用绝缘材质制成，且该填充固定层采用高热导率的材质制成，能够有效支撑各元件，使得半导体封装结构更为稳固，并且能够使得整体的散热性能得到有效提高。一个实施例中，填充固定层的材质包括丙烯酸树脂、环氧树脂、聚酰亚胺(PI)和聚苯并恶唑中的至少一种，丙烯酸树脂、环氧树脂、聚酰亚胺(PI)和聚苯并恶唑均具有良好的绝缘特性，以及较佳的导热率，能够有效提高散热效率，并且起到很好地封装、支撑和固定作用。
实施例二
本实施例中，如图7A至图7C所示，基于重布线层的半导体封装结构包括一处理器50、两个重布线中介层30、一基板60、四个存储器40和两个电源板70；
基板60的第一面开设有两个容置槽，四个存储器40中的两个设置于一容置槽内，四个存储器40中的另外两个设置于另一容置槽内，每一重布线中介层30设置于一容置槽内，位于一容置槽内的两个存储器40通过一重布线中介层30与处理器50的部分的第一连接焊点连接，位于另一容置槽内的两个存储器40通过另一重布线中介层30与处理器50的另外的部分的第一连接焊点连接，处理器50上的部分第一连接焊点还与基板60上的第一基板焊点连接，每一电源板70的电源焊点与位于一容置槽内的两个存储器40的第二连接焊点连接。
本实施例中，通过设置两个容置槽容置四个存储器40和两个重布线中介层30，能够有效减少处理器50与基板60之间的距离，进而减小处理器50与基板60之间的通信距离，减小处理器50与外部元件的通信距离，有效提高信号传输效率，提高处理性能。
实施例三
本实施例中，提供一种基于重布线层的半导体封装结构的封装方法，如图8所示，包括：
步骤310，制成重布线中介层。
步骤320，将第二芯片与所述重布线中介层的一面电连接。
步骤330，将第一芯片与所述重布线中介层的另一面电连接。
步骤340，提供具有容置槽的基板，将所述第二芯片放置于所述容置槽内，将所述第一芯片与所述基板电连接。
本实施例中，首先制成重布线中介层，随后将第二芯片上的焊点与重布线中介层上的一面的焊点连接，将第一芯片上的焊点与重布线中介层的另一面上的焊点连接，使得第二芯片通过重布线中介层与第一芯片电连接，此外，将第一芯片与重布线中介层错开的部分上的焊点与基板上的焊点连接，实现第一芯片与基板的连接。
实施例四
本实施例中，提供一种基于重布线层的半导体封装结构的封装方法，包括：
步骤一，如图2所示，提供临时基板10，在临时基板10上形成绝缘层20，在绝缘层20上制成包含绝缘材料和金属层的重布线中介层30。
本实施例中，绝缘层20的材质为绝缘材质。重布线中介层的绝缘材料包覆于金属层的外侧，绝缘材料内的金属层构成导电结构，外露于重布线中介层的绝缘材料301的两个相背表面的金属层302构成第一连接金属片和第二连接金属片。本实施例中，采用WLFO(wafter level fan out，晶圆级扇出)和BEOL(Back-end-of-line，后道工序)工艺在临时基板10表面形成包含绝缘材料和金属层的重布线中介层30。重布线中介层30的上表面和下表面间具有高密度导电连接。
步骤二，如图3所示，将第二芯片40置于重布线中介层30背向临时基板10的一面，采用热压缩键合连接工艺，将第二芯片40上的第二连接焊点402与重布线中介层30背向临时基板10的一面上的第二连接金属片连接。
本实施例中，第二芯片40为存储器。比如，该第二芯片40为HBM2。采用flip-chip工艺将第二芯片40置于重布线中介层30之上，第二芯片40与重布线中介层30至少部分错开，采用热压缩键合连接(thermo-compression-bonding)将第二芯片40上的第二连接焊点402与重布线中介层30的第二面上的第二连接金属片连接。本实施例中，第二芯片40上的第二连接焊点402与重布线中介层30的第二面上的第二连接金属片通过第二微凸块401连接。此外，第二芯片40与重布线中介层30错开的部分上的第二连接焊点402分别设置有第三微凸块403，第三微凸块403用于与电源焊点702连接，此部分的第三微凸块403与重布线中介层30不连接。
步骤三，如图4所示，移除所述临时基板10和所述绝缘层20，将第一芯片50置于重布线中介层30背向第二芯片40的一面，采用热压缩键合连接工艺，将第一芯片50上的第一连接焊点502与重布线中介层30的第一面上的第一连接金属片连接。
本实施例中，第一芯片50为处理器，本步骤中，将重布线中介层30的第一面上的临时基板10和绝缘层20移除，并将重布线中介层30和第二芯片40翻转，使得第二芯片40置于重布线中介层30的下方，将处理器采用flip-chip工艺放置于重布线中介层30背向第二芯片40的一面，第一芯片50与重布线中介层30至少部分错开，采用热压缩键合连接将第一芯片50与重布线中介层30上对齐的第一连接焊点502与第一连接金属片连接。本实施例中，第一芯片50上与重布线中介层30对齐的第一连接焊点502通过第一微凸块401与重布线中介层30上的第二连接金属片连接，实现第一芯片50与重布线中介层30的高密度信号连接。第一芯片50上与重布线中介层30错开的第一连接焊点502上设置有第四微凸块501，第四微凸块501用于与基板60连接。具体地，基板60上的第一基板焊点602上设置有第六微凸块，第四微凸块与第六微凸块连接，从而实现了第一连接焊点502与第一基板焊点602的连接。
步骤四，如图5和图1所示，提供基板60，将第二芯片40背向重布线中介层30的一面朝向基板60的第一面放置，且将第二芯片40和重布线中介层30置于基板60的第一面的容置槽61内，将第一芯片50上与重布线中介层30错开的第一连接焊点502与基板60的第一面上的第一基板焊点602连接。
本实施例中，基板60的材质为是玻璃或者硅，基板60的第一面设置第一基板焊点602，基板60的第二面设置第二基板焊点604，第一基板焊点602和第二基板焊点604通过基板60内部的基板连接导线605连接。
本实施例中，在将第二芯片40放置在容置槽61前，在容置槽61的底部放置填充层，填充层用于支撑第二芯片40，并且用于为第二芯片40提供散热作用。
步骤五，在第一芯片50与重布线中介层30之间、第二芯片40与重布线中介层30之间、第一芯片50与基板60之间、基板60与电源板70之间以及第二芯片40与电源板70之间形成填充固定层。这样，能够有效固定各元件，并且有效提高散热效率。
步骤六，在第一芯片50背向重布线中介层30的一面设置导热层90。
本实施例中，导热层90的材质为导热材料，一个实施例中，导热层90的材质为金属铜。铜具有极佳的导热性能，能够快速将第一芯片50的热量以及电源板70的热量快速引导封装层80的外侧，进而有效提高了散热效率。
步骤七，在第一芯片50和导热层90的外侧形成封装层80，且封装层80与基板60的第一面连接，使得封装层80将第一芯片50、电源板70、重布线中介层30以及第二芯片40封装于内。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种基于重布线层的半导体封装结构，其特征在于，包括：第一芯片、至少一个重布线中介层、基板和至少一个第二芯片；
所述第二芯片的一面与所述重布线中介层的第一面电连接，所述第一芯片的一面与所述重布线中介层的第二面电连接，所述重布线中介层的第一面与所述重布线中介层的第二面相背设置；
所述基板设置有至少一个容置槽，每一所述容置槽内设置有至少一所述第二芯片，且各所述第二芯片至少部分容置于所述容置槽内；所述第二芯片容置于所述容置槽内，且所述重布线中介层至少部分容置于所述容置槽内。
2.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述容置槽的深度大于所述第二芯片的厚度。
3.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述基板的第一面开设有至少一个所述容置槽，所述基板的第一面于所述容置槽的外侧设置有多个第一基板焊点，所述基板的第二面设置有多个第二基板焊点，各所述第一基板焊点与各所述第二基板焊点通过所述基板内的基板连接导线连接，所述基板的第一面与所述基板的第二面相背设置。
4.根据权利要求3所述的基于重布线层的半导体封装结构，其特征在于，所述第一芯片的一面设置有多个第一连接焊点，所述第二芯片的一面设置有多个第二连接焊点，所述重布线中介层的第一面设置有多个第一连接金属片，所述重布线中介层的第二面设置有多个第二连接金属片，至少部分的所述第一连接焊点与至少部分的所述第一连接金属片一一对应连接，至少部分的所述第二连接焊点与至少部分的所述第二连接金属片一一对应连接。
5.根据权利要求2所述的基于重布线层的半导体封装结构，其特征在于，所述重布线中介层的朝向所述第一芯片的一面与所述基板的朝向所述第一芯片的一面平齐。
6.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述第二芯片与所述基板背向所述第一芯片的一面之间设置有导热金属板。
7.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述第一芯片在所述基板上的投影与所述第二芯片以及所述重布线中介层在所述基板上的投影至少部分错开，与所述重布线中介层错开的所述第一芯片的部分与所述基板电连接。
8.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述容置槽的底部设置有填充层，所述第二芯片通过所述填充层与所述容置槽的底部连接。
9.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述第一芯片为处理芯片，所述第二芯片为存储芯片。
10.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，还包括电源板，所述电源板的一面分别与所述基板朝向所述第一芯片的一面电连接。
11.根据权利要求1-10任一项中所述的基于重布线层的半导体封装结构，其特征在于，所述第一芯片背向所述重布线中介层的一面设置有导热层。
12.根据权利要求1-10任一项中所述的基于重布线层的半导体封装结构，其特征在于，还包括封装层，所述封装层包覆于所述第一芯片的外侧，且所述封装层与所述基板的第一面连接。
13.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述第二芯片的数量为多个，所述容置槽的数量为多个，所述重布线中介层的数量为多个；
每一所述第二芯片设置一所述容置槽内；
每一所述重布线中介层的一面与多个所述第二芯片电连接，各所述重布线中介层的另一面与所述第一芯片电连接。
14.根据权利要求1所述的基于重布线层的半导体封装结构，其特征在于，所述第二芯片的数量为多个，所述容置槽的数量为一个，所述重布线中介层的数量为一个；
各所述第二芯片设置于所述容置槽内；
各所述第二芯片与所述重布线中介层的一面电连接，所述重布线中介层的另一面与所述第一芯片电连接。
15.一种基于重布线层的半导体封装结构的封装方法，其特征在于，包括：
制成重布线中介层；
将第二芯片与所述重布线中介层的一面电连接；
将第一芯片与所述重布线中介层的另一面电连接；
提供具有容置槽的基板，将所述第二芯片放置于所述容置槽内，将所述第一芯片与所述基板电连接，所述第二芯片容置于所述容置槽内，且所述重布线中介层至少部分容置于所述容置槽内。
CN202110546321.1A 2021-05-19 2021-05-19 基于重布线层的半导体封装结构及其封装方法 Active CN113764396B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110546321.1A CN113764396B (zh) 2021-05-19 2021-05-19 基于重布线层的半导体封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110546321.1A CN113764396B (zh) 2021-05-19 2021-05-19 基于重布线层的半导体封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN113764396A CN113764396A (zh) 2021-12-07
CN113764396B true CN113764396B (zh) 2023-11-24

Family

ID=78787125

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110546321.1A Active CN113764396B (zh) 2021-05-19 2021-05-19 基于重布线层的半导体封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN113764396B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613154B (zh) * 2023-07-20 2023-09-19 盛合晶微半导体(江阴)有限公司 改善电源信号传输的2.5d封装结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655310A (zh) * 2015-12-31 2016-06-08 华为技术有限公司 封装结构、电子设备及封装方法
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
CN111554658A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN112151394A (zh) * 2019-06-28 2020-12-29 中芯长电半导体（江阴）有限公司 三维扇出型指纹识别芯片的封装结构及封装方法
CN212303700U (zh) * 2020-09-10 2021-01-05 中芯长电半导体（江阴）有限公司 Led芯片系统级封装结构
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202111907A (zh) * 2019-09-05 2021-03-16 力成科技股份有限公司 以矽中介層作為互連橋的封裝晶片結構

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655310A (zh) * 2015-12-31 2016-06-08 华为技术有限公司 封装结构、电子设备及封装方法
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
CN112151394A (zh) * 2019-06-28 2020-12-29 中芯长电半导体（江阴）有限公司 三维扇出型指纹识别芯片的封装结构及封装方法
CN111554658A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种半导体封装器件
CN212303700U (zh) * 2020-09-10 2021-01-05 中芯长电半导体（江阴）有限公司 Led芯片系统级封装结构
CN112670278A (zh) * 2020-12-23 2021-04-16 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法

Also Published As

Publication number Publication date
CN113764396A (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
US6507115B2 (en) Multi-chip integrated circuit module
US6339254B1 (en) Stacked flip-chip integrated circuit assemblage
US7361986B2 (en) Heat stud for stacked chip package
US11515290B2 (en) Semiconductor package
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
CN108447860B (zh) 半导体封装结构
KR20160012589A (ko) 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9318474B2 (en) Thermally enhanced wafer level fan-out POP package
US11671010B2 (en) Power delivery for multi-chip-package using in-package voltage regulator
US20230053125A1 (en) Electronic package and manufacturing method thereof
US20220352121A1 (en) Semiconductor package having passive support wafer
TWI391084B (zh) 具有散熱件之電路板結構
CN113764396B (zh) 基于重布线层的半导体封装结构及其封装方法
US11776866B2 (en) Semiconductor module heatspreading lid having integrated separators for multiple chips
US20230261572A1 (en) Power delivery for multi-chip-package using in-package voltage regulator
CN110544673B (zh) 一种多层次融合的三维系统集成结构
JP2002141436A (ja) 半導体装置及びその製造方法
US9892985B2 (en) Semiconductor device and method for manufacturing the same
US11749583B2 (en) Electronic package and method for manufacturing the same
US6545350B2 (en) Integrated circuit packages and the method for the same
TWI790054B (zh) 天線整合式封裝結構
CN218827096U (zh) 一种封装结构
KR20050031599A (ko) 열 매개 물질을 갖는 반도체 패키지
CN115472574A (zh) 电子封装件及其制法
CN116469870A (zh) 中介层、半导体封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant