KR20180076318A - 반도체 장치의 제조 방법 - Google Patents

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KR20180076318A
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wire
semiconductor chip
corner
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유끼 야그유
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 소형이면서, 또한 신뢰성이 높은 반도체 장치를 실현한다.
[해결 수단] 몰드 공정에 있어서 게이트의 근방에 위치하는 본딩 와이어 BW 및 반도체 칩 SC의 중심을 사이에 두고 당해 게이트에 대향하는 벤트의 근방에 위치하는 본딩 와이어 BW는, 반도체 칩 SC의 내측으로 도괴되는 루프 형상을 갖고, 다른 본딩 와이어 BW에 비하여, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다. 몰드 공정에 있어서 게이트의 근방에 위치하는 본딩 와이어 BW란, 예를 들어 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5이다. 또한, 몰드 공정에 있어서 벤트의 근방에 위치하는 본딩 와이어 BW란, 예를 들어 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7이다.

Description

반도체 장치의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 예를 들어 본딩 와이어를 사용한 반도체 장치를 트랜스퍼 몰드 방식에 의해 수지 밀봉하는 패키징 기술에 적합하게 이용할 수 있는 것이다.
배선 기판의 상면에 칩을 탑재하고, 배선 기판의 본딩 리드와 칩의 본딩 패드를 와이어로 전기적으로 접속하는 반도체 장치에 있어서, 칩의 코너부에 가장 가까운 위치에 배치되어 있는, 와이어 길이가 가장 긴 와이어의 직경을 다른 와이어의 직경보다도 굵게 함으로써, 인접 와이어 사이의 쇼트를 억제하는 기술이 일본 특허 공개 제2012-28429호 공보(특허문헌 1)에 기재되어 있다.
일본 특허 공개 제2012-28429호 공보
본딩 와이어를 사용한 반도체 장치의 소형화 및 저비용화를 실현하는 수단으로서, 본딩 와이어의 선 직경을 가늘게 하는 것이 고려되고 있다. 그러나, 예를 들어 QFP(Quad Flat Package) 및 HQFP(Quad Flat Package with Heatspreader)와 같이, 반도체 칩을 수지로 밀봉하는 패키지에서는 본딩 와이어의 선 직경을 가늘게 하면, 예를 들어 신뢰성 시험에 있어서, (1) 본딩 와이어와 전극 패드의 접합부가 박리되고, (2) 본딩 와이어의 볼부와 코어부의 접합부(네크부)가 절단되거나 하는 과제가 발생하기 쉬워지는 것이, 본 발명자의 검토에 의해 명확해졌다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 몰드 공정에 있어서 성형 금형의 게이트의 근방에 위치하는 본딩 와이어 및 반도체 칩의 중심을 사이에 두고 당해 게이트에 대향하는 성형 금형의 벤트의 근방에 위치하는 본딩 와이어 각각은, 본딩 와이어의 일부가, 그 본딩 와이어의 볼부와 반도체 칩의 전극 패드의 접합부보다도 반도체 칩의 내측에 위치하는 루프 형상을 갖고 있다.
일 실시 형태에 의하면, 소형이면서, 또한 신뢰성이 높은 반도체 장치를 실현할 수 있다.
도 1은 실시 형태에 의한 반도체 장치의 상면도이다.
도 2는 도 1의 X-X'선을 따른 단면도이다.
도 3의 (a)는 도 1의 X1-X1'선을 따른 단면도, (b)는 도 1의 X2-X2'선을 따른 단면도, (c)는 도 1의 X1-X1'선을 따른 단면과 도 1의 X2-X2'선을 따른 단면을 중첩한 단면도이다.
도 4의 (a) 및 (b)는 각각 실시 형태에 의한 리드 프레임(단위 프레임)의 일례를 나타내는 평면도 및 단면도이다.
도 5의 (a) 및 (b)는 각각 실시 형태에 의한 다이 본딩 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
도 6의 (a) 및 (b)는 각각 실시 형태에 의한 와이어 본딩 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
도 7은 실시 형태에 의한 캐필러리의 궤적의 일례를 설명하는 모식도이다.
도 8의 (a) 및 (b)는 각각 실시 형태에 의한 몰드 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
도 9는 실시 형태에 의한 몰드 공정에서의 수지의 흐름을 설명하는 평면도이다.
도 10의 (a) 및 (b)는 각각 실시 형태에 의한 리드 절단 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
도 11의 (a) 및 (b)는 각각 실시 형태에 의한 리드 성형 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
도 12의 (a)는 몰드 공정에서의, 게이트로부터 벤트로의 수지의 흐름을 설명하는 단면도, (b)는 몰드 공정에서의, 게이트 근방 및 벤트 근방의 각각에 위치하는 본딩 와이어의 주변의 수지의 흐름을 설명하는 단면도이다.
도 13은 제1 과제의 설명도이며, (a)는 몰드 공정에 있어서 게이트 근방에 위치하는 본딩 와이어가 받는 응력 상태도, (b)는 본딩 와이어의 볼부의 박리를 설명하는 모식도이다.
도 14는 제2 과제의 설명도이며, (a)는 몰드 공정에 있어서 벤트 근방에 위치하는 본딩 와이어가 받는 응력 상태도, (b)는 본딩 와이어의 볼부와 코어부의 접합부(네크부)의 절단을 설명하는 모식도이다.
도 15는 제3 과제의 설명도이며, 몰드 공정에서의, 게이트로부터 벤트로의 수지의 흐름을 설명하는 평면도이다.
도 16은 제1 및 제2 과제의 해결이 필요한 본딩 와이어의 일례를 설명하는 평면도이다.
도 17은 제1 및 제2 과제의 해결이 필요한 본딩 와이어의 다른 예를 설명하는 평면도이다.
도 18은 실시 형태의 변형예 1에 의한 반도체 장치의 상면도이다.
도 19는 실시 형태의 변형예 2에 의한 반도체 장치의 상면도이다.
도 20은 실시 형태의 변형예 3에 의한 반도체 장치의 단면도이다.
도 21은 실시 형태의 변형예 4에 의한 반도체 장치의 상면도이다.
도 22는 실시 형태의 변형예 5에 의한 반도체 장치의 상면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 무관계인 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함한다)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전도에 있어서, 동일한 기능을 갖는 부재에는 동일하거나 또는 관련된 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위하여 해칭을 부여하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니고, 도면을 이해하기 쉽게 하기 위하여, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위하여, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태)
≪본 실시 형태에 의한 반도체 장치의 구성≫
본 실시 형태에 의한 반도체 장치의 구성에 대하여, 도 1 내지 도 3을 사용하여 설명한다.
도 1은 본 실시 형태에 의한 반도체 장치의 상면도이다. 도 2는 도 1의 X-X'선을 따른 단면도이다. 도 3의 (a)는, 도 1의 X1-X1'선을 따른 단면도이다. 도 3의 (b)는, 도 1의 X2-X2'선을 따른 단면도이다. 도 3의 (c)는, 도 1의 X1-X1'선을 따른 단면과 도 1의 X2-X2'선을 따른 단면을 중첩한 단면도이다.
또한, 도 1에서는, 밀봉체를 투시한 상태를 나타내고 있다. 또한, 도 1에서는, 보기 쉽게 하기 위하여, 단자수를 적게 나타내고 있는데, 단자수는, 예를 들어 100을 초과하는 수이다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태에 의한 반도체 장치 SM은, 다이 패드(탭, 칩 탑재부) DP와, 복수의 현수 리드(지지 리드) HL과, 복수의 리드(외부 단자) LE와, 반도체 칩 SC와, 복수의 본딩 와이어(도전성 와이어, 와이어) BW와, 밀봉체(밀봉 수지) RE를 갖는다.
상세하게 설명하면 다이 패드 DP는, 그 평면 형상이 사각형으로 이루어지고, 반도체 칩 SC가 탑재되는 상면(칩 탑재면) Da와, 이 상면 Da와는 반대측의 하면(노출면) Db를 갖고 있다. 그리고, 다이 패드 DP의 하면 Db는, 밀봉체 RE의 하면(실장면) Rb로부터 노출되어 있다.
현수 리드 HL은, 다이 패드 DP의 4개의 각부의 각각에 연결되어, 다이 패드 DP를 지지하고 있다.
리드 LE의 일부(이너 리드, 이너부)는, 밀봉체 RE로 덮여 있다. 바꾸어 말하면, 리드 LE의 타부(아우터 리드, 아우터부)는, 밀봉체 RE로부터 노출되어 있다. 그리고, 리드 LE 중 밀봉체 RE로부터 노출된 부분(타부, 아우터 리드, 아우터부)은, 다이 패드 DP의 4개의 변을 따른 방향에 대하여, 각각 수직한 4방향으로부터 돌출되어 있고, 또한 밀봉체 RE의 상면 Ra측으로부터 하면 Rb측을 향하여 절곡되어 있다. 즉, 반도체 장치 SM은, 외형이 사각형이며, 4측면으로부터 걸윙상의 복수의 리드 LE의 타부(아우터 리드, 아우터부)가 돌출되고, 저면에 다이 패드 DP의 하면이 노출된 표면 실장형의 반도체 장치, 소위 QHP 또는 HQFP이다.
반도체 칩 SC는, 그 평면 형상이 사각형으로 이루어지고, 주면(제1 주면, 표면) Sa와, 주면 Sa와 반대측의 이면(제2 주면) Sb를 갖고 있다. 즉, 반도체 칩 SC는, 평면에서 보아, 제1 변 S1과, 제1 변 S1과 대향하는 제2 변 S2와, 제1 변 S1 및 제2 변 S2 각각과 교차하는 제3 변 S3과, 제1 변 S1 및 제2 변 S2 각각과 교차하고, 제3 변 S3과 대향하는 제4 변 S4를 갖는다. 또한, 반도체 칩 SC는, 제1 변 S1과 제3 변 S3이 교차하는 제1 각부 C1과, 제2 변 S2와 제4 변 S4가 교차하는 제2 각부 C2와, 제3 변 S3과 제2 변 S2가 교차하는 제3 각부 C3과, 제4 변 S4와 제1 변 S1이 교차하는 제4 각부 C4를 갖는다.
반도체 칩 SC의 이면 Sb와 다이 패드 DP의 상면 Da가 대향하고, 반도체 칩 SC가 다이 본드재(접착제) CR을 개재시켜 다이 패드 DP의 상면 Da에 배치되어 있다. 반도체 칩 SC의 주면 Sa측에는, 예를 들어 복수의 반도체 소자와, 절연층과 배선층을 각각 복수단 적층한 다층 배선과, 이 다층 배선을 덮도록 하여 형성된 표면 보호막으로 구성되는 집적 회로가 형성되어 있다. 또한, 다이 본드재 CR은, 예를 들어 페이스트상 또는 필름상의 도전성 부재를 포함한다. 또한, 비도전성 부재(예를 들어 수지재)를 포함하는 다이 본드재를 사용해도 되는데, 도전성 부재를 사용함으로써, 반도체 칩 SC의 방열성을 향상시킬 수 있다.
반도체 칩 SC의 주면 Sa측에는, 복수의 전극 패드(본딩 패드, 표면 전극) BP가 더 형성되어 있다. 이 복수의 전극 패드 BP는, 집적 회로에 형성된 다층 배선 중 최상층의 배선(예를 들어 알루미늄(Al))을 포함하고, 표면 보호막에 형성된 개구부에 의해 노출되어 있다.
복수의 전극 패드 BP는, 평면에서 보아, 반도체 칩 SC의 제2 변 S2보다도 제1 변 S1의 가까이에 위치하며, 또한 제1 변 S1을 따라 배치된 제1 패드군 G1과, 반도체 칩 SC의 제1 변 S1보다도 제2 변 S2의 가까이에 위치하며, 또한 제2 변 S2를 따라 배치된 제2 패드군 G2를 갖는다. 또한, 복수의 전극 패드 BP는, 평면에서 보아, 반도체 칩 SC의 제4 변 S4보다도 제3 변 S3의 가까이에 위치하며, 또한 제3 변 S3을 따라 배치된 제3 패드군 G3과, 반도체 칩 SC의 제3 변 S3보다도 제4 변 S4의 가까이에 위치하며, 또한 제4 변 S4를 따라 배치된 제4 패드군 G4를 갖는다.
그리고, 복수의 전극 패드 BP와 복수의 리드 LE의 일부가 복수의 도전성 부재에 의해 각각 전기적으로 접속되어 있다. 도전성 부재는 와이어, 즉 본딩 와이어 BW이며, 그 선 직경은, 예를 들어 15㎛φ 내지 20㎛φ 정도이다. 본딩 와이어 BW는, 예를 들어 금(Au) 또는 구리(Cu)를 주성분으로 하는 재료를 포함한다. 그러나, 본딩 와이어 BW에 구리(Cu)를 사용한 경우, 본딩 와이어 BW에 금(Au)을 사용한 경우와 비교하면, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 본딩 와이어 BW와 전극 패드 BP의 접합부가 박리되기 쉽다. 이로 인해, 금(Au)을 주성분으로 하는 재료를 포함하는 본딩 와이어 BW를 사용하는 것이 바람직하다.
또한, 다이 패드 DP의 하면 Db 및 리드 LE 중 밀봉체 RE로부터 노출된 부분의 표면에는, 도금막(도금층) PF가 형성되어 있다. 이에 의해, 반도체 장치 SM의 실장 공정에 있어서, 다이 패드 DP의 하면 Db 및 리드 LE 중 밀봉체 RE로부터 노출된 부분의 습윤성(접합성)을 향상시킬 수 있다. 즉, 다이 패드 DP의 하면 Db 및 리드 LE 중 밀봉체 RE로부터 노출된 부분과 실장 기판(마더보드)의 전극 패드를 각각 전기적으로 접속할 때에 사용되는, 도전성 부재(땜납재)를 포함하는 접합재의, 다이 패드 DP의 하면 Db 및 리드 LE 중 밀봉체 RE로부터 노출된 부분의 각각에 대한 습윤성을 향상시킬 수 있다.
또한, 다이 패드 DP는, 반드시 실장 기판의 전극 패드와 접합되지 않아도 된다. 그러나, 반도체 장치 SM의 방열성을 향상시키고 싶은 경우 또는 다이 패드 DP를 신호 또는 전원(전원 전위, 기준 전위)의 경로로서 사용하는 경우에는, 다이 패드 DP에 대응하는 전극 패드를 실장 기판에 설치해 두고, 실장 기판의 전극 패드와 다이 패드 DP를, 접합재를 개재시켜 전기적으로 접속하는 것이 바람직하다.
이어서, 본딩 와이어 BW의 형상에 대하여, 더욱 상세하게 설명한다.
전술한 바와 같이, 반도체 칩 SC의 주면 Sa측에는, 복수의 전극 패드 BP가 형성되어 있다. 그리고, 복수의 전극 패드 BP는, 반도체 칩 SC의 제1 변 S1, 제2 변 S2, 제3 변 S3 및 제4 변 S4 각각을 따라 배치된 제1 패드군 G1, 제2 패드군 G2, 제3 패드군 G3 및 제4 패드군 G4로 구분할 수 있다.
제1 패드군 G1에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1에 접속되는 제1 와이어 W1의 루프 형상은, 반도체 칩 SC의 제4 각부 C4의 가장 가까이에 위치하는 제2 전극 패드 B2에 접속되는 제2 와이어 W2의 루프 형상과 상이하다.
또한, 제2 패드군 G2에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3에 접속되는 제3 와이어 W3의 루프 형상은, 반도체 칩 SC의 제3 각부 C3의 가장 가까이에 위치하는 제4 전극 패드 B4에 접속되는 제4 와이어 W4의 루프 형상과 상이하다.
또한, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제5 전극 패드 B5에 접속되는 제5 와이어 W5의 루프 형상은, 반도체 칩 SC의 제3 각부 C3의 가장 가까이에 위치하는 제6 전극 패드 B6에 접속되는 제6 와이어 W6의 루프 형상과 상이하다.
또한, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제7 전극 패드 B7에 접속되는 제7 와이어 W7의 루프 형상은, 반도체 칩 SC의 제4 각부 C4의 가장 가까이에 위치하는 제8 전극 패드 B8에 접속되는 제8 와이어 W8의 루프 형상과 상이하다.
다시 말하면, 반도체 칩 SC의 주면 Sa를, 평면에서 보아, 반도체 칩 SC의 제1 변 S1 및 제2 변 S2 각각을 이등분하는 제1 가상선 IL1과, 반도체 칩 SC의 제3 변 S3 및 제4 변 S4 각각을 이등분하는 제2 가상선 IL2로 구분하면, 반도체 칩 SC의 주면 Sa는, 4개의 영역으로 구분된다. 즉, 반도체 칩 SC의 주면 Sa는, 반도체 칩 SC의 제1 각부 C1을 포함하는 제1 영역 A1과, 반도체 칩 SC의 제2 각부 C2를 포함하는 제2 영역 A2와, 반도체 칩 SC의 제3 각부 C3을 포함하는 제3 영역 A3과, 반도체 칩 SC의 제4 각부 C4를 포함하는 제4 영역 A4를 갖는다.
그리고, 제1 패드군 G1에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1에 접속되는 제1 와이어 W1의 루프 형상은, 제4 영역 A4에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다. 또한, 제1 패드군 G1에 포함되는 복수의 전극 패드 BP 중 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상은, 제4 영역 A4에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다.
또한, 제2 패드군 G2에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3에 접속되는 제3 와이어 W3의 루프 형상은, 제3 영역 A3에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다. 또한, 제2 패드군 G2에 포함되는 복수의 전극 패드 BP 중 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상은, 제3 영역 A3에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다.
또한, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제5 전극 패드 B5에 접속되는 제5 와이어 W5의 루프 형상은, 제3 영역 A3에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다. 또한, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP 중 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상은, 제3 영역 A3에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다.
또한, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP 중 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제7 전극 패드 B7에 접속되는 제7 와이어 W7의 루프 형상은, 제4 영역 A4에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다. 또한, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP 중 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상은, 제4 영역 A4에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW의 루프 형상과 상이하다.
복수의 본딩 와이어 BW는, 모두 정본딩 방식을 사용하여, 복수의 전극 패드 BP와 복수의 리드 LE의 일부에 각각 접속되어 있다. 즉, 반도체 칩 SC의 주면 Sa측에 형성된 전극 패드 BP와 본딩 와이어 BW의 일부를 접속한 후에, 리드 LE의 일부와 본딩 와이어 BW의 타부를 접속하고 있다.
도 3의 (a) 및 (b)에 도시한 바와 같이, 전극 패드 BP에 접속하는 본딩 와이어 BW는, 전극 패드 BP에 접촉하는 볼부 BWa와, 볼부 BWa에 연결되는 코어부 BWb를 포함한다.
그리고, 도 3의 (a)에 도시한 바와 같이, 제5 와이어 W5에서는, 볼부 BWa와 당해 볼부 BWa에 연결되는 코어부 BWb의 접합부(네크부)에 있어서, 코어부 BWb는, 그 접합부로부터 반도체 칩 SC의 내측의 방향으로 인출되어 있다. 환언하면, 제5 와이어 W5에서는, 볼부 BWa와 당해 볼부 BWa에 연결되는 코어부 BWb의 접합부(네크부)에 있어서, 코어부 BWb는, 제5 와이어 W5가 접속하는 리드 LE와 반대측의 방향으로 인출되어 있다.
한편, 도 3의 (b)에 도시한 바와 같이, 제6 와이어 W6에서는, 볼부 BWa와 당해 볼부 BWa에 연결되는 코어부 BWb의 접합부(네크부)에 있어서, 코어부 BWb는, 그 접합부의 거의 바로 위 방향으로 인출되어 있다.
따라서, 도 3의 (a) 및 (b)에 도시한 바와 같이, 제5 와이어 W5에서의 볼부 BWa와 코어부 BWb의 접합부(네크부)에 있어서의, 법선 방향에 대한 코어부 BWb의 굽힘 각도를 θ1, 제6 와이어 W6에서의 볼부 BWa와 코어부 BWb의 접합부(네크부)에 있어서의, 법선 방향에 대한 코어부 BWb의 굽힘 각도를 θ2로 하면, 굽힘 각도 θ1은 굽힘 각도 θ2보다도 크다.
또한, 도 3의 (c)에 도시한 바와 같이, 제5 와이어 W5는 제6 와이어 W6보다도 길다.
그러나, 예를 들어 도 3의 (c)에 도시한 바와 같이, 제5 와이어 W5의 전극 패드 BP(또는 반도체 칩 SC의 주면)로부터의 루프 높이 H1과 제6 와이어 W6의 전극 패드 BP(또는 반도체 칩 SC의 주면)로부터의 루프 높이 H2는 동일하다.
여기에서는, 도면을 사용한 설명은 생략하지만, 제1 와이어 W1, 제3 와이어 W3 및 제7 와이어 W7은, 제5 와이어 W5와 마찬가지의 루프 형상을 갖고 있다. 또한, 제2 와이어 W2, 제4 와이어 W4 및 제8 와이어 W8은, 제6 와이어 W6과 마찬가지의 루프 형상을 갖고 있다.
따라서, 제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7의 각각의 코어부의 굽힘 각도는, 제2 와이어 W2, 제4 와이어 W4, 제6 와이어 W6 및 제8 와이어 W8의 각각의 코어부의 굽힘 각도보다도 크다.
또한, 제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7의 각각의 길이는, 제2 와이어 W2, 제4 와이어 W4, 제6 와이어 W6 및 제8 와이어 W8의 각각의 길이보다도 길다.
그러나, 제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7의 각각의 전극 패드 BP로부터의 높이와, 제2 와이어 W2, 제4 와이어 W4, 제6 와이어 W6 및 제8 와이어 W8의 각각의 전극 패드 BP로부터의 루프 높이는 동일하다.
이에 의해, 예를 들어 도 1에 도시한 바와 같이, 제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7은, 평면에서 보아, 볼부 BWa와 당해 볼부 BWa에 연결되는 코어부 BWb의 접합부(네크부)를 넘어, 반도체 칩 SC의 내측 방향으로 연장되는 경우가 있다.
≪본 실시 형태에 의한 반도체 장치의 제조 방법≫
본 실시 형태에 의한 반도체 장치의 제조 방법에 대하여, 도 4 내지 도 11을 사용하여 설명한다.
도 4의 (a) 및 (b)는 각각 본 실시 형태에 의한 리드 프레임(단위 프레임)의 일례를 나타내는 평면도 및 단면도이다. 도 5의 (a) 및 (b)는 각각 본 실시 형태에 의한 다이 본딩 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다. 도 6의 (a) 및 (b)는 각각 본 실시 형태에 의한 와이어 본딩 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다. 도 7은 본 실시 형태에 의한 캐필러리의 궤적의 일례를 설명하는 모식도이다. 도 8의 (a) 및 (b)는 각각 본 실시 형태에 의한 몰드 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다. 도 9는 본 실시 형태에 의한 몰드 공정에서의 수지의 흐름을 설명하는 평면도이다. 도 10의 (a) 및 (b)는 각각 본 실시 형태에 의한 리드 절단 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다. 도 11의 (a) 및 (b)는, 리드 성형 공정에서의 반도체 장치를 도시하는 평면도 및 단면도이다.
또한, 반도체 장치의 제조 방법의 일례의 설명에 사용하는 도 4 내지 도 6, 도 8, 도 10 및 도 11에서는, 하나의 단위 프레임 SF에 해당하는 영역만을 기재하고 있다. 또한, 도 9에서는 성형 금형을 투시한 상태를 나타내고 있으며, 도면 중 망점 표시의 해칭으로 나타내는 화살표는, 수지의 흐름을 나타내고 있다.
1. 반도체 칩 준비 공정
반도체 웨이퍼의 회로 형성면에 집적 회로를 형성한다. 집적 회로는 앞공정 또는 확산 공정이라고 불리는 제조 공정에 있어서, 소정의 제조 프로세스에 따라 반도체 웨이퍼에 칩 단위로 형성된다. 계속하여, 반도체 웨이퍼에 형성된 각 반도체 칩의 양호·불량을 판정한 후, 반도체 웨이퍼를 다이싱하여, 각 반도체 칩으로 개편화한다.
반도체 칩은 주면과, 주면과 반대측의 이면을 갖고, 반도체 칩의 주면 위에 절연막으로부터 노출되어 복수의 전극 패드가 형성되어 있다.
2. 기재(리드 프레임) 준비 공정
제1 면(상면, 표면)과, 제1 면과는 반대측인 제2 면(하면, 이면)을 갖고, 예를 들어 구리(Cu)를 주재료로 한 금속제의 틀인 리드 프레임(배선판, 배선 부재) LF를 준비한다.
도 4의 (a) 및 (b)에 도시한 바와 같이, 리드 프레임 LF는, 예를 들어 리드 프레임 LF의 제1 방향을 열로 하고, 이 열이 직교하는 제2 방향을 행으로 하면, 반도체 제품 1개분에 해당하는 단위 프레임 SF가 복수행 복수열, 소위 매트릭스 형상으로 배치된 구성으로 되어 있다.
리드 프레임 LF의 제1 면에 존재하는 복수의 단위 프레임 SF의 각각의 중앙부에는, 반도체 칩이 탑재되는 대략 사각형의 다이 패드 DP가 설치되고, 다이 패드 DP는 현수 리드 HL을 개재시켜 리드 프레임 LF와 일체로서 연결되어 있다. 다이 패드 DP를 지지하는 현수 리드 HL은, 다이 패드 DP의 4개의 각부의 각각에 연결되어 있다.
또한, 현수 리드 HL이 연결되어 있지 않은 다이 패드 DP의 4개의 변과 각각 대향하고, 그 4개의 변과 이격하여, 복수의 리드 LE가 설치되어 있다. 복수의 리드 LE는 제1 방향 또는 제2 방향의 각각으로 연장되는 타이 바 TB에 의해 연결되어 있다. 또한, 도시는 생략하였지만, 리드 프레임 LF의 주변에는, 리드 프레임 LF의 위치 결정을 위하여, 혹은 수지 밀봉에 수반하는 리드 프레임 LF의 변형을 완화시키기 위한 복수의 구멍이 형성되어 있다.
3. 다이 본딩 공정
도 5의 (a) 및 (b)에 도시한 바와 같이, 복수의 단위 프레임 SF의 각각의 다이 패드 DP의 상면(리드 프레임 LF의 제1 면)에 양품이라고 판정된 반도체 칩 SC를 탑재한다. 이때, 다이 패드 DP의 상면과 반도체 칩 SC의 이면 Sb를 다이 본드재 CR, 예를 들어 페이스트상의 접착제(예를 들어 은(Ag) 페이스트)를 사용하여 접합한다. 또한, 다이 패드 DP의 상면과 반도체 칩 SC의 이면 Sb의 접합은, 페이스트상의 접착제에 한정되는 것은 아니며, 예를 들어 금-주석(Au-Sn) 공정을 사용한 접합 등이어도 된다.
반도체 칩 SC는, 전술한 바와 같이 그 평면 형상이 사각형으로 이루어지고, 주면 Sa와, 주면 Sa와 반대측의 이면 Sb를 갖고 있다. 즉, 반도체 칩 SC는, 평면에서 보아, 제1 변 S1과, 제1 변 S1과 대향하는 제2 변 S2와, 제1 변 S1 및 제2 변 S2 각각과 교차하는 제3 변 S3과, 제1 변 S1 및 제2 변 S2 각각과 교차하고, 제3 변 S3과 대향하는 제4 변 S4를 갖는다. 또한, 반도체 칩 SC는, 제1 변 S1과 제3 변 S3이 교차하는 제1 각부 C1과, 제2 변 S2와 제4 변 S4가 교차하는 제2 각부 C2와, 제3 변 S3과 제2 변 S2가 교차하는 제3 각부 C3과, 제4 변 S4와 제1 변 S1이 교차하는 제4 각부 C4를 갖는다.
4. 와이어 본딩 공정
도 6의 (a) 및 (b)에 도시한 바와 같이, 예를 들어 열 압착에 초음파 진동을 병용한 네일 헤드 본딩(볼 본딩)법에 의해, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP와 복수의 리드 LE를 복수의 도전성 부재, 예를 들어 본딩 와이어 BW를 사용하여 각각 전기적으로 접속한다. 구체적으로는 본딩 와이어 BW의 선단을 아크 방전에 의해 용융하여 표면 장력으로 볼부 BWa를 형성하고, 그것을 캐필러리(즉 원통형의 접속 지그)에 의해 전극 패드 BP 및 리드 LE에, 예를 들어 120㎑의 초음파 진동을 가하면서 열 압착한다.
본딩 와이어 BW의 재료로서는, 금(Au), 구리(Cu) 및 알루미늄(Al) 등의 금속 재료를 들 수 있다. 금(Au)의 경우, 예를 들어 15㎛φ 내지 20㎛φ의 금(Au)선을 사용하는 경우가 많다.
또한, 도 7에 도시한 바와 같이, 와이어 본딩 공정에서는, 정본딩 방식, 즉 반도체 칩 SC의 주면 Sa에 형성된 전극 패드 BP와 본딩 와이어 BW의 일부를 접속한 후에, 리드 LE와 본딩 와이어 BW의 타부를 접속하는 방법을 사용한다.
여기서, 도 6의 (a)에 도시한 바와 같이, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5는, 도 7에 도시하는, 제2 와이어 본딩 방법(Ⅱ-1, Ⅱ-2, Ⅱ-3 및 Ⅱ-4의 궤적)이 사용된다. 또한, 제1 와이어 W1 및 제5 와이어 W5에 한정되지 않고, 예를 들어 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP 및 제3 변 S3을 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 본딩 와이어 BP에도, 도 7에 도시하는 제2 본딩 방법을 사용해도 된다.
또한, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 반도체 칩 SC의 중심을 사이에 두고 제1 각부 C1에 대향하는 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7은, 도 7에 도시하는, 제2 와이어 본딩 방법(Ⅱ-1, Ⅱ-2, Ⅱ-3 및 Ⅱ-4의 궤적)이 사용된다. 또한, 제3 와이어 W3 및 제7 와이어 W7에 한정되지 않고, 예를 들어 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 본딩 와이어 BP에도, 도 7에 도시하는 제2 본딩 방법을 사용해도 된다.
이에 반하여, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제3 각부 C3의 가장 가까이에 위치하는 제4 전극 패드 B4 및 제6 전극 패드 B6 각각에 접속되는 제4 와이어 W4 및 제6 와이어 W6은, 도 7에 도시하는, 제1 와이어 본딩 방법(I-1, I-2, I-3 및 I-4의 궤적)이 사용된다.
또한, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 반도체 칩 SC의 중심을 사이에 두고 제3 각부 C3에 대향하는 제4 각부 C4의 가장 가까이에 위치하는 제2 전극 패드 B2 및 제8 전극 패드 B8 각각에 접속되는 제2 와이어 W2 및 제8 와이어 W8은, 도 7에 도시하는, 제1 와이어 본딩 방법(I-1, I-2, I-3 및 I-4의 궤적)이 사용된다.
다시 말하면, 도 6의 (a)에 도시한 바와 같이, 반도체 칩 SC의 주면 Sa를, 평면에서 보아, 반도체 칩 SC의 제1 변 S1 및 제2 변 S2 각각을 이등분하는 제1 가상선 IL1과, 반도체 칩 SC의 제3 변 S3 및 제4 변 S4 각각을 이등분하는 제2 가상선 IL2로 구분하면, 반도체 칩 SC의 주면 Sa는, 4개의 영역으로 구분된다. 즉, 반도체 칩 SC의 주면 Sa는, 반도체 칩 SC의 제1 각부 C1을 포함하는 제1 영역 A1과, 반도체 칩 SC의 제2 각부 C2를 포함하는 제2 영역 A2와, 반도체 칩 SC의 제3 각부 C3을 포함하는 제3 영역 A3과, 반도체 칩 SC의 제4 각부 C4를 포함하는 제4 영역 A4를 갖는다.
그리고, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제1 영역 A1 및 제2 영역 A2의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 도 7에 도시하는, 제2 와이어 본딩 방법(Ⅱ-1, Ⅱ-2, Ⅱ-3 및 Ⅱ-4의 궤적)을 사용해도 된다.
이에 반하여, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제3 영역 A3 및 제4 영역 A4의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 도 7에 도시하는, 제1 와이어 본딩 방법(I-1, I-2, I-3 및 I-4의 궤적)이 사용된다.
여기서, 제1 와이어 본딩 방법(I-1, I-2, I-3 및 I-4의 궤적)에 대하여, 도 7을 사용하여 이하에 설명한다.
먼저, 와이어의 선단에 볼이 형성된 상태로부터, 와이어 클램프가 개방하여 캐필러리 CA가 강하한다. 이때, 볼은 챔퍼 내에 포착되어, 캐필러리 CA의 선단면의 중앙에 위치 정렬되어 있다.
이어서, 캐필러리 CA를 강하시켜, 볼을 반도체 칩 SC의 주면 Sa에 형성된 전극 패드 BP와 접촉시킨 후, 열, 하중 및 초음파를 볼에 가하고, 볼과 전극 패드 BP를 접합하여, 볼부 BWa를 형성한다(제1 본드, 볼 본드).
이어서, 캐필러리 CA를, 볼부 BWa를 접합한 전극 패드 BP로부터 일정한 높이까지 상승시킨 후, 와이어에 루프를 형성하면서, 캐필러리 CA를 와이어가 접속하는 리드 LE로 이동시킨다.
이어서, 와이어를 리드 LE와 접촉시킨 후, 열, 하중 및 초음파를 와이어에 가하여, 와이어와 리드 LE를 접합한다(제2 본드, 스티치 본드).
이어서, 캐필러리 CA는 와이어를 남긴 채 상승하고, 캐필러리 CA의 선단에 일정한 길이의 테일을 확보한 후, 와이어 클램프를 폐쇄하고 와이어를 절단한다. 이에 의해, 본딩 와이어 BW가 형성된다.
제1 본드점 FBP로 볼을 전극 패드 BP에 접합하고, 제2 본드점 SBP로 와이어를 리드 LE에 접합할 때까지 동안에, 와이어에 원하는 형태의 루프를 형성하기 위하여, 캐필러리 CA를 특수한 궤적으로 이동시켜 와이어에 「길(reform)」들이는 동작을 한다.
예를 들어 도 7에 도시한 바와 같이, 캐필러리 CA를 전극 패드 BP(제1 본드점 FBP)로부터 바로 위로 인상한 후(I-1), 캐필러리 CA를 반도체 칩 SC의 내측 방향, 즉 와이어를 접속하는 리드 LE와 반대 방향으로 이동시킨다(I-2). 이때의, 평면에서 보면, 제1 본드점 FBP로부터의 캐필러리 CA의 이동 거리는 L1이다. 계속하여, 캐필러리 CA를 바로 위로 더 인상한 후(I-3), 와이어를 접속하는 리드 LE로, 캐필러리 CA를 강하시키면서 이동시켜, 와이어를 리드 LE(제2 본드점 SBP) 위에 압박한다(I-4).
제2 와이어 본딩 방법(Ⅱ-1, Ⅱ-2, Ⅱ-3 및 Ⅱ-4의 궤적)에 대하여, 도 7을 사용하여 이하에 설명한다.
제2 와이어 본딩 방법에 있어서의, 와이어와 반도체 칩 SC의 주면 Sa에 형성된 전극 패드 BP와의 접속 및 와이어와 리드 LE와의 접속의 동작은, 상기 제1 와이어 본드 방법에 있어서의, 와이어와 반도체 칩 SC의 주면 Sa에 형성된 전극 패드 BP와의 접속 및 와이어와 리드 LE와의 접속의 동작과 기본적으로는 동일하다.
또한, 제1 본드점 FBP로 볼을 전극 패드 BP에 접합하고, 제2 본드점 SBP로 와이어를 리드 LE에 접합할 때까지 동안에, 와이어에 원하는 형태의 루프를 형성하기 위하여, 캐필러리 CA를 특수한 궤적으로 이동시켜 와이어에 「길」 들이는 동작을 한다.
그러나, 제1 와이어 본딩 방법의 캐필러리 CA의 궤적과, 제2 와이어 본딩 방법의 캐필러리 CA의 궤적은 서로 상이하다.
예를 들어 도 7에 도시한 바와 같이 캐필러리 CA를 전극 패드 BP(제1 본드점 FBP)로부터 바로 위로 인상한 후(Ⅱ-1), 캐필러리 CA를 반도체 칩 SC의 내측 방향, 즉 와이어를 접속하는 리드 LE와 반대 방향으로 이동시킨다(Ⅱ-2). 이때의, 평면에서 보면, 제1 본드점 FBP로부터의 캐필러리 CA의 이동 거리는 L2이며, 제2 와이어 본딩 방법의 이동 거리 L2는, 제1 와이어 본딩 방법의 이동 거리 L1보다도 크다. 계속하여, 캐필러리 CA를 바로 위로 더 인상한 후(Ⅱ-3), 와이어를 접속하는 리드 LE로, 캐필러리 CA를 강하시키면서 이동시켜, 와이어를 리드 LE(제2 본드점 SBP) 위에 압박한다(Ⅱ-4).
따라서, 제1 와이어 본딩 방법을 사용하여 형성된 본딩 와이어 BW의 루프 형상과, 제2 와이어 본딩 방법을 사용하여 형성된 본딩 와이어 BW의 루프 형상은 상이하게 된다.
즉, 제2 와이어 본딩 방법을 사용하여 형성된 제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7 각각은, 볼부 BWa가 위치하는 제1 본드점 FBP로부터 반도체 칩 SC의 내측 방향(제1 와이어 W1, 제3 와이어 W3, 제5 와이어 W5 및 제7 와이어 W7이 각각 접속하는 리드 LE와 반대측의 방향)으로 인출되어 있다.
이에 반하여, 제1 와이어 본딩 방법을 사용하여 형성된 제2 와이어 W2, 제4 와이어 W4, 제6 와이어 W6 및 제8 와이어 W8 각각은, 볼부 BWa가 위치하는 제1 본드점 FBP로부터 반도체 칩 SC의 내측 방향(제2 와이어 W2, 제4 와이어 W4, 제6 와이어 W6 및 제8 와이어 W8이 각각 접속하는 리드 LE와 반대측의 방향)으로 인출되어 있지 않다.
따라서, 제1 와이어 W1의 코어부 굽힘 각도는, 제2 와이어 W2의 코어부 굽힘 각도보다도 크고, 제3 와이어 W3의 코어부 굽힘 각도는, 제4 와이어 W4의 코어부 굽힘 각도보다도 크고, 제5 와이어 W5의 코어부 굽힘 각도는, 제6 와이어 W6의 코어부 굽힘 각도보다도 크고 및 제7 와이어 W7의 코어부 굽힘 각도는, 제8 와이어 W8의 코어부 굽힘 각도보다도 커진다(도 3의 (c) 참조).
또한, 제1 와이어 W1은 제2 와이어 W2보다도 길고, 제3 와이어 W3은 제4 와이어 W4보다도 길고, 제5 와이어 W5는 제6 와이어 W6보다 길고 및 제7 와이어 W7은 제8 와이어 W8보다도 길어진다(도 3의 (c) 참조).
또한, 상기 설명에서는, 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속하는 제1 와이어 W1 및 제5 와이어 W5, 그리고 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속하는 제3 와이어 W3 및 제7 와이어 W7에, 제2 와이어 본딩 방법을 적용했지만, 이것에 한정되는 것은 아니다.
즉, 제2 와이어 본딩 방법을 적용하는 본딩 와이어 BW는, 후술하는 몰드 공정에서의 수지의 흐름을 고려하여 결정된다.
예를 들어 도 6의 (a)에 도시한 바와 같이, 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제2 와이어 본딩 방법을 적용할 수 있다. 또한, 제1 각부 C1의 가장 가까이에 위치하는 제5 전극 패드 B5 및 제3 변을 따라 제5 전극 패드 B5의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제2 와이어 본딩 방법을 적용할 수 있다. 또한, 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제2 와이어 본딩 방법을 적용할 수 있다. 또한, 제2 각부 C2의 가장 가까이에 위치하는 제7 전극 패드 B7 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제2 와이어 본딩 방법을 적용할 수 있다.
이에 반하여, 제2 와이어 본딩 방법을 적용하지 않는 전극 패드 BP에, 제1 와이어 본딩 방법을 적용할 수 있다.
다시 말하면, 예를 들어 도 6의 (a)에 도시한 바와 같이, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제1 영역 A1 및 제2 영역 A2의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제2 와이어 본딩 방법을 적용할 수 있다.
이에 반하여, 반도체 칩 SC의 주면 Sa에 형성된 복수의 전극 패드 BP 중 제3 영역 A3 및 제4 영역 A4의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW에, 제1 와이어 본딩 방법을 적용할 수 있다.
단, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5, 그리고 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7에는, 반드시 제2 와이어 본딩 방법을 적용한다.
이와 같이, 제1 와이어 본딩 방법 또는 제2 와이어 본딩 방법을 사용하여, 서로 루프 형상이 상이한 복수의 본딩 와이어 BW를 형성함으로써, 몰드 공정에서의 수지의 흐름에 기인하여 발생하는 본딩 와이어 BW의 불량을 저감시킬 수 있다. 본딩 와이어 BW의 불량이란, 예를 들어 (1) 본딩 와이어 BW의 전극 패드 BP로부터의 박리, (2) 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)의 절단 또는 (3) 본딩 와이어 BW의 흐름 등이다.
또한, 본 실시 형태에 의한 반도체 장치의 특징 및 효과에 대해서는, 후술하는 ≪비교예에 의한 반도체 장치의 구성 및 과제≫, 그리고 ≪본 실시 형태에 의한 반도체 장치의 특징 및 효과≫에 있어서, 상세하게 설명한다.
5. 몰드 공정
도 8의 (a) 및 (b) 그리고 도 9에 도시한 바와 같이, 리드 프레임 LF에 탑재된 복수의 반도체 칩 SC 각각을 밀봉체 RE에 의해 수지 밀봉한다.
먼저, 와이어 본딩된 복수의 반도체 칩 SC가 탑재된 리드 프레임 LF를 트랜스퍼 몰드 장치에 구비되는 성형 금형에 세트한다.
성형 금형은, 리드 프레임 LF가 배치되는 하부 금형 MDa와, 하부 금형 MDa의 상방에 위치하고, 이 하부 금형 MDa와 걸림 결합하여 리드 프레임 LF를 밀폐하는 상부 금형 MDb를 갖고 있다. 리드 프레임 LF는 하부 금형 MDa와 상부 금형 MDb 사이에 배치된다. 하부 금형 MDa 및 상부 금형 MDb에는, 각각 반도체 칩 SC를 수지 밀봉하는 패키지 영역(또는 수지 밀봉 영역이라고도 한다)이 되는 캐비티 CVa 및 캐비티 CVb가 복수 형성되어 있다.
또한, 캐비티 CVa, CVb 내에 수지 REa를 유입할 때의 입구가 되는 게이트 GA가, 하부 금형 MDa 및 상부 금형 MDb 각각에 형성되어 있다.
도 9에 도시한 바와 같이, 게이트 GA는, 4개의 현수 리드 HL 중 어느 현수 리드 HL(제1 와이어 W1이 접속하는 리드 LE와 제5 와이어 W5가 접속하는 리드 LE 사이에 위치하는 현수 리드 HL)의 근방에 설치되어 있고, 도 12에 도시한 바와 같이, 상부 금형 MDb(이 현수 리드 HL의 상측) 및 하부 금형 MDa(이 현수 리드 HL의 하측) 각각에 설치된 게이트 GA를 통하여, 성형 금형의 포트부(도시 생략)로부터 캐비티 CVa, CVb 내로 수지 REa가 유입된다. 또한, 상기 4개의 현수 리드 HL 중 나머지 3개의 현수 리드 HL의 근방에는 벤트(에어 벤트라고도 한다) VE가 설치되어 있고, 상부 금형 MDb(나머지의 현수 리드 HL의 상측) 및 하부 금형 MDa(나머지의 현수 리드 HL의 하측) 각각에 설치된 벤트 VE를 통하여, 캐비티 CVa, CVb 내의 공기 또는 가스를, 캐비티 CVa, CVb의 외측으로 배기한다(도 12 참조).
그리고, 하부 금형 MDa와 상부 금형 MDb를 폐쇄함으로써, 리드 프레임 LF는 하부 금형 MDa와 상부 금형 MDb로 클램프된다. 이때, 리드 프레임 LF를 하부 금형 MDa와 상부 금형 MDb 사이에 수지 REa가 누출되지 않도록 간극 없이 끼우고, 리드 프레임 LF를 고정한다. 캐비티 CVa, CVb에 의해 형성된 하나의 패키지 영역 내에는, 반도체 칩 SC, 복수의 본딩 와이어 BW, 다이 패드 DP, 복수의 리드 LE의 일부 및 복수의 현수 리드 HL이 배치된다.
이어서, 온도를 올려 액상화한 수지 REa를, 게이트 GA로부터 캐비티 CVa, CVb 내로 압송하여 유입하고, 캐비티 CVa, CVb 내를 수지 REa에 의해 충전시킨다. 충전압은, 예를 들어 15㎫ 정도이다.
도 9에 도시한 바와 같이, 수지 REa는, 게이트 GA로부터 캐비티 CVa, CVb 내로 유입하여, 반도체 칩 SC의 상면측 및 측면측을 흘러, 반도체 칩 SC의 중심을 사이에 두고 게이트 GA에 대향하는 벤트 VE 방향으로 흐른다. 이에 의해, 반도체 칩 SC, 복수의 본딩 와이어 BW, 다이 패드 DP, 복수의 리드 LE의 일부 및 복수의 현수 리드 HL을 수지 REa로 밀봉하여 밀봉체 RE가 형성된다. 밀봉체 RE는, 저응력화를 도모하는 것을 목적으로 하여, 예를 들어 페놀계 경화제, 실리콘 고무 및 다수의 필러(예를 들어 실리카) 등이 첨가된 에폭시계의 열 경화성 절연 수지를 포함한다.
그 후, 트랜스퍼 몰드 장치로부터 복수의 밀봉체 RE가 형성된 리드 프레임 LF를 취출한다.
이어서, 복수의 밀봉체 RE가 형성된 리드 프레임 LF에 대하여, 어닐 처리(베이크 처리, 후경화)를 실시한다. 어닐 처리는, 예를 들어 온도 160℃ 내지 190℃ 정도의 온도에서 약 7시간 정도 행한다. 이 열 처리에 의해, 밀봉체 RE의 가일층 경화 촉진을 행하여, 리드 프레임 LF에 대한 밀착성 등을 향상시킨다.
6. 도금 공정
이어서, 리드 프레임 LF에 도금 처리를 실시한다. 이에 의해, 수지 밀봉되어 있지 않은 리드 프레임 LF의 제1 면 및 제2 면에, 예를 들어 두께 10㎛ 이하의 주석(Sn), 주석-은(Sn-Ag)계 합금, 주석-구리(Sn-Cu)계 합금, 주석-비스무트(Sn-Bi)계 합금 또는 주석-납(Sn-Pb)계 합금을 포함하는 도금막을 형성한다.
7. 리드 절단 공정
이어서, 도 10의 (a) 및 (b)에 도시한 바와 같이, 절단 장치를 사용하여 복수의 리드 LE 사이에 설치된 타이 바 TB를 절단한 후, 밀봉체 RE로부터 여분의 수지 버를 제거한다. 또한, 절단 장치를 사용하여 복수의 리드 LE 및 복수의 현수 리드 HL을 절단하여, 리드 프레임 LF의 본체로부터 개개의 단위 프레임 SF로 잘라나눈다.
절단 시에는, 예를 들어 절단 장치에 구비되는 다이(다이 시트) 위에 리드 프레임 LF를 두고, 먼저 복수의 리드 LE를 절단하고, 그 후, 복수의 현수 리드 HL을 절단한다. 복수의 현수 리드 HL은, 탭 DP 및 밀봉체 RE를 현수하고 있으므로, 복수의 리드 LE를 절단한 단계에서는, 밀봉체 RE는 리드 프레임 LF의 본체로부터 분리되지 않고, 복수의 현수 리드 HL을 절단한 단계에서, 밀봉체 RE는 리드 프레임 LF의 본체로부터 분리된다.
8. 리드 성형 공정
이어서, 도 11의 (a) 및 (b)에 도시한 바와 같이, 성형 금형에 의해 밀봉체 RE로부터 노출되어 있는 복수의 리드 LE를 소정의 형상, 예를 들어 걸윙 형상으로 성형한다. 이에 의해, 반도체 장치 SM이 대략 완성된다.
상기 설명에서는, 도금 공정, 리드 절단 공정, 리드 성형 공정의 순으로 반도체 장치 SM의 제조를 행하고 있지만, 리드 절단 공정 후에, 도금 공정 및 리드 성형 공정을 순서대로 행해도 된다.
9. 검사 공정
이어서, 반도체 장치 SM을, 제품 규격에 따른 전기적 검사나 외관 검사 등의 테스트 공정을 거쳐 양품과 불량품으로 선별한다.
10. 출하 공정
이어서, 양품이라고 판정된 반도체 장치 SM을 제품 규격을 따라 선별하고, 또한 최종 외관 검사를 행한 후, 출하된다.
≪비교예에 의한 반도체 장치의 구성 및 과제≫
이어서, 본 발명자가 검토한 비교예에 의한 반도체 장치의 구성 및 과제에 대하여, 도 12 내지 도 17을 사용하여 설명한다.
도 12의 (a)는 몰드 공정에서의, 게이트로부터 벤트로의 수지의 흐름을 설명하는 단면도, 도 12의 (b)는 몰드 공정에서의, 게이트 근방 및 벤트 근방의 각각에 위치하는 본딩 와이어의 주변의 수지의 흐름을 설명하는 단면도이다. 도 13은 제1 과제의 설명도이며, 도 13의 (a)는 몰드 공정에 있어서 게이트의 근방에 위치하는 본딩 와이어가 받는 응력 상태도, 도 13의 (b)는 본딩 와이어의 볼부의 박리를 설명하는 모식도이다. 도 14는 제2 과제의 설명도이며, 도 14의 (a)는 몰드 공정에서의 벤트의 근방에 위치하는 본딩 와이어가 받는 응력 상태도, 도 14의 (b)는 본딩 와이어의 볼부와 코어부의 접합부(네크부)의 절단을 설명하는 모식도이다. 도 15는 제3 과제의 설명도이며, 몰드 공정에서의, 게이트로부터 벤트로의 수지의 흐름을 설명하는 평면도이다. 도 16은 제1 및 제2 과제의 해결이 필요한 본딩 와이어의 일례를 설명하는 평면도이다. 도 17은 제1 및 제2 과제의 해결이 필요한 본딩 와이어의 다른 예를 설명하는 평면도이다.
또한, 몰드 공정에서 사용하는 트랜스퍼 몰드 장치에 구비되는 성형 금형에는, 3개의 벤트가 설치되어 있지만, 여기에서 「벤트」라고 할 때는, 반도체 칩 SC의 중심을 사이에 두고 게이트에 대향하는 벤트, 즉, 3개 벤트 중 마지막으로 캐비티 CVa, CVb 내의 공기 또는 가스를 배기하는 벤트를 의미한다. 또한, 도 12의 (a) 및 (b) 그리고 도 15에 망점 표시의 해칭으로 나타내는 화살표는, 수지의 흐름을 나타내고 있다.
도 12의 (a)에 도시한 바와 같이, 캐비티 CVa, CVb 내로 수지를 유입할 때의 입구가 되는 게이트 GA가, 하부 금형 MDa 및 상부 금형 MDb에 형성되어 있다. 따라서, 현수 리드 HL의 상측 및 하측으로부터 수지가 캐비티 CVa, CVb 내로 유입된다. 또한, 캐비티 CVa, CVb 내의 공기 또는 가스를 배기할 때의 출구가 되는 벤트 VE가, 하부 금형 MDa 및 상부 금형 MDb의, 반도체 칩 SC의 중심을 사이에 두고 게이트 GA에 대향하는 위치에 형성되어 있다.
그리고, 전술한 바와 같이, 수지는, 게이트 GA로부터, 현수 리드 HL의 상측, 하측 및 측면측을 통하여 캐비티 CVa, CVb 내로 유입하여, 반도체 칩 SC의 상면측 및 측면측을 흘러, 반도체 칩 SC의 중심을 사이에 두고 게이트 GA에 대향하는 벤트 VE의 방향으로 흐른다(도 15 참조).
그러나, 도 12의 (b)에 도시한 바와 같이, 게이트 GA 근방에 위치하는 본딩 와이어 BW에서는, 수지는, 당해 본딩 와이어 BW의 상측 및 하측을 각각 상류로부터 하류로 흘러, 당해 본딩 와이어 BW의 상측을 흐르는 수지의 유속에 비하여, 당해 본딩 와이어 BW의 하측을 흐르는 수지의 유속이 느려진다.
게이트 GA 근방에 위치하는 본딩 와이어 BW란, 예를 들어 도 1에 도시한, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5이다. 또한, 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 제1 와이어 W1 및 제5 와이어 W5 외에도, 예를 들어 도 1에 도시한, 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP 및 제3 변 S3을 따라 제5 전극 패드 B5 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다. 또한, 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 제1 와이어 W1 및 제5 와이어 W5 외에도, 예를 들어 도 1에 도시한, 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다.
또한, 도 12의 (b)에 도시한 바와 같이, 벤트 VE 근방에 위치하는 본딩 와이어 BW에서는, 당해 본딩 와이어 BW의 상측이 상류, 하측이 하류가 되기 때문에, 수지는, 당해 본딩 와이어 BW의 상측으로부터 하측을 향하여 흐른다.
벤트 VE 근방에 위치하는 본딩 와이어 BW란, 예를 들어 도 1에 도시한, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7이다. 또한, 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 제3 와이어 W3 및 제7 와이어 W7 외에도, 예를 들어 도 1에 도시한, 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다. 또한, 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 제3 와이어 W3 및 제7 와이어 W7 외에도, 예를 들어 도 1에 도시한, 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다.
이로 인해, 도 13의 (a)에 도시한 바와 같이, 몰드 공정에 있어서, 게이트 GA 근방에 위치하는 본딩 와이어 BW에, 그 하측으로부터 상측을 향하는 방향으로 하중이 가해지게 된다.
게이트 GA 근방에 위치하는 본딩 와이어 BW에, 상기 상향의 하중이 가해지면, 도 13의 (b)에 도시한 바와 같이, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 신축에 의해, 본딩 와이어 BW의 볼부 BWa와 전극 패드 BP의 접합부에서의 인장력이 커져, 본딩 와이어 BW의 전극 패드 BP로부터의 박리가 발생하기 쉬워진다(제1 과제).
또한, 도 14의 (b)에 도시한 바와 같이, 몰드 공정에 있어서, 벤트 VE 근방에 위치하는 본딩 와이어 BW에, 그 상측으로부터 하측을 향하는 방향으로 하중이 가해지게 된다.
벤트 VE 근방에 위치하는 본딩 와이어 BW에, 상기 하향의 하중이 가해지면, 도 14의 (b)에 도시한 바와 같이, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)에 응력이 집중되어, 당해 접합부(네크부)의 절단(전단 파괴, 균열)이 발생하기 쉬워진다(제2 과제).
또한, 몰드 공정에 있어서는, 수지의 흐름을 따른 방향으로 루프 형상을 가진 본딩 와이어 BP는 적고, 이로 인해, 복수의 본딩 와이어 BW에서는, 와이어 흐름의 문제가 있다(제3 과제).
본 발명자가 검토한바, 도 15에 도시한 바와 같이 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW에 있어서, 와이어 흐름이 발생하기 쉬운 것이 명확해졌다.
단, 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW는, 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW와 비교하면, 몰드 공정에 있어서, 상향의 하중(도 13의 (a) 참조)은 가해지기 어려우므로, 본딩 와이어 BW의 박리는 발생하기 어렵다.
또한, 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW는, 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW와 비교하면, 몰드 공정에 있어서, 하향의 하중(도 14의 (a) 참조)은 가해지기 어려우므로, 본딩 와이어 BW의 절단은 발생하기 어렵다.
현재, 본딩 와이어 BW의 선 직경은, 예를 들어 15㎛φ 내지 20㎛φ이다. 그러나, 반도체 장치의 소형화 및 고밀도화에 의해, 서로 인접하는 전극 패드 BP의 간격의 협소화가 급속하게 진행되고 있다. 이에 수반하여 본딩 와이어 BW의 선 직경은 더욱 가늘어져 있으며, 10㎛φ 또는 그 이하의 선 직경의 본딩 와이어 BW의 요구도 예상된다.
이와 같이, 본딩 와이어 BW의 선 직경이 10㎛φ 또는 그 이하가 되면, 본딩 와이어 BW의 박리(제1 과제), 본딩 와이어 BW의 절단(제2 과제) 및 본딩 와이어 BW의 와이어 흐름(제3 과제)은 더욱 심각해진다. 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서는 본딩 와이어 BW의 박리(제1 과제) 및 본딩 와이어 BW의 절단(제2 과제)을 피하지 못할 우려도 있다.
도 16에 박리(제1 과제) 또는 절단(제2 과제)이 발생하기 쉬운 본딩 와이어 BW를 나타낸다.
박리의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5, 및 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP 및 제3 변 S3을 따라 제5 전극 패드 B5의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다. 또한, 박리의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 주면을, 평면에서 보아, 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제1 각부 C1을 포함하는 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다.
또한, 절단의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 그리고 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다. 또한, 절단의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 주면을, 평면에서 보아, 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제2 각부 C2를 포함하는 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW를 포함하는 경우도 있다.
도 17에 박리(제1 과제) 및 절단(제2 과제)이 가장 발생하기 쉬운 본딩 와이어 BW를 나타낸다.
박리의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 복수의 본딩 와이어 BW이다.
또한, 절단의 문제를 해결할 필요가 있는 본딩 와이어 BW는, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 복수의 본딩 와이어 BW이다.
≪본 실시 형태에 의한 반도체 장치의 특징 및 효과≫
본 실시 형태에 의한 반도체 장치에서는, 예를 들어 도 1에 도시한 바와 같이, 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW는, 반도체 칩 SC의 내측을 향하여 크게 우회하고 있어, 반도체 칩 SC의 내측 방향으로 도괴되는 루프 형상(이하, 내도괴 루프 형상이라는 경우도 있다)을 갖고 있다. 즉, 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW는, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다.
이에 반하여, 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW는, 반도체 칩 SC의 내측을 향하여 우회하고 있지 않아, 반도체 칩 SC의 내측 방향으로 도괴되지 않는 루프 형상을 갖고 있다. 즉, 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW는, 인장하는 힘(장력)이 강하여, 팽팽하게 쳐져있다(tightly stretched).
여기서, 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 제1 와이어 W1 및 제5 와이어 W5 외에도, 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW 및 제3 변 S3을 따라 제5 전극 패드 B5의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 주면을 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제1 각부 C1을 포함하는 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다.
또한, 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7이다. 또는 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 제3 와이어 W3 및 제7 와이어 W7 외에도, 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 주면을 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제2 각부 C2를 포함하는 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다.
전술한 바와 같이, 반도체 장치의 제조 공정의 하나인 몰드 공정에 있어서는, 게이트 GA 근방에 위치하는 본딩 와이어 BW에, 그 하측으로부터 상측을 향하는 방향으로 하중이 가해진다(도 13의 (a) 참조). 이로 인해, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서의 수지의 열 팽창이나 수축에 의해, 상기 상향의 하중에 기인되어, 몰드 공정에 있어서 게이트 GA 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 전극 패드 BP의 접합부에 있어서의 인장력이 커진다. 그 결과, 본딩 와이어 BW는 전극 패드 BP로부터 박리되기 쉬워진다(제1 과제).
그러나, 본 실시 형태에서는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW를 내도괴 루프 형상으로 하고 있다. 즉, 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW는, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다. 따라서, 몰드 공정에 있어서, 게이트 GA 근방에 위치하는 본딩 와이어 BW에 상향의 하중이 가해져도, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서 발생하는, 게이트 GA 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 전극 패드 BP의 접합부에 있어서의 인장력은 작으므로, 본딩 와이어 BW는 전극 패드 BP로부터 박리되기 어려워진다(제1 과제의 해결).
또한, 전술한 바와 같이, 반도체 장치의 제조 공정의 하나인 몰드 공정에 있어서는, 벤트 VE 근방에 위치하는 본딩 와이어 BW에, 그 상측으로부터 하측을 향하는 방향으로 하중이 가해진다(도 14의 (a) 참조). 이로 인해, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서의 수지의 열 팽창이나 수축에 의해, 상기 하향의 하중에 기인되어, 몰드 공정에 있어서 벤트 VE 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)는 절단하기 쉬워진다(제2 과제).
그러나, 본 실시 형태에서는 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW를 내도괴 루프 형성으로 하고 있다. 즉, 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW는, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다. 따라서, 몰드 공정에 있어서, 벤트 VE 근방에 위치하는 본딩 와이어 BW에 하향의 하중이 가해져도, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서 발생하는, 벤트 VE 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)에는 응력이 집중되지 않으므로, 본딩 와이어 BW는 절단하기 어려워진다(제2 과제의 해결).
또한, 전술한 바와 같이, 반도체 장치의 제조 공정의 하나인 몰드 공정에 있어서는, 수지의 흐름에 기인하는 와이어 흐름의 문제가 있다. 와이어 흐름이 발생하기 쉬운 본딩 와이어 BW란 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW이다. 또는 와이어 흐름이 발생하기 쉬운 본딩 와이어 BW란, 반도체 칩 SC의 주면을 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제3 각부 C2를 포함하는 제3 영역 A3 및 반도체 칩 SC의 제4 각부 C4를 포함하는 제4 영역 A4의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다(제3 과제).
그러나, 본 실시 형태에서는 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW 이외의 본딩 와이어 BW는, 인장하는 힘(장력)이 강하여, 팽팽하게 쳐져 있다. 또는 반도체 칩 SC의 제3 각부 C2를 포함하는 제3 영역 A3 및 반도체 칩 SC의 제4 각부 C4를 포함하는 제4 영역 A4의 각각에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 인장하는 힘(장력)이 강하여, 팽팽하게 쳐져 있다. 그 결과, 수지의 흐름에 기인하는 본딩 와이어 BW의 와이어 흐름의 문제를 회피할 수 있다(제3 과제의 해결).
이와 같이, 본 실시 형태에 의하면, 본딩 와이어 BW의 박리(제1 과제), 본딩 와이어 BW의 절단(제2 과제) 및 본딩 와이어 BW의 와이어 흐름(제3 과제)을 회피할 수 있다. 이에 의해, 반도체 장치의 소형화 및 저비용화를 실현하는 수단으로서, 본딩 와이어의 선 직경을 가늘게 해도, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한, 본 실시 형태에서는, 반도체 장치의 제조 공정의 하나인 몰드 공정에서는, 캐비티 CVa, CVb 내로 수지를 유입할 때의 입구가 되는 게이트 GA가, 하부 금형 MDa 및 상부 금형 MDb에 형성된 성형 금형을 사용했다(도 12 참조). 즉, 리드 프레임 LF의 상면측에 위치하는 상측 게이트와 리드 프레임 LF의 하면측에 위치하는 하측 게이트로부터, 수지가 캐비티 CVa, CVb 내로 유입된다. 그러나, 본 실시 형태는, 이것에 한정되는 것은 아니며, 캐비티 CVa, CVb 내로 수지를 유입할 때의 입구가 되는 게이트 GA가, 하부 금형 MDa에만 형성된 성형 금형을 사용한 몰드 공정에도 적용할 수 있다. 즉, 리드 프레임 LF의 하면측에 위치하는 하측 게이트만으로부터, 수지가 캐비티 CVa, CVb 내로 유입된 경우도, 게이트 GA 근방에 위치하는 본딩 와이어 BW에, 그 하측으로부터 상측을 향하는 방향으로 하중이 가해져, 볼부 BWa는, 전극 패드 BP로부터 박리되기 쉬워진다(제1 과제). 따라서, 하측 게이트만을 구비한 성형 금형을 사용한 몰드 공정에 있어서, 반도체 장치를 제조하는 경우에 있어서도, 본 실시 형태에 의한 본딩 와이어 BW의 루프 형상을 적용하는 것은 유효하다.
≪변형예≫
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능한 것은 말할 필요도 없다.
<변형예 1>
본 실시 형태의 변형예 1에 의한 반도체 장치에 대하여, 도 18을 사용하여 설명한다.
도 18은 본 실시 형태의 변형예 1에 의한 반도체 장치의 상면도이다.
또한, 변형예 1에 의한 반도체 장치 SM1과 전술한 실시 형태에 의한 반도체 장치 SM의 상위점은, 본딩 와이어의 선 직경 및 루프 형상이다. 그 밖의 구성은, 양자에 있어서 거의 마찬가지이다. 이하, 상위점을 중심으로 설명한다.
도 18에 도시한 바와 같이, 변형예 1에 의한 반도체 장치 SM1에서는, 모든 본딩 와이어 BW는, 반도체 칩 SC의 내측을 향하여 우회하지 않아, 인장하는 힘(장력)이 강하여, 팽팽하게 쳐져 있다.
그러나, 변형예 1에 의한 반도체 장치 SM1에서는, 복수의 본딩 와이어 중 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 본딩 와이어 BW의 선 직경이, 다른 부의 본딩 와이어 BW의 선 직경보다도 굵은데, 예를 들어 20㎛φ보다도 굵다.
여기서, 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 제1 와이어 W1 및 제5 와이어 W5 외에도, 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW 및 제3 변 S3을 따라 제5 전극 패드 B5의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 주면을 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제1 각부 C1을 포함하는 제1 영역 A1에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다.
또한, 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7이다. 또는 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW란, 제3 와이어 W3 및 제7 와이어 W7 외에도, 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW 및 제4 변 S4를 따라 제7 전극 패드 B7의 이웃에 위치하는 전극 패드 BP에 접속되는 본딩 와이어 BW이다. 또는 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW란, 반도체 칩 SC의 주면을 제1 가상선 IL1과 제2 가상선 IL2로 구분한 경우, 반도체 칩 SC의 제2 각부 C2를 포함하는 제2 영역 A2에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW이다.
이와 같이, 변형예 1에 의하면, 몰드 공정에 있어서 게이트 GA 근방에 위치하는 본딩 와이어 BW의 선 직경을 굵게 함으로써, 몰드 공정에 있어서, 게이트 GA 근방에 위치하는 본딩 와이어 BW에 걸리는 상향의 하중이 저감된다. 따라서, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 게이트 GA 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 전극 패드 BP의 접합부에 있어서의 인장력은 작으므로, 본딩 와이어 WB는 전극 패드 BP로부터 박리되기 어려워진다(제1 과제의 해결).
또한, 변형예 1에 의하면, 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW의 선 직경을 굵게 함으로써, 몰드 공정에 있어서 벤트 VE 근방에 위치하는 본딩 와이어 BW에 걸리는 하향의 하중이 저감된다. 따라서, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 벤트 VE 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)에는 응력이 집중되지 않으므로, 본딩 와이어 BW는 절단하기 어려워진다(제2 과제의 해결).
또한, 변형예 1에 의하면, 모든 본딩 와이어 BW는, 인장하는 힘(장력)이 강하여, 팽팽하게 쳐져 있으므로, 수지의 흐름에 기인하는 와이어 흐름의 문제를 회피할 수 있다(제3 과제의 해결).
<변형예 2>
본 실시 형태의 변형예 2에 의한 반도체 장치에 대하여, 도 19를 사용하여 설명한다.
도 19는 본 실시 형태의 변형예 2에 의한 반도체 장치의 상면도이다.
또한, 변형예 2에 의한 반도체 장치 SM2와 전술한 실시 형태에 의한 반도체 장치 SM의 상위점은, 본딩 와이어의 루프 형상이다. 그 밖의 구성은, 양자에 있어서 거의 마찬가지이다. 이하, 상위점을 중심으로 설명한다.
도 19에 도시한 바와 같이, 변형예 2에 의한 반도체 장치 SM2에서는, 모든 본딩 와이어 BW는, 반도체 칩 SC의 내측을 향하여 우회하고 있어, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다.
반도체 장치 SM2의 제조 공정의 하나인 몰드 공정에 있어서, 전술한 실시 형태에 있어서의 수지의 충전압이 낮은 경우는, 모든 본딩 와이어 BW를, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있을 수도 있다.
이에 의해, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 게이트 GA 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 전극 패드 BP의 접합부에 있어서의 인장력은 작으므로, 본딩 와이어 BW는 전극 패드 BP로부터 박리되기 어려워진다(제1 과제의 해결).
또한, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 벤트 VE 근방에 위치한 본딩 와이어 BW의 볼부 BWa와 코어부 BWb의 접합부(네크부)에는 응력이 집중되지 않으므로, 본딩 와이어 BW는 절단하기 어려워진다(제2 과제의 해결)
또한, 수지의 충전압이 낮은 경우에는 본딩 와이어 BW의 길이가 길어도, 수지의 흐름에 기인하는 와이어 흐름의 문제를 회피하는 것이 가능해진다(제3 과제의 해결).
단, 몰드 공정에 있어서, 캐비티 내에 대한 수지의 충전을 완료할 때까지의 시간이 길어져, 초기에 유입된 수지가 굳어질 우려가 있다.
<변형예 3>
본 실시 형태의 변형예 3에 의한 반도체 장치에 대하여, 도 20을 사용하여 설명한다.
도 20은 본 실시 형태의 변형예 3에 의한 반도체 장치의 단면도이다.
전술한 실시 형태에 의한 반도체 장치 SM은, 밀봉체 RE의 저면으로부터 다이 패드 DP의 하면이 노출된, 소위, 탭 노출형의 반도체 장치이지만, 변형예 3에 의한 반도체 장치 SM3은, 밀봉체 RE의 저면으로부터 다이 패드의 하면이 노출되지 않는, 소위, 탭 내장형의 반도체 장치이다.
또한, 그 밖의 구성은, 양자에 있어서 거의 마찬가지이다. 즉, 몰드 공정에 있어서 게이트 GA 근방 및 벤트 VE 근방의 각각에 위치하는 복수의 본딩 와이어 BW는, 전술한 실시 형태와 마찬가지로, 반도체 칩 SC의 내측을 향하여 우회하고 있어, 인장하는 힘(장력)이 약하여, 여유를 갖고 느슨하게 쳐져 있다. 이하, 상위점을 중심으로 설명한다.
탭 내장형의 반도체 장치 SM3에서는, 탭 노출형의 반도체 장치 SM에 비하여, 반도체 장치 SM3의 제조 공정의 하나인 몰드 공정에 있어서, 게이트의 근방에 위치하는 본딩 와이어 BW에, 그 하측으로부터 상측을 향하는 방향으로 하중이 가해지기 어려워진다. 따라서, 탭 내장형의 반도체 장치 SM3에서는, 탭 노출형의 반도체 장치 SM에 비하여, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 게이트의 근방에 위치한 본딩 와이어 BW는 전극 패드 BP로부터 박리되기 어렵다.
또한, 탭 내장형의 반도체 장치 SM3에서는, 탭 노출형의 반도체 장치 SM에 비하여, 반도체 장치 SM3의 제조 공정의 하나인 몰드 공정에 있어서, 벤트의 근방에 위치하는 본딩 와이어 BW에, 그 상측으로부터 하측을 향하는 방향으로 하중이 가해지기 어려워진다. 따라서, 탭 내장형의 반도체 장치 SM3에서는, 탭 노출형의 반도체 장치 SM에 비하여, 예를 들어 신뢰성 시험, 특히 온도 사이클 시험에 있어서, 수지의 열 팽창이나 수축이 일어나도, 몰드 공정에 있어서 벤트의 근방에 위치한 본딩 와이어 BW의 볼부와 코어부의 접합부(네크부)에는 응력이 집중되지 않으므로, 본딩 와이어 BW는 절단하기 어렵다.
이와 같이, 탭 내장형의 반도체 장치 SM3은, 탭 노출형의 반도체 장치 SM에 비하여, 본딩 와이어 BW의 박리(제1 과제) 및 본딩 와이어 BW의 절단(제2 과제)은 발생하기 어렵다. 그러나, 몰드 공정에 있어서 게이트 근방 및 벤트 근방의 각각에 위치하는 복수의 본딩 와이어 BW를, 여유를 갖고 느슨하게 쳐져 있음으로써, 본딩 와이어 BW의 박리(제1 과제), 본딩 와이어 BW의 절단(제2 과제)은 더 발생하기 어려워진다.
단, 몰드 공정에 있어서 게이트 근방 및 벤트 근방의 각각에 위치하는 복수의 본딩 와이어 BW가 불필요하게 길어지면, 와이어 흐름이 발생할 우려가 있다. 그래서, 탭 내장형의 반도체 장치 SM3에서는, 예를 들어 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제5 전극 패드 B5 각각에 접속되는 제1 와이어 W1 및 제5 와이어 W5를, 여유를 갖고 느슨하게 치는 것이 바람직하다(도 1 참조). 또한, 탭 내장형의 반도체 장치 SM3에서는, 예를 들어 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제7 전극 패드 B7 각각에 접속되는 제3 와이어 W3 및 제7 와이어 W7을, 여유를 갖고 느슨하게 치는 것이 바람직하다(도 1 참조). 즉, 제1 와이어 W1, 제5 와이어 W5, 제3 와이어 W3 및 제7 와이어 W7만을, 여유를 갖고 느슨하게 쳐져 있음으로써, 다른 와이어 본딩 BW의 와이어 흐름을 방지할 수 있다.
<변형예 4>
본 실시 형태의 변형예 4에 의한 반도체 장치에 대하여, 도 21을 사용하여 설명한다.
도 21은 본 실시 형태의 변형예 4에 의한 반도체 장치의 상면도이다.
또한, 변형예 4에 의한 반도체 장치 SM4와 전술한 실시 형태에 의한 반도체 장치 SM의 상위점은, 반도체 칩의 주면에 형성되는 전극 패드의 배치이다. 그 밖의 구성은, 양자에 있어서 거의 마찬가지이다. 이하, 상위점을 중심으로 설명한다.
도 21에 도시한 바와 같이, 제1 패드군 G1에 포함되는 복수의 전극 패드 BP는, 전술한 실시 형태에서 설명한 복수의 전극 패드 BP의 피치와 동일한, 예를 들어 제1 피치로 배치되어 있다. 그리고, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 제2 패드군 G2에 포함되는 복수의 전극 패드 BP는, 제1 패드군 G1에 포함되는 복수의 전극 패드 BP의 피치와 동일한, 예를 들어 제1 피치로 배치되어 있다. 그리고, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP는, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제5 전극 패드 B5를 포함하는, 복수의 전극 패드 BP로 구성되는 제1 서브 패드군 GPa와, 반도체 칩 SC의 제3 각부 C3의 가장 가까이에 위치하는 제6 전극 패드 B6을 포함하는, 복수의 전극 패드 BP로 구성되는 제2 서브 패드군 GPb를 갖는다.
제1 서브 패드군 GPa를 구성하는 복수의 전극 패드 BP 및 제2 서브 패드군 GPb를 구성하는 복수의 전극 패드 BP 각각은, 제1 피치로 배치되어 있다. 한편, 제1 서브 패드군 GPa에 포함되는 복수의 전극 패드 BP 중 제2 서브 패드군 GPb에 가장 가까운 위치에 있는 전극 패드 BP와, 제2 서브 패드군 GPb에 포함되는 복수의 전극 패드 BP 중 제1 서브 패드군 GPa에 가장 가까운 위치 있는 전극 패드 BP는, 제1 피치보다도 큰 피치로 배치되어 있다. 즉, 전술한 실시 형태에서는, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP는 동일 피치로 배열되어 있는 것에 비하여, 변형예 4에서는, 도 21에 도시한 바와 같이 이 제1 피치보다도 큰 피치로 배열되는 부분을 갖는다. 환언하면, 제3 패드군 G3은, 복수의 전극 패드 BP가 등피치로 배치되어 있지 않은 개소를 갖고 있다. 그리고, 제1 서브 패드군 GPa를 구성하는 복수의 전극 패드 BP의 각각에 접속되는 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 도 21에서는, 보기 쉽게 하기 위하여, 제1 서브 패드군 GPa를 구성하는 복수의 전극 패드 BP로서 하나의 전극 패드 BP를 기재하고 있는데, 제1 서브 패드군 GPa는 복수의 전극 패드 BP에 의해 구성되어 있다. 단, 하나의 전극 패드 BP에 의해 구성되는 제1 서브 패드군 GPa를 배제하는 것은 아니다.
또한, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP는, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제7 전극 패드 B7을 포함하는, 복수의 전극 패드 BP로 구성되는 제3 서브 패드군 GPc와, 반도체 칩 SC의 제4 각부 C4의 가장 가까이에 위치하는 제8 전극 패드 B8을 포함하는, 복수의 전극 패드 BP로 구성되는 제4 서브 패드군 GPd를 갖는다.
제3 서브 패드군 GPc를 구성하는 복수의 전극 패드 BP 및 제4 서브 패드군 GPd를 구성하는 복수의 전극 패드 BP 각각은, 제1 피치로 배치되어 있다. 한편, 제3 서브 패드군 GPc에 포함되는 복수의 전극 패드 BP 중 제4 서브 패드군 GPd에 가장 가까운 위치에 있는 전극 패드 BP와, 제4 서브 패드군 GPd에 포함되는 복수의 전극 패드 BP 중 제3 서브 패드군 GPc에 가장 가까운 위치 있는 전극 패드 BP는, 제1 피치보다도 큰 피치로 배치되어 있다. 즉, 전술한 실시 형태에서는, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP는 동일 피치로 배열되어 있던 것에 비하여, 변형예 4에서는, 도 21에 도시한 바와 같이 이 제1 피치보다도 큰 피치로 배열되는 부분을 갖는다. 환언하면, 제4 패드군 G4는, 복수의 전극 패드 BP가 등피치로 배치되어 있지 않은 개소를 갖고 있다. 그리고, 제3 서브 패드군 GPc를 구성하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 도 21에서는, 보기 쉽게 하기 위하여, 제3 서브 패드군 GPc를 구성하는 복수의 전극 패드 BP로서 하나의 전극 패드 BP를 기재하고 있는데, 제3 서브 패드군 GPc는 복수의 전극 패드 BP에 의해 구성되어 있다. 단, 하나의 전극 패드 BP에 의해 구성되는 제3 서브 패드군 GPc를 배제하는 것은 아니다.
변형예 4에 의한 반도체 장치 SM4와 같이, 하나의 패드군(변형예 4에서는, 제3 패드군 G3과 제4 패드군 G4)을 구성하는 복수의 전극 패드 BP에 있어서, 전극 패드 BP의 간격이 상이한 개소를 경계로 하여, 내도괴 루프 형상을 갖는 본딩 와이어 BW를 정할 수 있다.
즉, 예를 들어 제3 패드군 G3에서는, 제1 변 S1측에 위치하는 제1 서브 패드군 GPa를 구성하는 복수의 전극 패드 BP의 각각에 접속되는 본딩 패드 BW를 내도괴 루프 형상으로 한다. 또한, 예를 들어 제4 패드군 G4에서는, 제2 변 S2측에 위치하는 제3 서브 패드군 GPc를 구성하는 복수의 전극 패드 BP의 각각에 접속되는 본딩 패드 BW를 내도괴 루프 형상으로 한다.
이에 의해, 전술한 실시 형태와 마찬가지로, 본딩 와이어 BW의 박리(제1 과제), 본딩 와이어 BW의 절단(제2 과제) 및 본딩 와이어 BW의 와이어 흐름(제3 과제)을 회피할 수 있다.
또한, 변형예 4에서는, 제3 패드군 G3 및 제4 패드군 G4 각각에, 서로 간격이 상이한 전극 패드 BP를 배치했지만, 제1 패드군 G1 및 제2 패드군 G2에, 서로 간격이 상이한 전극 패드 BP를 배치할 수 있음은 물론이다. 이 경우도, 제1 패드군 G1 및 제2 패드군 G2 각각을 구성하는 복수의 전극 패드 BP에 있어서, 전극 패드 BP의 간격이 상이한 개소를 경계로 하여, 내도괴 루프 형상을 갖는 본딩 와이어 BW를 정할 수 있다.
<변형예 5>
본 실시 형태의 변형예 5에 의한 반도체 장치에 대하여, 도 22를 사용하여 설명한다.
도 22는 본 실시 형태의 변형예 5에 의한 반도체 장치의 상면도이다.
또한, 변형예 5에 의한 반도체 장치 SM5와 전술한 실시 형태에 의한 반도체 장치 SM의 상위점은, 본딩 와이어의 유무이다. 그 밖의 구성은, 양자에 있어서 거의 마찬가지이다. 이하, 상위점을 중심으로 설명한다.
도 22에 도시한 바와 같이, 제1 패드군 G1에 포함되는 복수의 전극 패드 BP는, 전술한 변형예 4와 마찬가지로, 예를 들어 제1 피치로 배치되어 있다. 그리고, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제1 전극 패드 B1 및 제1 변 S1을 따라 제1 전극 패드 B1의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 제2 패드군 G2에 포함되는 복수의 전극 패드 BP는, 예를 들어 제1 피치로 배치되어 있다. 그리고, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제3 전극 패드 B3 및 제2 변 S2를 따라 제3 전극 패드 B3의 이웃에 위치하는 전극 패드 BP의 각각에 접속되는 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 제3 패드군 G3에 포함되는 복수의 전극 패드 BP는, 예를 들어 제1 피치로 배치되어 있지만, 본딩 와이어 BW가 접속되지 않는 전극 패드 B0이 배치되어 있다. 그리고, 반도체 칩 SC의 제1 각부 C1의 가장 가까이에 위치하는 제5 전극 패드 B5 및 제1 전극 패드 B5와 본딩 와이어 BW가 접속되지 않는 전극 패드 B0 사이에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 도 22에서는, 보기 쉽게 하기 위하여, 제5 전극 패드 B5와 본딩 와이어 BW가 접속되지 않는 전극 패드 B0 사이의 전극 패드 BP는 생략하고 있다.
또한, 제4 패드군 G4에 포함되는 복수의 전극 패드 BP는, 예를 들어 제1 피치로 배치되어 있지만, 본딩 와이어 BW가 접속되지 않는 전극 패드 B0이 배치되어 있다. 그리고, 반도체 칩 SC의 제2 각부 C2의 가장 가까이에 위치하는 제7 전극 패드 B7 및 제7 전극 패드 B7과 본딩 와이어 BW가 접속되지 않는 전극 패드 B0 사이에 위치하는 전극 패드 BP의 각각에 접속되는 복수의 본딩 와이어 BW는, 내도괴 루프 형상을 갖고 있다.
또한, 도 22에서는, 보기 쉽게 하기 위하여, 제7 전극 패드 B7과 본딩 와이어 BW가 접속되지 않는 전극 패드 B0 사이의 전극 패드 BP는 생략하고 있다.
변형예 5에 의한 반도체 장치 SM5와 같이, 하나의 패드군(변형예 5에서는, 제3 패드군 G3과 제4 패드군 G4)을 구성하는 복수의 전극 패드 BP에 있어서, 본딩 와이어 BW가 접속되지 않는 전극 패드 BP를 경계로 하여, 내도괴 루프 형상을 갖는 본딩 와이어 BW를 정할 수 있다.
즉, 예를 들어 제3 패드군 G3에서는 본딩 와이어 BW가 접속되지 않는 전극 패드 BP와 제1 변 S1 사이에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 본딩 패드 BW를 내도괴 루프 형상으로 한다. 또한, 예를 들어 제4 패드군 G4에서는 본딩 와이어 BW가 접속되지 않는 전극 패드 BP와 제2 변 S2 사이에 위치하는 복수의 전극 패드 BP의 각각에 접속되는 본딩 패드 BW를 내도괴 루프 형상으로 한다.
이에 의해, 전술한 실시 형태와 마찬가지로, 본딩 와이어 BW의 박리(제1 과제), 본딩 와이어 BW의 절단(제2 과제) 및 본딩 와이어 BW의 와이어 흐름(제3 과제)을 회피할 수 있다.
또한, 변형예 5에서는, 제3 패드군 G3과 제4 패드군 G4에, 본딩 와이어 BW가 접속되지 않는 전극 패드 B0을 배치했지만, 제1 패드군 G1 및 제2 패드군 G2에, 본딩 와이어 BW가 접속되지 않는 전극 패드 B0을 배치할 수 있음은 물론이다. 이 경우도, 제1 패드군 G1 및 제2 패드군 G2 각각을 구성하는 복수의 전극 패드 BP에 있어서, 본딩 와이어 BW가 접속되지 않는 전극 패드 BP를 경계로 하여, 내도괴 루프 형상을 갖는 본딩 와이어 BW를 정할 수 있다.
A1 내지 A4: 제1 영역 내지 제4 영역
B0: 전극 패드
B1 내지 B8: 제1 전극 패드 내지 제8 전극 패드
BP: 전극 패드(본딩 패드, 표면 전극)
BW: 본딩 와이어(도전성 와이어, 와이어)
BWa: 볼부
BWb: 코어부
C1 내지 C4: 제1 각부 내지 제4 각부
CA: 캐필러리
CR: 다이 본드재(접착제)
CVa, CVb: 캐비티
Da: 다이 패드의 상면(칩 탑재면)
Db: 다이 패드의 하면(노출면)
DP: 다이 패드(탭, 칩 탑재부)
FBP: 제1 포인트점
G1 내지 G4: 제1 패드군 내지 제4 패드군
GA: 게이트
GPa: 제1 서브 패드군
GPb: 제2 서브 패드군
GPc: 제3 서브 패드군
GPd: 제4 서브 패드군
H1, H2: 루프 높이
HL: 현수 리드(지지 리드)
IL1: 제1 가상선
IL2: 제2 가상선
LE: 리드(외부 단자)
LF: 리드 프레임(배선판, 배선 부재)
MDa: 하부 금형
MDb: 상부 금형
PF: 도금막(도금층)
Ra: 밀봉체의 상면
Rb: 밀봉체의 하면(실장면)
RE: 밀봉체(수지 밀봉)
REa: 수지
S1 내지 S4: 제1 변 내지 제4 변
Sa: 반도체 칩의 주면(제1 주면, 표면)
Sb: 반도체 칩의 이면(제2 주면)
SBP: 제2 포인트점
SC: 반도체 칩
SF: 단위 프레임
SM, SM1 내지 SM5: 반도체 장치
TB: 타이 바
VE: 벤트
W1 내지 W8: 제1 와이어 내지 제8 와이어
θ1, θ2: 굽힘 각도

Claims (19)

  1. 이하의 공정을 포함하는 반도체 장치의 제조 방법으로서,
    (a) 상면 및 상기 상면과는 반대측인 하면을 갖고, 평면 형상이 사각형으로 이루어지는 다이 패드와, 상기 다이 패드를 지지하는 복수의 지지 리드와, 평면에서 보아 상기 다이 패드의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정;
    (b) 상기 (a) 공정 후, 주면, 상기 주면과는 반대측인 이면 및 상기 주면에 형성된 복수의 전극 패드를 갖고, 평면 형상이 사각형으로 이루어지는 반도체 칩을, 상기 이면과 상기 다이 패드의 상기 상면이 대향하도록, 상기 다이 패드의 상기 상면에 탑재하는 공정;
    (c) 상기 (b) 공정 후, 상기 복수의 전극 패드와 상기 복수의 리드를, 복수의 와이어를 개재시켜 각각 접속하는 공정;
    (d) 상기 (c) 공정 후, 상기 반도체 칩 및 상기 복수의 와이어를 수지로 밀봉하는 공정,
    여기서,
    상기 반도체 칩은, 평면에서 보아, 제1 변과, 상기 제1 변과 대향하는 제2 변과, 상기 제1 변 및 제2 변의 각각과 교차하는 제3 변과, 상기 제1 변 및 상기 제2 변의 각각과 교차하며, 또한 제3 변과 대향하는 제4 변과, 상기 제1 변과 상기 제3 변이 교차하는 제1 각부와, 상기 제2 변과 상기 제4 변이 교차하는 제2 각부와, 상기 제3 변과 상기 제2 변이 교차하는 제3 각부와, 상기 제4 변과 상기 제1 변이 교차하는 제4 각부를 갖고,
    상기 복수의 전극 패드는, 평면에서 보아, 상기 반도체 칩의 상기 제2 변보다도 상기 제1 변의 가까이에 위치하며, 또한 상기 제1 변을 따라 배치된 제1 패드군과, 상기 반도체 칩의 상기 제1 변보다도 상기 제2 변의 가까이에 위치하며, 또한 상기 제2 변을 따라 배치된 제2 패드군과, 상기 반도체 칩의 상기 제4 변보다도 상기 제3 변의 가까이에 위치하며, 또한 상기 제3 변을 따라 배치된 제3 패드군과, 상기 반도체 칩의 상기 제3 변보다도 상기 제4 변의 가까이에 위치하며, 또한 상기 제4 변을 따라 배치된 제4 패드군을 갖고,
    상기 제1 패드군은, 상기 제1 각부의 가장 가까이에 위치하는 제1 패드와, 상기 제1 패드보다도 상기 제1 각부로부터 멀리 위치하는 제2 패드를 포함하고,
    상기 제2 패드군은, 상기 제2 각부의 가장 가까이에 위치하는 제3 패드와, 상기 제3 패드보다도 상기 제2 각부로부터 멀리 위치하는 제4 패드를 포함하고,
    상기 제3 패드군은, 상기 제1 각부의 가장 가까이에 위치하는 제5 패드와, 상기 제5 패드보다도 상기 제1 각부로부터 멀리 위치하는 제6 패드를 포함하고,
    상기 제4 패드군은, 상기 제2 각부의 가장 가까이에 위치하는 제7 패드와, 상기 제7 패드보다도 상기 제2 각부로부터 멀리 위치하는 제8 패드를 포함하고,
    상기 복수의 와이어는, 상기 제1 패드, 상기 제3 패드, 상기 제5 패드 및 상기 제7 패드 각각에 접속되는 제1 와이어와, 상기 제2 패드, 상기 제4 패드, 상기 제6 패드 및 상기 제8 패드 각각에 접속되는 제2 와이어를 포함하고,
    상기 (c) 공정에서는, 상기 제1 와이어의 제1 코어부와 제1 볼부의 접합부에 있어서의, 법선 방향에 대한 상기 제1 코어부의 제1 굽힘 각도가, 상기 제2 와이어의 제2 코어부와 제2 볼부의 접합부에 있어서의, 법선 방향에 대한 상기 제2 코어부의 제2 굽힘 각도보다도 커지도록, 상기 복수의 와이어가 상기 복수의 전극 패드에 각각 접속되고,
    상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측으로부터 상기 제2 각부측을 향하여 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 (c) 공정에서는, 상기 복수의 와이어 각각에 있어서, 상기 와이어의 일부가 상기 전극 패드에 접속된 후, 상기 와이어의 타부가 상기 리드에 접속되는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 와이어의 상기 반도체 칩의 상기 주면으로부터의 루프 높이와, 상기 제2 와이어의 상기 반도체 칩의 상기 주면으로부터의 루프 높이는 동일한, 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 평면에서 보아, 상기 제1 와이어의 길이는, 상기 제2 와이어의 길이보다도 긴, 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 패드는, 상기 제1 패드군 중 상기 반도체 칩의 상기 제4 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제4 패드는, 상기 제2 패드군 중 상기 반도체 칩의 상기 제3 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제6 패드는, 상기 제3 패드군 중 상기 반도체 칩의 상기 제3 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제8 패드는, 상기 제4 패드군 중 상기 반도체 칩의 상기 제4 각부의 가장 가까이에 위치하는 전극 패드인, 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 칩의 상기 주면은, 평면에서 보아, 상기 제1 변의 중심과 상기 제2 변의 중심을 통과하는 제1 가상선과, 상기 제3 변의 중심과 상기 제4 변의 중심을 통과하는 제2 가상선으로 구분된, 상기 제1 각부를 포함하는 제1 영역, 상기 제2 각부를 포함하는 제2 영역, 상기 제3 각부를 포함하는 제3 영역 및 상기 제4 각부를 포함하는 제4 영역을 갖고,
    상기 복수의 전극 패드 중 상기 제1 영역 및 상기 제2 영역에 각각 위치하는 전극 패드에 접속되는 와이어는, 상기 제1 와이어이며,
    상기 복수의 전극 패드 중 상기 제3 영역 및 상기 제4 영역에 각각 위치하는 전극 패드에 접속되는 와이어는, 상기 제2 와이어인, 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 패드군은, 상기 제1 패드를 포함하는 제1 서브 패드군과, 상기 제2 패드를 포함하는 제2 서브 패드군으로 구분되고,
    상기 제2 패드군은, 상기 제3 패드를 포함하는 제3 서브 패드군과, 상기 제4 패드를 포함하는 제4 서브 패드군으로 구분되고,
    상기 복수의 전극 패드 중 상기 제1 서브 패드군을 구성하는 전극 패드 및 상기 제2 서브 패드군을 구성하는 전극 패드는, 각각 제1 피치로 배치되고,
    상기 복수의 전극 패드 중 상기 제3 서브 패드군을 구성하는 전극 패드 및 상기 제4 서브 패드군을 구성하는 전극 패드는, 각각 제2 피치로 배치되고,
    상기 제1 서브 패드군을 구성하는 전극 패드 중 상기 제2 서브 패드군의 가장 가까이에 배치된 전극 패드와, 상기 제2 서브 패드군을 구성하는 전극 패드 중 상기 제1 서브 패드군의 가장 가까이에 배치된 전극 패드의 간격은, 상기 제1 피치보다도 크고,
    상기 제3 서브 패드군을 구성하는 전극 패드 중 상기 제4 서브 패드군의 가장 가까이에 배치된 전극 패드와, 상기 제4 서브 패드군을 구성하는 전극 패드 중 상기 제3 서브 패드군의 가장 가까이에 배치된 전극 패드의 간격은, 상기 제2 피치보다도 크고,
    상기 제1 서브 패드군을 구성하는 전극 패드 및 상기 제3 서브 패드군을 구성하는 전극 패드의 각각에 상기 제1 와이어가 접속되고,
    상기 제2 서브 패드군을 구성하는 전극 패드 및 상기 제4 서브 패드군을 구성하는 전극 패드의 각각에 상기 제2 와이어가 접속되는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 서브 패드군을 구성하는 전극 패드 중 상기 제2 서브 패드군의 가장 가까이에 배치된 전극 패드와, 상기 제2 서브 패드군을 구성하는 전극 패드 중 상기 제1 서브 패드군의 가장 가까이에 배치된 전극 패드 사이에, 와이어가 접속되지 않는 전극 패드가 배치되고,
    상기 제3 서브 패드군을 구성하는 전극 패드 중 상기 제4 서브 패드군의 가장 가까이에 배치된 전극 패드와, 상기 제4 서브 패드군을 구성하는 전극 패드 중 상기 제3 서브 패드군의 가장 가까이에 배치된 전극 패드 사이에, 와이어가 접속되지 않는 전극 패드가 배치되어 있는, 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측에 설치된 상기 지지 리드의 상면측 및 하면측으로부터 또는 하면측으로부터, 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 (d) 공정에서는, 상기 다이 패드의 상기 하면은, 상기 수지로부터 노출되어 있는, 반도체 장치의 제조 방법.
  11. 이하의 공정을 포함하는 반도체 장치의 제조 방법으로서,
    (a) 상면 및 상기 상면과는 반대측인 하면을 갖고, 평면 형상이 사각형으로 이루어지는 다이 패드와, 상기 다이 패드를 지지하는 복수의 지지 리드와, 평면에서 보아 상기 다이 패드의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정;
    (b) 상기 (a) 공정 후, 주면, 상기 주면과는 반대측인 이면 및 상기 주면에 형성된 복수의 전극 패드를 갖고, 평면 형상이 사각형으로 이루어지는 반도체 칩을, 상기 이면과 상기 다이 패드의 상기 상면이 대향하도록, 상기 다이 패드의 상기 상면에 탑재하는 공정;
    (c) 상기 (b) 공정 후, 상기 복수의 전극 패드와 상기 복수의 리드를, 복수의 와이어를 개재시켜 각각 접속하는 공정;
    (d) 상기 (c) 공정 후, 상기 반도체 칩 및 상기 복수의 와이어를 수지로 밀봉하는 공정,
    여기서,
    상기 반도체 칩은, 평면에서 보아, 제1 변과, 상기 제1 변과 대향하는 제2 변과, 상기 제1 변 및 제2 변의 각각과 교차하는 제3 변과, 상기 제1 변 및 상기 제2 변의 각각과 교차하며, 또한 제3 변과 대향하는 제4 변과, 상기 제1 변과 상기 제3 변이 교차하는 제1 각부와, 상기 제2 변과 상기 제4 변이 교차하는 제2 각부와, 상기 제3 변과 상기 제2 변이 교차하는 제3 각부와, 상기 제4 변과 상기 제1 변이 교차하는 제4 각부를 갖고,
    상기 복수의 전극 패드는, 평면에서 보아, 상기 반도체 칩의 상기 제2 변보다도 상기 제1 변의 가까이에 위치하며, 또한 상기 제1 변을 따라 배치된 제1 패드군과, 상기 반도체 칩의 상기 제1 변보다도 상기 제2 변의 가까이에 위치하며, 또한 상기 제2 변을 따라 배치된 제2 패드군과, 상기 반도체 칩의 상기 제4 변보다도 상기 제3 변의 가까이에 위치하며, 또한 상기 제3 변을 따라 배치된 제3 패드군과, 상기 반도체 칩의 상기 제3 변보다도 상기 제4 변의 가까이에 위치하며, 또한 상기 제4 변을 따라 배치된 제4 패드군을 갖고,
    상기 제1 패드군은, 상기 제1 각부의 가장 가까이에 위치하는 제1 패드와, 상기 제1 패드보다도 상기 제1 각부로부터 멀리 위치하는 제2 패드를 포함하고,
    상기 제2 패드군은, 상기 제2 각부의 가장 가까이에 위치하는 제3 패드와, 상기 제3 패드보다도 상기 제2 각부로부터 멀리 위치하는 제4 패드를 포함하고,
    상기 제3 패드군은, 상기 제1 각부의 가장 가까이에 위치하는 제5 패드와, 상기 제5 패드보다도 상기 제1 각부로부터 멀리 위치하는 제6 패드를 포함하고,
    상기 제4 패드군은, 상기 제2 각부의 가장 가까이에 위치하는 제7 패드와, 상기 제7 패드보다도 상기 제2 각부로부터 멀리 위치하는 제8 패드를 포함하고,
    상기 복수의 와이어는, 상기 제1 패드, 상기 제3 패드, 상기 제5 패드 및 상기 제7 패드 각각에 접속되는 제1 와이어와, 상기 제2 패드, 상기 제4 패드, 상기 제6 패드 및 상기 제8 패드 각각에 접속되는 제2 와이어를 포함하고,
    상기 제1 와이어의 제1 선 직경이, 상기 제2 와이어의 제2 선 직경보다도 크고,
    상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측으로부터 상기 제2 각부측을 향하여 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제2 패드는, 상기 제1 패드군 중 상기 반도체 칩의 상기 제4 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제4 패드는, 상기 제2 패드군 중 상기 반도체 칩의 상기 제3 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제6 패드는, 상기 제3 패드군 중 상기 반도체 칩의 상기 제3 각부의 가장 가까이에 위치하는 전극 패드이며,
    상기 제8 패드는, 상기 제4 패드군 중 상기 반도체 칩의 상기 제4 각부의 가장 가까이에 위치하는 전극 패드인, 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 반도체 칩의 상기 주면은, 평면에서 보아, 상기 제1 변의 중심과 상기 제2 변의 중심을 통과하는 제1 가상선과, 상기 제3 변의 중심과 상기 제4 변의 중심을 통과하는 제2 가상선으로 구분된, 상기 제1 각부를 포함하는 제1 영역, 상기 제2 각부를 포함하는 제2 영역, 상기 제3 각부를 포함하는 제3 영역 및 상기 제4 각부를 포함하는 제4 영역을 갖고,
    상기 복수의 전극 패드 중 상기 제1 영역 및 상기 제2 영역에 각각 위치하는 전극 패드에 접속되는 와이어는, 상기 제1 와이어이며,
    상기 복수의 전극 패드 중 상기 제3 영역 및 상기 제4 영역에 각각 위치하는 전극 패드에 접속되는 와이어는, 상기 제2 와이어인, 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측에 설치된 상기 지지 리드의 상면측 및 하면측으로부터 또는 하면측으로부터, 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 (d) 공정에서는, 상기 다이 패드의 상기 하면은, 상기 수지로부터 노출되어 있는, 반도체 장치의 제조 방법.
  16. 이하의 공정을 포함하는 반도체 장치의 제조 방법으로서,
    (a) 상면 및 상기 상면과는 반대측인 하면을 갖고, 평면 형상이 사각형으로 이루어지는 다이 패드와, 상기 다이 패드를 지지하는 복수의 지지 리드와, 평면에서 보아 상기 다이 패드의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정;
    (b) 상기 (a) 공정 후, 주면, 상기 주면과는 반대측인 이면 및 상기 주면에 형성된 복수의 전극 패드를 갖고, 평면 형상이 사각형으로 이루어지는 반도체 칩을, 상기 이면과 상기 다이 패드의 상기 상면이 대향하도록, 상기 다이 패드의 상기 상면에 탑재하는 공정;
    (c) 상기 (b) 공정 후, 상기 복수의 전극 패드와 상기 복수의 리드를, 복수의 와이어를 개재시켜 각각 접속하는 공정;
    (d) 상기 (c) 공정 후, 상기 반도체 칩 및 상기 복수의 와이어를 수지로 밀봉하는 공정,
    여기서,
    상기 반도체 칩은, 평면에서 보아, 제1 변과, 상기 제1 변과 대향하는 제2 변과, 상기 제1 변 및 제2 변의 각각과 교차하는 제3 변과, 상기 제1 변 및 상기 제2 변의 각각과 교차하며, 또한 제3 변과 대향하는 제4 변과, 상기 제1 변과 상기 제3 변이 교차하는 제1 각부와, 상기 제2 변과 상기 제4 변이 교차하는 제2 각부와, 상기 제3 변과 상기 제2 변이 교차하는 제3 각부와, 상기 제4 변과 상기 제1 변이 교차하는 제4 각부를 갖고,
    상기 복수의 전극 패드는, 평면에서 보아, 상기 반도체 칩의 상기 제2 변보다도 상기 제1 변의 가까이에 위치하며, 또한 상기 제1 변을 따라 배치된 제1 패드군과, 상기 반도체 칩의 상기 제1 변보다도 상기 제2 변의 가까이에 위치하며, 또한 상기 제2 변을 따라 배치된 제2 패드군과, 상기 반도체 칩의 상기 제4 변보다도 상기 제3 변의 가까이에 위치하며, 또한 상기 제3 변을 따라 배치된 제3 패드군과, 상기 반도체 칩의 상기 제3 변보다도 상기 제4 변의 가까이에 위치하며, 또한 상기 제4 변을 따라 배치된 제4 패드군을 갖고,
    상기 (c) 공정에서는, 평면에서 보아, 상기 복수의 와이어 각각이, 상기 리드의 접합부로부터, 상기 전극 패드와의 접합부를 초과하여 상기 반도체 칩의 내측 방향으로 연장되도록, 상기 복수의 와이어가 상기 복수의 전극 패드의 각각에 접속되고,
    상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측으로부터 상기 제2 각부측을 향하여 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 (c) 공정에서는, 상기 복수의 와이어 각각에 있어서, 상기 와이어의 일부가 상기 전극 패드에 접속된 후, 상기 와이어의 타부가 상기 리드에 접속되는, 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 상기 (d) 공정에서는, 상기 반도체 칩의 상기 제1 각부측에 설치된 상기 지지 리드의 상면측 및 하면측으로부터 또는 하면측으로부터, 상기 수지가 공급되는, 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 (d) 공정에서는, 상기 다이 패드의 상기 하면은, 상기 수지로부터 노출되어 있는, 반도체 장치의 제조 방법.
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