KR20180053605A - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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KR20180053605A
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리린 수
시엔창 우
밍한 리
샤우린 슈
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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Abstract

반도체 디바이스를 제조하기 위한 방법에 있어서, 유전체층이 기판 위에 형성된다. 제 1 패턴 및 제 2 패턴이 제 1 층간 유전체층 내에 형성된다. 제 1 패턴은 제 2 패턴의 폭보다 큰 폭을 갖는다. 제 1 금속층이 제 1 패턴 및 제 2 패턴 내에 형성된다. 제 2 금속층이 제 1 패턴 내에 형성된다. 제 1 패턴에 의한 제 1 금속 배선 및 제 2 패턴에 의한 제 2 금속 배선이 형성되도록 평탄화 동작이 제 1 금속층 및 제 2 금속층 상에 수행된다. 제 1 금속층의 금속 물질은 제 2 금속층의 금속 물질과 상이하다. 제 1 금속 배선은 제 1 금속층 및 제 2 금속층을 포함하고, 제 2 금속 배선은 제 1 금속층을 포함하지만 제 2 금속층을 포함하지 않는다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명개시는 반도체 집적 회로에 관한 것으로, 보다 구체적으로, 금속 배선들 사이에 에어 갭을 갖는 반도체 디바이스 및 이의 제조 공정에 관한 것이다.
반도체 산업이 더 높은 성능 및 더 많은 기능을 갖는 새로운 세대의 집적 회로(IC)를 도입함으로써, 트랜지스터와 같은 기본 전자 디바이스 위에 배치된 다층 금속 배선 구조물이 이용되어왔다. 더 높은 속도 및 더욱 큰 신뢰성에 대한 요구 사항을 충족하기 위해서, 고급 금속 배선 형성 방법 및 구조물들이 개발되어 왔다.본원 발명과 관련된 배경기술은 '일본 공개특허공보 특개2014-187208호'를 참조할 수 있다.
반도체 디바이스를 제조하기 위한 방법에 있어서, 유전체층이 기판 위에 형성된다. 제 1 패턴 및 제 2 패턴이 제 1 층간 유전체층 내에 형성된다. 제 1 패턴은 제 2 패턴의 폭보다 큰 폭을 갖는다. 제 1 금속층이 제 1 패턴 및 제 2 패턴 내에 형성된다. 제 2 금속층이 제 1 패턴 내에 형성된다. 제 1 패턴에 의한 제 1 금속 배선 및 제 2 패턴에 의한 제 2 금속 배선이 형성되도록 평탄화 동작이 제 1 금속층 및 제 2 금속층 상에 수행된다. 제 1 금속층의 금속 물질은 제 2 금속층의 금속 물질과 상이하다. 제 1 금속 배선은 제 1 금속층 및 제 2 금속층을 포함하고, 제 2 금속 배선은 제 1 금속층을 포함하지만 제 2 금속층을 포함하지 않는다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고, 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 7은 본 발명개시의 일 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다.
도 8 및 도 9는 본 발명개시의 다른 실시예에 따라 금속 배선 구조물을 제조하기 위한 순차적 공정들 중 하나의 예시적인 횡단면도들을 도시한다.
도 10a 내지 도 15는 본 발명개시의 다른 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다.
도 16a 내지 도 21은 본 발명개시의 다른 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
도 1 내지 도 7은 본 발명개시의 일 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다. 도 1 내지 도 7에서, 기판 위에 형성되는 금속 배선층(배선 레벨) 중 하나를 제조하기 위한 순차적 공정들이 예시된다. 기판과 금속 배선층 사이의 반도체 디바이스(이하, "기본 구조물"로서 언급됨)를 구성하는 트랜지스터들 또는 다른 요소(예컨대, 콘택 등)와 같은 코어 구조물이 있지만, 이러한 기본 구조물의 상세한 그림은 간략함을 위해 도 1 내지 도 7에서 생략된다. 금속 배선은 금속 배선층에서 측방향으로 연장되는 전도성 패턴이고, 상호 접속부 또는 상호 접속 금속층으로 언급될 수도 있다.
도 1에 도시된 바와 같이, 층간 유전체(interlayer dielectric; ILD) 층(10)이 기판(1) 위에 배치된 기본 구조물(5) 위에 형성된다. 층간 유전체층은 또한 금속간 유전체(inter-metal dielectric; IMD) 층으로 언급될 수도 있다. ILD 층(10)은, 예를 들어, 로우-k(low-k) 유전체 물질의 하나 이상의 층들로 만들어진다. 로우-k 유전체 물질은 대략 4.0보다 낮은 k 값(유전 상수)을 갖는다. 일부 로우-k 유전체 물질은 대략 3.5보다 낮은 k 값을 갖고, 대략 2.5보다 낮은 k 값을 가질 수 있다.
ILD 층(10)을 위한 물질은 SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함할 수 있다. 중합체와 같은 유기 물질이 ILD 층(10)을 위해 이용될 수 있다. 예를 들어, ILD 층(10)은 특정 실시예들에서 탄소 함유 물질, 유기 실리케이트 유기, 포로겐 함유 물질, 및/또는 이들의 조합의 하나 이상의 층들로 만들어진다. 일부 실시예들에서, 질소가 또한 ILD 층(10)에 포함될 수 있다. ILD 층(10)은 다공성 층일 수 있다. 일 실시예에서, ILD 층(10)의 밀도는 대략 3 g/㎤보다 작고, 다른 실시예들에서, 대략 2.5 g/㎤보다 작을 수 있다. ILD 층(10)은, 예를 들어, 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 저압 CVD(low pressure CVD; LPCVD), 원자층 CVD(atomic layer CVD; ALCVD), 및/또는 스핀 온 기술을 이용함으로써 형성될 수 있다. PECVD의 경우, 대략 25 ℃ 내지 대략 400 ℃ 범위의 기판 온도, 및 100 Torr보다 작은 압력 압력에서 막이 퇴적된다.
일부 실시예들에서, ILD 층은 층간 절연막 및 배선간 절연막을 포함하여, 금속 배선이 배선간 절연막에 주로 형성될 것이다. 층간 절연막은 SiOC 막을 포함할 수 있고, 배선간 절연막은 TEOS(tetraethylorthosilicate) 막을 포함할 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 하나 이상의 제 1 리세스(15A) 및 하나 이상의 제 2 리세스(15B)가 리소그래피 및 에칭 공정을 포함하는 패턴화 동작을 이용함으로써 ILD 층(10)에 형성된다. 도 2a는 평면도(평면 보기)이고, 도 2b는 도 2a의 라인 X1-X1을 따른 횡단면도이다.
일부 실시예들에서, 리세스들(15A 및 15B)의 하부를 정의할 수 있도록 에칭 정지층(12)이 이용될 수 있다. 이러한 경우에, ILD 층(10)은 하위 ILD 층(10A) 및 상위 ILD 층(10B)을 포함할 수 있고, 에칭 정지층(12)은 이들 사이에 개재된다. 하위 ILD 층(10A) 및 상위 ILD 층(10B)을 위한 물질들은 동일하거나 상이할 수 있다. 에칭 정지층이 이용되지 않으면, 리세스의 깊이는 리세스 에칭의 에칭 속도 또는 에칭 시간을 제어함으로써 제어될 수 있다. 다음 설명에서, 에칭 정지층(12)의 유무에 상관없이, 리세스가 형성되는 ILD 층(10)의 상위 부분은 상위 ILD 층(10B)으로서 언급되고, ILD 층(10)의 하위 부분은 하위 ILD 층(10A)으로서 언급된다.
도 2a 및 도 2b에 도시된 바와 같이, 제 1 리세스(15A)는 폭(Wa)을 갖고, 이 폭은 제 2 리세스(15B)의 폭(Wb)보다 크다. 일 실시예에서, 폭(Wa)은 대략 40 nm보다 크고 대략 100 nm보다 작을 수 있으며, 폭(Wb)은 대략 40 nm 내지 대략 5 nm의 범위에 있다. 다른 실시예들에서, 폭(Wa)은 대략 60 nm보다 크고, 폭(Wb)은 대략 30 nm 내지 대략 10 nm의 범위에 있다. 도 2a에 도시된 바와 같이, 리세스들(15A 및 15B)은 금속 배선에 대응하고, 이는 일반적으로 길게 연장된 라인의 형상을 갖는다. 폭은 금속 배선(리세스)의 연장 방향에 수직인 방향으로 정의된다.
일부 실시예들에서, 제 1 리세스(15A)의 깊이(Da)는 대략 40 nm 내지 대략 100 nm의 범위에 있고, 다른 실시예들에서, 대략 50 nm 내지 대략 80 nm의 범위에 있다. 제 2 리세스(15B)의 깊이(Db)는 실질적으로 깊이(Da)와 동일하거나 깊이(Da)보다 약간 작다.
제 1 리세스(15A)의 종횡비(깊이/폭)는 대략 1보다 작고, 제 2 리세스(15B)의 종횡비는 대략 1 내지 대략 10의 범위에 있다.
도 3에 도시된 바와 같이, 장벽층(20)이 리세스 내에 그리고 ILD 층(10) 위에 형성된다. 장벽층(20)은, 예를 들어, TaN 또는 TiN과 같은 전이 금속 질화물로 만들어진다. 일부 실시예들에서, 장벽층(20)의 두께는 대략 1 nm 내지 대략 3 nm의 범위에 있고, 다른 실시예들에서, 대략 1.5 nm 내지 대략 2.5 nm의 범위에 있다. 장벽층은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 무전극 도금과 같은 전기 도금을 이용함으로써 형성될 수 있다.
다음으로, 제 1 금속층(30)이 장벽층(20) 위에 형성된다. 제 1 금속층(30)은 Cu, Co, Al, Ru 및 Ag 중 하나 이상으로 만들어진다. 제 1 금속층(30)은 ALD, PVD 또는 CVD에 의해 형성될 수 있다. ILD 층(10)의 상위 표면 상의 제 1 금속층의 두께(T1)는 제 2 리세스(15B)의 폭(Wb)의 대략 50% 이상 내지 대략 100 %이하이고, 대략 40 nm보다 작다.
이러한 금속층 형성 동작으로, 도 3에 도시된 바와 같이, 제 2 리세스(15B)는 제 1 금속층(30)으로 실질적으로 완전히 충전되지만, 제 1 리세스(15A)는 제 1 금속층(30)으로 완전히 충전되지 않는다.
그런 다음, 도 4에 도시된 바와 같이, 제 2 금속층(40)이 제 1 금속층(30) 위에 형성된다. 제 2 금속층(40)은 Cu, Co, Al 및 Ag 중 하나 이상으로 만들어지고, 제 1 금속층(30)과는 상이한 물질로 만들어진다. 제 2 금속층(40)은 PVD, CVD 또는 전기 도금에 의해 형성될 수 있다. ILD 층(10)의 상위 표면 상의 제 2 금속층의 두께(T2)는 제 1 리세스(15A)의 폭(Wa)의 대략 50% 이상이고, 대략 1000 nm보다 작다. 일부 실시예들에서, T2는 대략 150 nm 내지 대략 1000 nm의 범위에 있다.
제 2 금속층(40)은 제 1 금속층(30)과는 상이한 물질로 만들어진다. 예를 들어, 제 1 금속층(30)이 Co로 만들어질 때, 제 2 금속층(40)은 Cu, Al 또는 Ag로 만들어지며, 제 1 금속층(30)이 Cu로 만들어질 때, 제 2 금속층(40)은 Co, Al 또는 Ag로 만들어진다. 일 실시예에서, 제 1 금속층(30)은 Co로 만들어지고, 제 2 금속층(40)은 Cu로 만들어진다. 이러한 금속층 형성 동작으로, 제 1 리세스(15A)는 제 1 금속층(30) 및 제 2 금속층(40)으로 실질적으로 완전히 충전된다.
제 2 금속층(40)이 형성된 이후에, 화학적 기계적 연마(chemical mechanical polishing; CMP) 동작과 같은 평탄화 동작이 수행된다. 본 실시예에서, 평탄화 동작은 CMP 동작을 포함한다.
도 5에 도시된 바와 같이, 제 1 CMP 동작에 의해, 제 2 금속층(40)은 부분적으로 제거된다. 일부 실시예들에서, ILD 층(10)의 상위 표면 상의 제 2 금속층(40)의 남아 있는 두께(T3)는 대략 80 nm 내지 120 nm의 범위에 있다. 제 1 CMP 동작은 비교적 높은 에칭 속도로 수행된다.
그런 다음, 도 6에 도시된 바와 같이, 제 2 CMP 동작이 제 2 금속층(40) 및 제 1 금속층(30)을 부분적으로 제거하기 위해 수행되고, CMP는 ILD 층(10)의 상위 표면 상의 장벽층(20)에서 정지한다. 제 2 CMP 동작은 비교적 낮은 에칭 속도로 수행된다.
제 1 CMP에 이용되는 제 1 슬러리는 제 1 금속층(30)에 비해 제 2 금속층(40)에 대해 대략 2 이상의 에칭 선택성을 갖는다. 제 2 CMP에 이용되는 제 2 슬러리는 제 2 금속층(40)에 비해 제 1 금속층(30)에 대해 대략 2 이상의 에칭 선택성을 갖는다. 슬러리들의 에칭 선택성은 연마 입자의 타입, pH 값, 계면활성제의 타입, 부식 방지제의 타입, 및 킬레이트 화합물 즉 증폭자의 타입 중 적어도 하나를 조정함으로써 제어될 수 있다.
제 2 CMP 동작에서, 제 1 금속층(30)이 노출된 이후에, 제 2 금속층(40)에 대한 에칭 속도는 제 1 금속층(30)에 대한 에칭 속도보다 작다. 따라서, 제 1 리세스(15A)가 더 넓은 패턴 폭을 갖더라도, 제 2 금속층(40)에 대한 디싱 효과는 최소화될 수 있다. 일 실시예에서, 장벽층(20)의 상위 표면으로부터 측정된 금속 충전된 리세스(15A)의 센터에서의 디싱 양(Dd)은 대략 10 nm 내지 대략 20 nm의 범위에 있다.
제 2 CMP 동작 이후에, 도 7에 도시된 바와 같이, 제 3 CMP 동작이 수행되어 ILD 층(10)의 상위 표면 상에 배치된 장벽층(20)을 제거하고, 금속층의 바람직한 두께 및 편평함을 획득할 수 있다. 제 3 CMP에 이용되는 제 3 슬러리는 제 1 금속층(30) 및 제 2 금속층(40)에 대해 실질적으로 동일한 에칭 속도를 갖는다.
제 3 CMP 동작에 의해, 제 1 금속 배선(M1A) 및 제 2 금속 배선(M1B)이 동일한 층간 유전체층에 배치된 하나의 금속층 레벨(동일한 금속층 레벨)에 형성된다. 제 1 금속 배서(M1A)은 장벽층(20), 제 1 금속층(30), 및 제 2 금속층(40)을 포함하고, 제 2 금속 배선(M1B)은 제 2 금속층(40) 없이, 장벽층(20) 및 제 1 금속층(30)을 포함한다. 다시 말해서, 제 1 금속 배선(M1A) 및 제 2 금속 배선(M1B)의 층 구조물은 상이하고, 구체적으로, 제 1 금속 배선(M1A)의 전도성 층들의 수는 제 2 금속 배선(M1B)의 전도성 층들의 수와 상이하다(크다). 하나의 금속층에 금속 배선들이 형성된 이후에, 제 2 ILD가 ILD 층(10) 및 금속 배선들(M1A 및 M1B) 위에 형성된다. 금속 배선들(M1A 및 M1B)은 평면 보기에서 측방향으로 연장되고, 측방향으로 상이한 위치에 위치하는 상이한 요소들을 전기적으로 접속하는데 이용된다.
상기 실시예에서, 도 3에 도시된 바와 같이, 제 2 리세스(15B)는 제 1 금속층(30)으로 실질적으로 완전히 충전된다. 그러나, 일부 실시예들에서, 도 8에 도시된 바와 같이, 심(seam) 또는 공극(void)(35)이 제 2 리세스(15B)에 형성된다. 심 또는 공극(35)의 폭(Ws)은 대략 1 nm 내지 5 nm의 범위에 있다.
심 또는 공극이 형성될 때, 도 8에 도시된 바와 같이, 열 처리(HT)가 심 또는 공극(35)을 제거하기 위해 수행된다. 열 처리는 노 내에서의 가열 동작 또는 급속 열처리(rapid thermal annealing; RTA) 동작을 포함한다. 일부 실시예들에서, RTA는 불활성 가스(예컨대, 아르곤 및/또는 N2) 환경에서 대략 1 분 내지 대략 10 분 동안 대략 200 ℃ 내지 대략 500 ℃의 범위에 있는 온도에서 수행된다. 로 가열(furnace heating)은 불활성 가스(예컨대, 아르곤 및/또는 N2) 환경에서 대략 10 분 내지 대략 30 분 동안 대략 200 ℃ 내지 대략 500 ℃의 범위에 있는 온도에서 수행된다. 열처리에 의해, 제 1 금속층(30)의 입자는 성장하여 심 또는 공극(35)를 충전한다.
일부 실시예들에서, 열 처리(HT)는 도 9에 도시된 바와 같이 제 2 금속층(40)이 형성된 이후에 수행된다. 열 처리(HT)는 평탄화 동작들 이후에 또는 평탄화 동작들 사이에 수행될 수 있다. 열 처리는 두 번 이상, 예를 들어, 제 1 금속층의 형성 이후에, 그리고 제 2 금속층의 형성 이후에 각각 수행될 수 있다.
도 10a 내지 도 15는 본 발명개시의 다른 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다.
도 10a 내지 도 15에서, 비아층(비아 레벨) 중 하나를 제조하기 위한 순차적 공정들이 나타나고, 비아층들은 기판 위에 수직 방향의 기본 구조물들과 하나의 금속 배선층 사이에 또는 두 개의 금속 배선층(레벨) 사이에 형성된다. 비아는 비아층에서 수직적으로 연장되는 전도성 패턴으로, 하위층 전도성 패턴과 상위층 전도성 패턴을 연결한다. 비아는 또한 비아 플러그 또는 콘택 플러그로 언급될 수도 있다. 도 1 내지 도 9에 대하여 설명된, 같거나 유사한 구조물, 동작, 공정 및/또는 물질이 다음 실시예들에 적용될 수 있고, 이들의 세부 사항들은 간략함을 위해 생략될 수 있다.
도 1과 유사하게, 층간 유전체(ILD) 층(10)이 기판(1) 위에 배치된 기본 구조물(5) 위에 형성된다. 이 실시예에서, 도 2b의 ILD 층(10)의 하위 부분에 대응하는 ILD 층(10A)이 형성된다.
도 10a 및 도 10b에 도시된 바와 같이, 하나 이상의 제 1 비아 홀(16A) 및 하나 이상의 제 2 비아 홀(16B)이 리소그래피 및 에칭 공정을 포함하는 패턴화 동작을 이용함으로써 ILD 층(10A)에 형성된다. 도 10a는 평면도(평면 보기)이고, 도 10b는 도 10a의 라인 X2-X2을 따른 횡단면도이다.
도 10a 및 도 10b에 도시된 바와 같이, 제 1 비아 홀(16A)은 하위 전도성 패턴(7A) 위에 형성되고, 제 2 비아 홀(16B)은 하위 전도성 패턴(7B) 위에 형성된다. 하위 전도성 패턴들(7A 및 7B)은 제 1 비아 홀(16A) 및 제 2 비아 홀(16B)의 하부에서 각각 노출된다. 하위 전도성 패턴들(7A 및 7B)은 하위 금속 배선층의 전도성 패턴 또는 기본 코어 구조물의 전도성 패턴일 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 제 1 비아 홀(16A)은 폭(Wc)을 갖고, 이 폭은 제 2 비아 홀(16B)의 폭(Wd)보다 크다. 일 실시예에서, 폭(Wc)은 대략 40 nm보다 크고 대략 150 nm보다 작을 수 있으며, 폭(Wd)은 대략 40 nm 내지 대략 5 nm의 범위에 있다. 다른 실시예들에서, 폭(Wc)은 대략 60 nm보다 크고, 폭(Wd)은 대략 30 nm 내지 대략 10 nm의 범위에 있다. 도 10a에 도시된 바와 같이, 비아 홀들(16A 및 16B)은 평면 보기에서 실질적으로 원형을 갖는다. 폭은 그 원의 직경으로 정의된다. 제 1 비아 홀의 치수가 충분히 크면, 제 1 비아 홀의 형상은 둥근 정사각형이다. 비아 홀이 설계 평면 상에서 직사각형 형상을 가지면, ILD 층(10A)에 형성된 비아 홀은 타원 형상 또는 둥근 직사각형 형상을 갖는다.
일부 실시예들에서, 제 1 비아 홀(16A) 및 제 2 비아 홀(16B)의 깊이(Dc)는 대략 40 nm 내지 대략 100 nm의 범위에 있고, 다른 실시예들에서, 대략 50 nm 내지 대략 80 nm의 범위에 있다.
제 1 비아 홀(16A)의 종횡비(깊이/폭)는 대략 1보다 작고, 제 2 비아 홀(16B)의 종횡비는 대략 1 내지 대략 10의 범위에 있다.
도 3과 유사하게, 장벽층(20)이 도 11에 도시된 바와 같이 리세스 내에 그리고 ILD 층(10A) 위에 형성된다. 장벽층(20)은, 예를 들어, TaN 또는 TiN과 같은 전이 금속 질화물로 만들어진다. 일부 실시예들에서, 장벽층(20)의 두께는 대략 1 nm 내지 대략 3 nm의 범위에 있고, 다른 실시예들에서, 대략 1.5 nm 내지 대략 2.5 nm의 범위에 있다. 장벽층은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 무전극 도금과 같은 전기 도금을 이용함으로써 형성될 수 있다.
다음으로, 도 3과 유사하게, 제 1 금속층(30)이 도 11에 도시된 바와 같이 장벽층(20) 위에 형성된다. 제 1 금속층(30)은 Cu, Co, Ru, Al 및 Ag 중 하나 이상으로 만들어진다. 제 1 금속층(30)은 ALD, PVD 또는 CVD에 의해 형성될 수 있다. ILD 층(10)의 상위 표면 상의 제 1 금속층의 두께(T1)는 제 2 비아 홀(16B)의 폭(Wd)의 대략 50% 이상 내지 대략 100 %이하이고, 대략 40 nm보다 작다.
이러한 금속층 형성 동작으로, 도 11에 도시된 바와 같이, 제 2 비아 홀(16B)은 제 1 금속층(30)으로 실질적으로 완전히 충전되지만, 제 1 비아 홀(16A)은 제 1 금속층(30)으로 완전히 충전되지 않는다.
그런 다음, 도 12에 도시된 바와 같이, 제 2 금속층(40)이 제 1 금속층(30) 위에 형성된다. 제 2 금속층(40)은 Cu, Co, Al 및 Ag 중 하나 이상으로 만들어지고, 제 1 금속층(30)과는 상이한 물질로 만들어진다. 제 2 금속층(40)은 PVD, CVD 또는 전기 도금에 의해 형성될 수 있다. ILD 층(10)의 상위 표면 상의 제 2 금속층의 두께(T2)는 제 1 비아 홀(16A)의 폭(Wc)의 대략 50% 이상이고, 대략 600 nm보다 작다. 일부 실시예들에서, T2는 대략 100 nm 내지 대략 600 nm의 범위에 있다. 일 실시예에서, 제 1 금속층(30)은 Co로 만들어지고, 제 2 금속층(40)은 Cu로 만들어진다. 이러한 금속층 형성 동작으로, 제 1 비아 홀(16A)은 제 1 금속층(30) 및 제 2 금속층(40)으로 실질적으로 완전히 충전된다.
제 2 금속층(40)이 형성된 이후에, 화학적 기계적 연마(CMP) 동작과 같은 평탄화 동작이 수행된다. 본 실시예에서, 평탄화 동작은 CMP 동작을 포함한다.
도 13에 도시된 바와 같이, 제 1 CMP 동작에 의해, 제 2 금속층(40)은 부분적으로 제거된다. 일부 실시예들에서, ILD 층(10A)의 상위 표면 상의 제 2 금속층(40)의 남아 있는 두께(T3)는 대략 80 nm 내지 120 nm의 범위에 있다. 제 1 CMP 동작은 비교적 높은 에칭 속도로 수행된다.
그런 다음, 제 2 CMP 동작이 제 2 금속층(40) 및 제 1 금속층(30)을 부분적으로 제거하기 위해 수행된다. CMP는 도 14에 도시된 바와 같이 ILD 층(10A)의 상위 표면 상의 장벽층(20)에서 정지한다. 제 2 CMP 동작은 비교적 낮은 에칭 속도로 수행된다.
제 1 CMP에 이용되는 제 1 슬러리는 제 1 금속층(30)에 비해 제 2 금속층(40)에 대해 대략 2 이상의 에칭 선택성을 갖는다. 제 2 CMP에 이용되는 제 2 슬러리는 제 2 금속층(40)에 비해 제 1 금속층(30)에 대해 대략 2 이상의 에칭 선택성을 갖는다.
제 2 CMP 동작에서, 제 1 금속층(30)이 노출된 이후에, 제 2 금속층(40)에 대한 에칭 속도는 제 1 금속층(30)에 대한 에칭 속도보다 작다. 따라서, 제 1 비아 홀(16A)이 더 넓은 패턴 폭을 갖더라도, 제 2 금속층(40)에 대한 디싱 효과는 최소화될 수 있다. 일 실시예에서, 장벽층(20)의 상위 표면으로부터 측정된 금속 충전된 리세스(16A)의 센터에서의 디싱 양(Dd)은 대략 10 nm 내지 대략 20 nm의 범위에 있다.
제 2 CMP 동작 이후에, 도 15에 도시된 바와 같이, 제 3 CMP 동작이 수행되어 ILD 층(10A)의 상위 표면 상에 배치된 장벽층(20)을 제거하고, 비아 플러그의 바람직한 두께 및 편평함을 획득할 수 있다. 제 3 CMP에 이용되는 제 3 슬러리는 제 1 금속층(30) 및 제 2 금속층(40)에 대해 실질적으로 동일한 에칭 속도를 갖는다.
제 3 CMP 동작에 의해, 제 1 비아 플러그(VA) 및 제 2 비아 플러그(VB)가 하나의 비아층 레벨에 형성된다. 제 1 비아 플러그(VA)는 장벽층(20), 제 1 금속층(30), 및 제 2 금속층(40)을 포함하고, 제 2 비아 플러그(VB)는 제 2 금속층(40) 없이, 장벽층(20) 및 제 1 금속층(30)을 포함한다. 하나의 비아층에 비아 플러그들의 형성 이후에, 제 2 ILD 층이 ILD 층(10A) 및 비아 플러그들(VA 및 VB) 위에 형성된다. 비아 플러그들(VA 및 VB)은 상위층 요소와 하위층 요소를 각각 연결하기 위해 이용된다.
도 8 및 도 9와 유사하게 심 또는 공극이 제 1 금속층(30)에 형성되는 경우, 열 처리가 심 또는 공극을 제거하기 위해 수행된다.
도 16a 내지 도 21은 본 발명개시의 다른 실시예에 따라 반도체 디바이스를 위한 금속 배선 구조물을 제조하기 위한 예시적인 순차적 공정들을 도시한다.
도 16a 내지 도 21에서, 금속 배선층(배선 레벨) 중 하나 및 금속 배선층들 중 하나 바로 아래에 배치된 비아층들 중 하나를 제조하기 위한 순차적 공정들이 나타난다. 기판과 금속 배선층 사이에 반도체 디바이스(이하, "기본 구조물"로서 언급됨)를 구성하는 트랜지스터들 또는 다른 요소(예컨대, 콘택 등)와 같은 코어 구조물이 있지만, 이러한 기본 구조물의 상세한 그림은 간략함을 위해 도 16a 내지 도 21에서 생략된다. 도 1 내지 도 15에 대하여 설명된, 같거나 유사한 구조물, 동작, 공정 및/또는 물질이 다음 실시예들에 적용될 수 있고, 이들의 세부 사항들은 간략함을 위해 생략될 수 있다.
도 1에 도시된 바와 같이, 층간 유전체(ILD) 층(10)이 기판(1) 위에 배치된 기본 구조물(5) 위에 형성된다.
도 16a 및 도 16b에 도시된 바와 같이, 리소그래피 및 에칭 공정을 포함하는 패턴화 동작을 이용함으로써, 하나 이상의 리세스(15C)가 ILD 층(10)의 상위 ILD 층(10B)에 형성되고, 하나 이상의 제 1 비아 홀(17A) 및 하나 이상의 제 2 비아 홀(17B)이 하위 ILD 층(10A)에 형성된다. 도 16a는 평면도(평면 보기)이고, 도 16b는 도 16a의 라인 X3-X3을 따른 횡단면도이다.
도 16a 및 도 16b에 도시된 바와 같이, 제 1 비아 홀(17A)이 하위 전도성 패턴(7A) 위에 형성되고, 제 2 비아 홀(17B)이 하위 전도성 패턴(7B) 위에 형성된다. 하위 전도성 패턴들(7A 및 7B)은 제 1 비아 홀(17A) 및 제 2 비아 홀(17B)의 하부에서 각각 노출된다. 하위 전도성 패턴들(7A 및 7B)은 하위 금속 배선층의 전도성 패턴 또는 기본 코어 구조물의 전도성 패턴일 수 있다.
도 16a 및 도 16b에 도시된 바와 같이, 제 1 비아 홀(17A)은 폭(Wc')을 갖고, 이 폭은 제 2 비아 홀(17B)의 폭(Wd')보다 크다. 일 실시예들에서, 폭(Wc')은 대략 40 nm보다 크고, 폭(Wd')은 대략 40 nm 내지 대략 5 nm의 범위에 있다. 값(Wc'/Wd')은 대략 25보다 작다. 다른 실시예들에서, 폭(Wc')은 대략 60 nm보다 크고, 폭(Wd')은 대략 30 nm 내지 대략 10 nm의 범위에 있다. 리세스(15C)는 폭(We)을 갖고, 이 폭은 제 2 비아 홀(17B)의 폭(Wd')보다 크다. 폭(We)은 제 1 비아 홀(17A)의 폭(Wc')보다 크거나 같을 수 있다. 제 1 비아 홀(17A) 및 제 2 비아 홀(17B)이 도 16a 및 도 16b에서 하나의 리세스(15C)에 형성되어 있지만, 제 1 비아 홀 및 제 2 비아 홀은 상이한 리세스들에 형성될 수 있다.
일부 실시예들에서, 리세스(15C)의 깊이(Da')는 대략 40 nm 내지 대략 100 nm의 범위에 있고, 다른 실시예들에서, 대략 50 nm 내지 대략 80 nm의 범위에 있다. 일부 실시예들에서, 제 1 비아 홀(17A) 및 제 2 비아 홀(17B)의 깊이(Dc')는 대략 40 nm 내지 대략 100 nm의 범위에 있고, 다른 실시예들에서, 대략 50 nm 내지 대략 80 nm의 범위에 있다.
리세스(15C)의 종횡비(깊이/폭)는 대략 1보다 작다. 제 1 비아 홀(17A)의 종횡비(깊이/폭)는 대략 1보다 작고, 제 2 비아 홀(17B)의 종횡비는 대략 1 내지 대략 10의 범위에 있다.
도 17에 도시된 바와 같이, 장벽층(20)이 리세스(15C), 제 1 비아 홀(17A) 및 제 2 비아 홀(17B) 내에, 그리고 ILD 층(10B) 위에 형성된다. 장벽층(20)은, 예를 들어, TaN 또는 TiN과 같은 전이 금속 질화물로 만들어진다. 일부 실시예들에서, 장벽층(20)의 두께는 대략 1 nm 내지 대략 3 nm의 범위에 있고, 다른 실시예들에서, 대략 1.5 nm 내지 대략 2.5 nm의 범위에 있다. 장벽층은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 무전극 도금과 같은 전기 도금을 이용함으로써 형성될 수 있다.
다음으로, 제 1 금속층(30)이 장벽층(20) 위에 형성된다. 제 1 금속층(30)은 Cu, Co, Ru, Al 및 Ag 중 하나 이상으로 만들어진다. 제 1 금속층(30)은 ALD, PVD 또는 CVD에 의해 형성될 수 있다. ILD 층(10)의 상위 표면 상의 제 1 금속층의 두께(T1)는 제 2 비아 홀(17B)의 폭(Wd')의 대략 50% 이상 내지 대략 100 %이하이고, 대략 40 nm보다 작다.
이러한 금속층 형성 동작으로, 도 17에 도시된 바와 같이, 제 2 비아 홀(17B)은 제 1 금속층(30)으로 실질적으로 완전히 충전되지만, 리세스(15 C) 및 제 1 비아 홀(17A)은 제 1 금속층(30)으로 완전히 충전되지 않는다.
그런 다음, 도 18에 도시된 바와 같이, 제 2 금속층(40)이 제 1 금속층(30) 위에 형성된다. 제 2 금속층(40)은 Cu, Co, Al 및 Ag 중 하나 이상으로 만들어지고, 제 1 금속층(30)과는 상이한 물질로 만들어진다. 제 2 금속층(40)은 PVD, CVD 또는 전기 도금에 의해 형성될 수 있다. ILD 층(10B)의 상위 표면 상의 제 2 금속층의 두께(T2)는 리세스(15C)의 폭(We)의 대략 50% 이상이고, 대략 1000 nm보다 작다. 일부 실시예들에서, T2는 대략 150 nm 내지 대략 1000 nm의 범위에 있다.
제 2 금속층(40)은 제 1 금속층(30)과는 상이한 물질로 만들어진다. 예를 들어, 제 1 금속층(30)이 Co로 만들어질 때, 제 2 금속층(40)은 Cu, Al 또는 Ag로 만들어지며, 제 1 금속층(30)이 Cu로 만들어질 때, 제 2 금속층(40)은 Co, Al 또는 Ag로 만들어진다. 일부 실시예들에서, 제 1 금속층(30)은 Co로 만들어지고, 제 2 금속층(40)은 Cu로 만들어진다. 이러한 금속층 형성 동작으로, 리세스(15C) 및 제 1 비아 홀(17A)은 제 1 금속층(30) 및 제 2 금속층(40)으로 실질적으로 완전히 충전된다.
제 2 금속층(40)이 형성된 이후에, 화학적 기계적 연마(CMP) 동작과 같은 평탄화 동작이 수행된다. 본 실시예에서, 평탄화 동작은 CMP 동작을 포함한다.
도 19에 도시된 바와 같이, 제 1 CMP 동작에 의해, 제 2 금속층(40)은 부분적으로 제거된다. 일부 실시예들에서, ILD 층(10B)의 상위 표면 상의 제 2 금속층(40)의 남아 있는 두께(T3)는 대략 80 nm 내지 120 nm의 범위에 있다. 제 1 CMP 동작은 비교적 높은 에칭 속도로 수행된다.
그런 다음, 도 19에 도시된 바와 같이, 제 2 CMP 동작이 제 2 금속층(40) 및 제 1 금속층(30)을 부분적으로 제거하기 위해 수행되고, CMP는 ILD 층(10B)의 상위 표면 상의 장벽층(20)에서 정지한다. 제 2 CMP 동작은 비교적 낮은 에칭 속도로 수행된다.
제 2 CMP 동작에서, 제 1 금속층(30)이 노출된 이후에, 제 2 금속층(40)에 대한 에칭 속도는 제 1 금속층(30)에 대한 에칭 속도보다 작다. 따라서, 제 1 리세스(15A)가 더 넓은 패턴 폭을 갖더라도, 제 2 금속층(40)에 대한 디싱 효과는 최소화될 수 있다. 일 실시예에서, 장벽층(20)의 상위 표면으로부터 측정된 금속 충전된 리세스(15C)의 센터에서의 디싱 양(Dd)은 대략 10 nm 내지 대략 20 nm의 범위에 있다.
제 2 CMP 동작 이후에, 도 21에 도시된 바와 같이, 제 3 CMP 동작이 수행되어 ILD 층(10B)의 상위 표면 상에 배치된 장벽층(20)을 제거하고, 금속층의 바람직한 두께 및 편평함을 획득할 수 있다. 제 3 CMP에 이용되는 제 3 슬러리는 제 1 금속층(30) 및 제 2 금속층(40)에 대해 실질적으로 동일한 에칭 속도를 갖는다.
제 3 CMP 동작에 의해, 금속 배선(M1)이 하나의 금속층 레벨에 형성되고, 제 1 비아 플러그(VA) 및 제 2 비아 플러그(VB)가 하나의 금속층 레벨 아래의 하나의 비아층 레벨에 형성된다. 금속 배선(M1) 및 제 1 비아 플러그(VA)는 장벽층(20), 제 1 금속층(30), 및 제 2 금속층(40)을 포함하고, 제 2 비아 플러그(VB)는 제 2 금속층(40) 없이, 장벽층(20) 및 제 1 금속층(30)을 포함한다. 하나의 금속층에 금속 배선들이 형성된 이후에, 제 2 ILD 층이 ILD 층(10B), 금속 배선(MA), 및 비아 플러그들(VA 및 VB) 위에 형성된다.
도 8 및 도 9와 유사하게 심 또는 공극이 제 1 금속층(30)에 형성되는 경우, 열 처리가 심 또는 공극을 제거하기 위해 수행된다.
상기 실시예들은 서로 배타적이지 않고, 상이한 실시예들은 결합될 수 있다. 게다가, 패턴들(예컨대, 리세스, 비아 홀)의 수는 도면들에 도시된 수로 한정되지 않는다.
본 명세서에 기술된 다양한 실시예들 또는 예들은 기존 기술에 비해 여러 장점을 제공한다. 예를 들어, 본 발명개시에서, 두 개의 상이한 금속층들 및 두 개의 상이한 평탄화 동작들(CMP)이 이용되기 때문에, 더 넓은 패턴에서의 디싱 효과를 줄이는 것이 가능하다. 게다가, 낮은 디싱 효과는 CMP에서 막의 전체 손실을 줄일 수 있고, 버핑 타입을 줄일 수 있다. 더욱이, 패턴 지형이 개선될 수 있고, 이에 의해 제조 수율을 개선시킬 수 있다.
모든 장점들이 본원에 반드시 논의되는 것은 아니고, 어떠한 특정 장점도 모든 실시예들 또는 예제들에 요구되지 않으며, 다른 실시예들 또는 예제들은 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다.
본 발명개시의 일 양태에 따라, 반도체 디바이스를 제조하기 위한 방법에 있어서, 유전체층이 기판 위에 형성된다. 제 1 패턴 및 제 2 패턴이 제 1 층간 유전체층 내에 형성된다. 제 1 패턴은 제 2 패턴의 폭보다 큰 폭을 갖는다. 제 1 금속층이 제 1 패턴 및 제 2 패턴 내에 형성된다. 제 2 금속층이 제 1 패턴 내에 형성된다. 제 1 패턴에 의한 제 1 금속 배선 및 제 2 패턴에 의한 제 2 금속 배선이 형성되도록 평탄화 동작이 제 1 금속층 및 제 2 금속층 상에 수행된다. 제 1 금속층의 금속 물질은 제 2 금속층의 금속 물질과 상이하다. 제 1 금속 배선은 제 1 금속층 및 제 2 금속층을 포함하고, 제 2 금속 배선은 제 1 금속층을 포함하지만 제 2 금속층을 포함하지 않는다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스는 제 1 금속 배선 및 제 2 금속 배선을 포함하고, 이들은 기판 위에 배치된 층간 유전체층 내에 형성된다. 제 1 금속 배선 및 제 2 금속 배선은 동일한 배선층 상에 배치된다. 제 1 금속 배선은 제 1 물질로 만들어진 제 1 금속층, 및 제 1 금속층 위에 배치된 제 2 금속 물질로 만들어진 제 2 금속층을 적어도 포함한다. 제 2 금속 배선은 제 1 금속 물질로 만들어진 제 1 금속층을 포함하지만, 제 2 금속 물질로 만들어진 어떤 금속층도 포함하지 않는다. 제 1 금속 물질은 제 2 금속 물질과 상이하다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스는 제 1 금속 배선 및 제 2 금속 배선을 포함하고, 이들은 기판 위에 배치된 층간 유전체층 내에 형성된다. 제 1 금속 배선 및 제 2 금속 배선은 동일한 배선층 상에 배치된다. 제 1 금속 배선은 하나보다 많은 전도성층을 갖는 층을 이룬 구조물을 포함하고, 제 2 금속 배선은 하나보다 많은 전도성층을 갖는 층을 이룬 구조물을 포함한다. 제 1 금속 배선의 층을 이룬 구조물은 제 2 금속 배선의 층을 이룬 구조물과 상이하다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 개구를 형성하는 단계 - 상기 개구는 제1 영역, 제2 영역 및 제3 영역을 갖고, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 크고, 상기 제3 영역은 상기 제1 영역 및 상기 제2 영역 위에 배치되고 상기 제1 영역 및 상기 제2 영역을 연결함 -;
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 내에 제1 금속층을 형성하는 단계;
    상기 제1 영역 및 상기 제3 영역 내에 제2 금속층을 형성하는 단계; 및
    상기 제1 영역에 의한 제1 금속 배선, 상기 제2 영역에 의한 제2 금속 배선 및 상기 제1 금속 배선 및 상기 제2 금속 배선을 연결하는 상기 제3 영역에 의한 제3 금속 배선이 형성되도록 상기 제1 금속층 및 상기 제2 금속층에 대해 평탄화 동작을 수행하는 단계
    를 포함하고,
    상기 제1 금속층의 금속 물질은 상기 제2 금속층의 금속 물질과 상이하고,
    상기 제1 금속 배선 및 상기 제3 금속 배선은 상기 제1 금속층 및 상기 제2 금속층을 포함하고, 상기 제2 금속 배선은 상기 제1 금속층을 포함하지만 상기 제2 금속층은 포함하지 않는 것인, 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 금속층을 형성하기 전에, 상기 개구 내에 그리고 상기 유전체층의 상위 표면 위에 제3 금속층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 제1 금속층의 금속 물질은 Co, Ru, Al, 및 Ag 중 하나를 포함하고,
    상기 제2 금속층의 금속 물질은 Cu, Co, Al 및 Ag 중 하나를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 금속층의 금속 물질은 Co를 포함하고,
    상기 제2 금속층의 금속 물질은 Cu를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  5. 제2항에 있어서,
    상기 제3 금속층은 TiN 및 TaN 중 하나를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  6. 제2항에 있어서, 상기 평탄화 동작은,
    상기 제2 금속층에 대한 에칭 속도가 상기 제1 금속층에 대한 에칭 속도보다 높은 제1 평탄화 동작; 및
    상기 제1 평탄화 동작 이후에 수행되며, 상기 제2 금속층에 대한 에칭 속도가 상기 제1 금속층에 대한 에칭 속도보다 작은 제 2 평탄화 동작
    을 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  7. 제6항에 있어서,
    상기 제2 평탄화 동작은 상기 유전체층의 상위 표면 위에 배치된 상기 제3 금속층을 에칭 정지층으로서 이용하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  8. 제6항에 있어서,
    상기 제1 평탄화 동작은 상기 제1 금속층이 노출되지 않도록 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
  9. 반도체 디바이스로서,
    기판 위에 배치된 층간 유전체층 상에 배치된 금속 배선을 포함하고, 상기 금속 배선은 제1 영역, 제2 영역 및 제3 영역을 가지며, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 크고, 상기 제3 영역은 상기 제1 영역 및 상기 제2 영역 상에 배치되고 상기 제1 영역 및 상기 제2 영역을 연결하며,
    상기 금속 배선의 상기 제1 영역은 적어도 제1 금속 물질로 만들어진 제1 금속층 및 상기 제1 금속층 위에 배치된 제2 금속 물질로 만들어진 제2 금속층을 포함하고,
    상기 금속 배선의 상기 제2 영역은 상기 제1 금속 물질로 만들어진 제1 금속층을 포함하지만 상기 제2 금속 물질로 만들어진 어떤 금속층도 포함하지 않고,
    상기 금속 배선의 상기 제3 영역은 적어도 상기 제1 금속 물질로 만들어진 제1 금속층 및 상기 제1 금속층 위에 배치된 상기 제2 금속 물질로 만들어진 제2 금속층을 포함하고,
    상기 제1 금속 물질은 상기 제2 금속 물질과 다른 것인, 반도체 디바이스.
  10. 반도체 디바이스로서,
    기판 위에 배치된 층간 유전체층 상에 배치된 금속 배선을 포함하고, 상기 금속 배선은 제1 영역, 제2 영역 및 제3 영역을 갖고, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 크고, 상기 제3 영역은 상기 제1 영역 및 상기 제2 영역 상에 배치되고 상기 제1 영역 및 상기 제2 영역을 연결하며,
    상기 금속 배선의 상기 제1 영역 및 상기 제3 영역은 하나보다 많은 전도성 층을 갖는 층을 이룬(layered) 구조물을 포함하고,
    상기 금속 배선의 상기 제2 영역은 하나 이상의 전도성 층을 갖는 층을 이룬 구조물을 포함하고,
    상기 금속 배선의 상기 제1 영역 및 상기 제2 영역의 층을 이룬 구조물은 상기 금속 배선의 제2 영역의 층을 이룬 구조물과 상이한 것인, 반도체 디바이스.
KR1020180052005A 2015-09-28 2018-05-04 반도체 디바이스 및 이의 제조 방법 KR20180053605A (ko)

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