TW201712799A - 半導體裝置及其製造方法 - Google Patents

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傅世剛
吳憲昌
蘇莉玲
李明翰
眭曉林
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台灣積體電路製造股份有限公司
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract

於一種半導體裝置之製造方法中，形成一介電層於一基板上。形成一第一圖案與一第二圖案於該第一介電層內。該第一圖案具有大於該第二圖案之一寬度之一寬度。形成一第一金屬層於該第一圖案與該第二圖案內。形成一第二金屬層於該第一圖案內。於該第一金屬層與該第二金屬層上施行一平坦化操作，使該第一圖案形成了一第一金屬佈線以及由該第二圖案形成了一第二金屬佈線。該第一金屬層之一金屬材料不同於該第二金屬層之一金屬材料。該第一金屬佈線包括了該第一金屬層與該第二金屬層，而該第二金屬佈線包括了該第一金屬層但不包括該第二金屬層。

Description

半導體裝置及其製造方法
本發明係關於一種半導體積體電路，且特別是關於具有位於金屬佈線之間的氣隙之一種半導體裝置及其製造方法。
隨著半導體工業導入了具有更佳表現與更多功能之積體電路的數個世代，已採用了設置於如電晶體之下方電子裝置之上之多層金屬佈線(multi-layer metal wiring structure)結構。為了符合更快速度與更佳可靠度，已發展出了先進金屬佈線(metal wiring)形成方法。
在一些實施例中，本揭露提供了一種半導體裝置之製造方法，包括：形成一介電層於一基板上；形成一第一圖案與一第二圖案於該第一介電層內，該第一圖案具有大於該第二圖案之一寬度之一寬度；形成一第一金屬層於該第一圖案與該第二圖案內；形成一第二金屬層於該第一圖案內；以及於該第一金屬層與該第二金屬層上施行一平坦化操作，使該第一圖案形成了一第一金屬佈線以及由該第二圖案形成了一第二金屬佈線，其中該第一金屬層之一金屬材料不同於該第二金屬層之一金屬材料，以及該第一金屬佈線包括了該第一金屬層與該 第二金屬層，而該第二金屬佈線包括了該第一金屬層但不包括該第二金屬層。
在另一些實施例中，本揭露提供了一種半導體裝置，包括：一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內，該第一金屬佈線與該第二金屬佈線係設置於位於該層間介電層內之同一佈線層內，其中：該第一金屬佈線包括由第一金屬材料所製成之至少一第一金屬層，但不包括由該第二金屬材料所製成之任何金屬層；以及該第一金屬材料不同於該第二金屬材料。
在另一些實施例中，本揭露提供了一種半導體裝置，包括：一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內，該第一金屬佈線與該第二金屬佈線係設置於位於該層間介電層內之同一佈線層內，其中：該第一金屬佈線包括具有多於一個導電層之層狀結構，該第二金屬佈線包括具有一或多個導電層之層狀結構，該第一金屬佈線之層狀結構不同於該第二金屬佈線之層狀結構。
1‧‧‧基板
5‧‧‧下方結構
7A‧‧‧下方導電圖案
7B‧‧‧下方導電圖案
10‧‧‧層間介電層
10A‧‧‧層間介電層
10B‧‧‧層間介電層
12‧‧‧蝕刻停止層
15A‧‧‧凹口
15B‧‧‧凹口
15C‧‧‧凹口
16A‧‧‧介層洞
16B‧‧‧介層洞
16C‧‧‧介層洞
17A‧‧‧第一介層洞
17B‧‧‧第二介層洞
20‧‧‧阻障層
30‧‧‧第一金屬層
35‧‧‧縫隙或孔洞
40‧‧‧第二金屬層
45‧‧‧碟化效應
A‧‧‧金屬佈線膜層
B‧‧‧介層物膜層
Wa‧‧‧寬度
Wb‧‧‧寬度
Wc‧‧‧寬度
Wc’‧‧‧寬度
Wd‧‧‧寬度
Wd’‧‧‧寬度
We‧‧‧寬度
Ws‧‧‧寬度
Da‧‧‧深度
Da’‧‧‧深度
Db‧‧‧深度
Dc‧‧‧深度
Dc’‧‧‧深度
Dd‧‧‧碟化量
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
M1‧‧‧金屬佈線
M1A‧‧‧第一金屬佈線
M1B‧‧‧第二金屬佈線
HT‧‧‧加熱處理
VA‧‧‧介層物插栓
VB‧‧‧介層物插栓
第1、2A-2B、3-7圖顯示了依據本揭露之一實施例之製作用於半導體裝置之一種金屬佈線結構之示例性連續過程；第8-9圖顯示了依據本揭露之另一實施例之製作用於半導體裝置之一種金屬佈線結構之連續製程之一之示例剖面圖；第10A-10B、11-15圖顯示了依據本揭露之另一實施例之製作用於種半導體裝置之一種金屬佈線結構之示例性連續過程； 第16A-16B、17-21圖顯示了依據本揭露之另一實施例之製作用於半導體裝置之一種金屬佈線結構之示例性連續過程。
為以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，”由...所製成”之描述可解讀為”包含”或”由...組成”的意思。
第1-7圖顯示了依據本揭露之一實施例之製作用於半導體裝置之一種金屬佈線結構之示例性連續過程。於第1-7 圖中，繪示了製造形成於基板之上之數個金屬佈線膜層A(佈線層)之一的連續過程。雖然此處於基板與金屬佈線膜層之間存有如數個電晶體或其他元件(例如接觸物等)之構成半導體裝置之核心結構，但為了簡化目的，於第1-7圖內則省略了此些下方的結構的詳細繪示。金屬佈線(metal wirings)為橫向地延伸於金屬佈線層內之數個導電圖案，而可稱為一內連物(interconnection)或一內連金屬層(interconnect metal layer)。
如第1圖所示，形成一層間介電層10於設置於基板1上之下方結構5之上。層間介電層(interlayer dielectric layer)可稱為一金屬層間介電層(inter-metal dielectric layer)。此層間介電層10係由一或多個低介電常數介電材料(low-k dielectric material)之膜層所製成。低介電常數介電材料具有低於約4.0之一k值(介電常數值)。部分之低介電常數介電材料具有低於約3.5之k值，且可具有低於約2.5之k值。
層間介電層10之材料可包括包含矽、氧、碳、及/或氫之化合物，例如為SiCOH與SiCO。層間介電層10可使用如聚合物之有機材料。在一些實施例中，層間介電層10可為由含碳材料、有機矽酸鹽玻璃(organo-silicate glass)、含造孔劑材料(porogen-containing material)、及/或其組合所製成之一或多個膜層。於一些實施例中，層間介電層10亦可包括氮。層間介電層10可為一多孔性膜層。在一實施例中，層間介電層10的密度可少於約3公克/立方公分，而於其他實施例中可少於約2.5公克/立方公分。層間介電層10可藉由使用如電漿加強型化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學 氣相沉積(ALCVD)、及/或旋塗技術。於電漿加強型化學氣相沉積(PECVD)的情形中，薄膜可於介於約25℃至約400℃的基板溫度及少於100托爾(Torr)的壓力下沉積。
於一些實施例中，層間介電層10包括了一層間絕緣層(inter-layer insulating film)與一佈線層間絕緣層(inter-wire insulating film)，使得金屬佈線可主要形成於金屬層間絕緣層(inter-metal insulating film)內。層間絕緣層可包括一SiOC薄膜，而佈線層間絕緣層可包括一TEOS(四乙氧基矽烷)薄膜。
如第2A與2B圖所示，藉由包括微影與蝕刻製程的圖案化操作，於層間介電層10內形成一或多個第一凹口15A與第二凹口15B。第2A圖為一上視圖(平面圖)，而第2B圖為沿第2A圖內線段X1-X1之剖面圖。
於一些實施例中，可使用一蝕刻停止層12，使得可定義出此些凹口15A與15B的底部。於此情形中，層間介電層10可包括具有設置於下方之層間介電層10A與上方之層間介電層10B之間之蝕刻停止層12。下方之層間介電層10A與上方之層間介電層10B的材料可為相同或不同。若沒有使用蝕刻停止層時，則可藉由控制蝕刻時間或凹口蝕刻的蝕刻率來控制凹口的深度。於後續描述中，層間介電層10的上部將稱為上方之層間介電層10B而層間介電層10的下部將稱為下方之層間介電層10A，而無論是否存在有蝕刻停止層12。
如第2A與2B圖所示，第一凹口15A具有一寬度Wa，其大於第二凹口15B之一寬度Wb。於一實施例中，寬度 Wa係大於約40奈米且少於約100微米，而寬度Wb係介於約40奈米至約5奈米之範圍內。於其他實施例中，寬度Wa係大於約60奈米而此寬度Wb係介於約30奈米至10奈米之一範圍內。如第2A圖所示，此些凹口15A與15B係對應於金屬佈線，其通常具有長的延長導線形狀。寬度係定義為垂直於金屬佈線(凹口)的延伸方向之一方向上。
在其他實施例中，第一凹口15A的深度Da係介於約40奈米至約100奈米之一範圍內，而於其他實施例中係介於約50奈米至約80奈米之一範圍內。第二凹口15B的深度Db係大體相同於深度Da或略小於深度Da。
第一凹口15A的深寬比(深度/寬度)係小於約1，而第二凹口15B的深寬比係介於約1至約10之一範圍內。
如第3圖所示，形成一阻障層20於凹口內及層間介電層10之上。阻障層20係由如氮化鉭(TaN)或氮化鈦(TiN)之過渡金屬氮化物(transition metal nitride)所製成。在一些實施例中，阻障層20之厚度係介於約1奈米至3奈米之範圍內，而在其他實施例中則介於約1.5奈米至2.5奈米之範圍內。此阻障層可採用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或如無電電鍍(electrodeless plating)之電鍍(plating)所形成。
接著，形成一第一金屬層30於阻障層20上。此第一金屬層30係由銅(Cu)、鈷(Co)、鋁(Al)、釕(Ru)與金(Ag)之一或多個所製成。第一金屬層30可由原子層沉積、物理氣相沉積、或化學氣相沉積所形成。位於層間介電層10上之第一金屬 層的厚度T1約為第二凹口15B之寬度Wb的50%或更多及約為100%或更少，且少於約40奈米。
如第3圖所示，藉由此金屬層的形成操作，第二凹口15B大體為第一金屬層30所全部填入，而此時第一凹口15A則並未為第一金屬層30所全部填入。
接著，如第4圖所示，形成一第二金屬層40於第一金屬層30之上。第二金屬層40係由銅、鈷、鋁、釕與金之一或多個所製成，且由不同於第一金屬層30之材料所製成。第二金屬層40可由物理氣相沉積、化學氣相沉積或電鍍所形成。位於層間介電層10的上表面上的第二金屬層的厚度T2係約為第一凹口15A的寬度Wa之50%或更多且少於約1000奈米。在一些實施例中，T2係介於約150奈米至約1000奈米之一範圍內。
第二金屬層40係由不同於第一金屬層30之材料所製成。舉例來說，當第一金屬層30由鈷所製成時，第二金屬層40係由銅、鋁、或金所製成，而當第一金屬層30由銅所製成時，第二金屬層40係由鈷、鋁、或金所製成。在一實施例中，第一金屬層30係由鈷所製成，而第二金屬層係由銅所製成。藉由此些金屬層之形成操作，第一凹口15A可大體為第一金屬層30與第二金屬層40所填入。
於形成第二金屬層30之後，施行如化學機械研磨(CMP)操作之一平坦化操作。於本實施例中，平坦化操作包括了三道化學機械研磨操作。
如第5圖所示，藉由第一化學機械研磨操作，部分移除了第二金屬層40。在一些實施例中，位於層間介電層10的 上表面上之第二金屬層40之剩餘厚度T3係介於約80奈米至120奈米之一範圍內。第一化學機械研磨操作係於一相對高研磨移除率下施行。
如第6圖所示，接著，施行第二化學機械研磨操作以部分地移除第二金屬層40與第一金屬層30，而此化學機械研磨停止於位於層間介電層10之上表面上之阻障層20處。第二化學機械研磨操作係於相對低研磨移除率下施行。
相對於第一金屬層30，於第一化學機械研磨內所使用之第一研磨漿料對於第二金屬層40具有約為2或更多之研磨移除率選擇比。相對於第二金屬層40，於第二化學機械研磨中所使用之第二研磨漿料具有約為2或更多的研磨移除率選擇比。可藉由調整研磨顆粒的種類、pH值、介面活性劑的種類、抗蝕劑的種類、及螯合劑與促進劑而控制研磨漿料的研磨移除率選擇比。
於第二化學機械研磨操作中，於露出第一金屬層30之後，第二金屬層40的研磨移除率係少於第一金屬層30的研磨移除率。如此，即使第一凹口15A具有較廣的圖案寬度，可減少第二金屬層40的碟化效應(dishing effect)45。在一實施例中，於填入有金屬之凹口15A的中央處自阻障層20的頂面量測到的碟化量Dd係介於約10奈米至約20奈米之一範圍內。
如第7圖所示，於第二化學機械研磨操作之後，施行第三化學機械研磨操作以移除設置於層間介電層10之上表面上之阻障層20及得到此些金屬層之期望厚度與平坦度。於第三化學機械研磨操作內所使用之第三研磨漿料對於第二金屬 層40與第一金屬層30具有大體相同之一研磨移除率。
藉由第三化學機械研磨操作，於設置於相同層間介電層內之一金屬膜層階段(相同之金屬膜層階段)內形成了一第一金屬佈線M1A與一第二金屬佈線M1B。第一金屬佈線M1A包括阻障層20、第一金屬層30與第二金屬層40，而第二金屬佈線M1B包括了阻障層20與第一金屬層30但不具有第二金屬層40。換句話說，第一金屬佈線M1A與第二金屬M1B為不同的，且特別是第一金屬佈線M1A的導電層的數量不同於(大於)第二金屬佈線M1B的導電層的數量。於一金屬層內形成此些金屬佈線之後，於層間介電層10與金屬佈線M1A與M1B上形成一第二層間介電層。金屬佈線M1A與M2A於平面圖上橫向地延伸，而用以電性地連結位於不同水平部的不同元件。
如第3圖所示，於前述實施例中，第二凹口15B係大體為第一金屬層30所全部填入。然而，如第8圖所示，在一些實施例中，於第二凹口15B內形成有一縫隙(seam)或一孔洞(void)35。此縫隙或孔洞35的寬度Ws係介於約1奈米至約5奈米之一範圍內。
如第8圖所示，於形成有一縫隙與孔洞時，可施行一熱處理HT以移除此縫隙與孔洞。此熱處理包括一快速熱回火(RTA)操作或為於爐管內之加熱操作。在一些實施例中，此快速熱回火係於一鈍氣(例如氬氣及或氮氣)環境中及介於約200℃與約500℃下施行約1分鐘至約10分鐘。爐管加熱可於鈍氣(例如氬氣及或氮氣)環境下及介於約200℃至約500℃之一溫度下施行約10分至約30分。藉由加熱處理，於第一金屬層30 內的晶粒成長而填滿了此縫隙與孔洞35。
如第9圖所示，在一些實施例中，加熱處理HT係於形成第二金屬層40之後施行。可於此些平坦化操作之間或之後施行此加熱處理HT。於形成第一金屬層與第二金屬層之後可分別施行兩次或更多之加熱處理。
第10A-15圖顯示了依據本揭露之另一實施例之製作用於種半導體裝置之一種金屬佈線結構之示例性連續過程。
於第10A-15圖中，繪示了製造形成於兩個金屬佈線膜層(層級)之間或於介於一金屬佈線膜層與一垂直方向上位於一基板上之下方結構之間之一或多個介層物膜層B(介層物階段)之連續過程。介層物為垂直地延伸於介層物層內而連接一下層導電圖案與一上層導電圖案之導電圖案。介層物(via)亦可稱為一介層物插栓(via plug)或一接觸物插栓(contact plug)。前述之相關於第1-9圖之相同或相似之此些結構、操作、製程及或材料可應用於下述實施例中，而基於簡化目的則省略了其細節。
相似於第1圖，形成一層間介電層10於設置於基板1之下方結構5上。於此實施例中，形成了相對於第2B圖之層間介電層10之下部之層間介電層10A。
如第10A與10B圖所示，藉由採用包括了微影與蝕刻製程之圖案化操作，以形成一或多個第一介層洞16A與一或多個介層洞16B。第10A圖為一上視圖(平面圖)，而第10B圖為沿第10A圖內之線段X2-X2之一剖面圖。
如第10A與10B圖所示，第一介層洞16A係形成於 下方導電圖案7A上，而第二介層洞16B係形成於下方導電圖案7B上。於第一介層洞16A與第二介層洞16B之底部的下方導電圖案7A與7B為分別露出的。下方導電圖案7A與7B可為位於下方核心結構內之導電圖案或位於下方金屬佈線膜層內之導電圖案。
如第10A圖與第10B圖所示，第一介層洞16A具有一寬度Wc，其大於第二介層洞16B之一寬度Wd。於一實施例中，寬度Wc係大於約40奈米且少於約150奈米，而寬度Wd係介於約40奈米至約5奈米。於其他實施例中，寬度Wc係大於約60奈米而寬度Wd係介於約30奈米至約10奈米。如第10A圖所示，於平面圖中介層洞16A與16B為大體圓形。此寬度係定義為圓形的直徑。當第一介層洞的尺寸為足夠大時，第一介層洞的形狀為圓滑化之圓形。當於一設計圖內介層洞具有長方形時，形成層間介電層10A內的介層洞則具有一橢圓形或圓滑化長方形之外形。
在一些實施例中，第一介層洞16A與第二介層洞16B的深度Dc係介於約40奈米至約100奈米之一範圍內，而在其他實施例中則為介於約50奈米至約80奈米之一範圍內。
第一介層洞16A的深寬比(深度/寬度)係小於約1，而第二介層洞16B的深寬比係介於約1至約10之一範圍內。
如第11圖所示，相似於第3圖，形成阻障層20於此些凹口內以及層間介電層10A之上。阻障層20係由如氮化鉭或氮化鈦之過渡金屬氮化物所製成。在一些實施例中，阻障層20之厚度係介於約1奈米至約3奈米之一範圍內，而於其他實施例 中則介於約1.5奈米至約2.5奈米之一範圍內。阻障層可藉由如化學氣相沉積、物理氣相沉積、原子層沉積、或如無電電鍍之電鍍所形成。
接著，如第11圖所示，相似於第3圖，形成第一金屬層30於阻障層20之上。第一金屬層30可由銅、鈷、釕、鋁、與金之一或更多所製成。第一金屬層30可由原子層沉積、物理氣相沉積、或化學氣相沉積所製成。位於層間介電層10的上表面上之第一金屬層的厚度T1約為第二介層洞16B的寬度Wd的約50%或更多以及100%或更少，且少於約40奈米。
如第11圖所示，藉由此金屬層形成操作，第二介層孔16B係大體為第一金屬層30所全部填入，而第一介層洞16A並未為第一金屬層所全部填入。
接著，如第12圖所示，形成第二金屬層40於第一金屬層30上。第二金屬層40係由銅、鈷、鋁及金所製成，且由與第一金屬層30之不同材料所製成。第二金屬層40可由物理氣相沉積、化學氣相沉積或電鍍所形成。位於層間介電層10A的上表面上的第二金屬層的厚度T2係約為第一介層洞16C的寬度Wc之50%或更多，且少於約600奈米。在一些實施例中，T2係介於約100奈米至約600奈米之一範圍內。於一實施例中，第一金屬層30係由鈷所製成，而第二金屬層40係由銅所製成。藉由此些金屬層形成操作，第一介層洞係大體為第一金屬層30與第二金屬層40所完全填入。
於形成第二金屬層40之後，可施行如化學機械研磨操作之一平坦化製程。於本實施例中，平坦化操作包括了三 道化學機械研磨操作。
如第13圖所示，藉由第一化學機械研磨操作，部分地移除了第二金屬層40。在一些實施例中，位於層間介電層10A之上表面上之第二金屬層40之剩餘厚度T3係介於約80奈米至約120奈米之一範圍內。此第一化學機械研磨操作係於相對高研磨移除率下施行。
接著施行第二化學機械研磨操作，以部分移除第二金屬層40與第一金屬層30。如第14圖所示，此化學機械研磨停止於位於層間介電層10A之上表面之上的阻障層20處。第二化學機械研磨操作係於相對低研磨移除率下操作。
相對於第一金屬層30，於第一化學機械研磨內所使用之第一研磨漿料對於第二金屬層40具有約為2或更多之研磨移除率選擇比。相對於第二金屬層40，於第二化學機械研磨中所使用之第二研磨漿料具有約為2或更多的研磨移除率選擇比。
於第二化學機械研磨操作中，於露出第一金屬層30之後，第二金屬層40的研磨移除率係少於第一金屬層30的研磨移除率。如此，即使第一介層洞16A具有較廣的圖案寬度，可減少第二金屬層40的碟化效應(dishing effect)45。在一實施例中，於填入有金屬之凹口16A的中央處自阻障層20的頂面量測到的碟化量Dd係介於約10奈米至約20奈米之一範圍內。
如第15圖所示，於第二化學機械研磨操作後，施行第三化學機械研磨操作以移除設置於層間介電層10A之上表面上之阻障層20，以得到介層物插栓的期望厚度與平坦度。於 第三化學機械研磨操作內所使用之第三研磨漿料對於第二金屬層40與第一金屬層30具有大體相同之一研磨移除率。
藉由第三化學機械研磨操作，形成第一介層物插栓VA與第二介層物插栓VB於一介層物膜層階層內。第一介層物插栓VA包括了阻障層20、第一金屬層30與第二金屬層40，而第二介層物插栓VB包括了阻障層20與第一金屬層30但沒有第二金屬層40。於一介層物膜層內形成此些介層物插栓之後，形成一第二層間介電層於層間介電層10A與介層物插栓VA與VB之上。介層物插栓VA與VB係分別用於連結一上層元件與一下層元件之用。
相似於第8與9圖，當於第一金屬層30內形成有一縫隙或孔洞時，可施行一熱處理以移除此縫隙與孔洞。
第16A-21圖顯示了依據本揭露之另一實施例之製作用於半導體裝置之一種金屬佈線結構之示例性連續過程。
於第16A-21圖中，繪示了製造形成於數個金屬佈線膜層A(佈線階層)之一與就位於數個金屬佈線膜層之一之下方的數個介層物膜層B之一之連續過程。雖然於基板與此些金屬佈線層之間存在有組成半導體裝置(在此稱為下方結構)之如電晶體或其他元件(例如接觸物)之核心結構，但基於簡化目的，於第16A-21圖內省略了此些下方結構。前述之相關於第1-15圖之相同或相似之此些結構、操作、製程及或材料可應用於下述實施例中，而基於簡化目的則省略了其細節。
相似於第1圖所示，形成一層間介電層10於設置於基板1之下方結構5上。
如第16A與16B圖所示，藉由採用包括了微影與蝕刻製程之圖案化操作以形成一或多個凹口15C於層間介電層10之上方層間介電層10B之內及一或多個第一介層洞17A以及一或多個第二介層洞17B於下方層間介電層10A內。第16A圖為一上視圖(平面圖)，而第16B圖為沿著第16A圖內之線段X3-X3之一剖面圖。
如第16A與16B圖所示，第一介層洞17A係形成於下方導電圖案7A上，而第二介層洞17B係形成於下方導電圖案7B上。於第一介層洞17A與第二介層洞17B之底部的下方導電圖案7A與7B為分別露出的。下方導電圖案7A與7B可為位於下方核心結構內之導電圖案或位於下方金屬佈線膜層內之導電圖案。
如第16A圖與第16B圖所示，第一介層洞17A具有一寬度Wc’，其大於第二介層洞17B之一寬度Wd’。於一實施例中，寬度Wc’係大於約40奈米，而寬度Wd’係介於約40奈米至約5奈米。Wc’/Wd’的比值係少於約25。於其他實施例中，寬度Wc’係大於約60奈米，而寬度Wd係介於約30奈米至約10奈米。凹口15C具有一寬度We，其大於第二介層洞17B之寬度Wd’。此寬度We可等於或大於第一介層洞17A之寬度Wc’。雖然第一介層孔17A與第二介層洞17B係形成於第16A與16B圖之一凹口15C內，但第一介層洞17A與第二介層洞17B可形成於不同之凹口之內。
於一些實施例中，凹口15C的深度Da’係介於約40奈米至約100奈米之一範圍內，而於其他實施例中係介於約50 奈米至約80奈米之一範圍內。於一些實施例中，第一介層洞17A與第二介層洞17B的深度Dc’係介於約40奈米至約100奈米之一範圍內，而於其他實施例中係介於約50奈米至約80奈米之一範圍內。
凹口15C的深寬比(深度/寬度)係小於約1。第一介層洞17A的深寬比(深度/寬度)係少於約1，而第二介層孔17B的深寬比係介於約1至約10之一範圍內。
如第17圖所示，阻障層20係形成於凹口15C、第一介層洞17A與第二介層洞17B、及層間介電層10B上。阻障層20係由如氮化鉭或氮化鈦之過渡金屬氮化物所製成。在一些實施例中，阻障層20之厚度係介於約1奈米至約3奈米之一範圍內，而於其他實施例中則介於約1.5奈米至約2.5奈米之一範圍內。阻障層可由如化學氣相沉積、物理氣相沉積、原子層沉積、或如無電電鍍之電鍍所形成。
接著，形成第一金屬層30於阻障層20上。第一金屬層30可由銅、鈷、釕、鋁、與金之一或更多所製成。第一金屬層30可由原子層沉積、物理氣相沉積、或化學氣相沉積所製成。位於層間介電層10的上表面上之第一金屬層的厚度T1約為第一介層洞17B的寬度Wd’的約50%或更多以及100%或更少，且少於約40奈米。
如第17圖所示，藉由此金屬層形成操作，第二介層洞17B係大體為第一金屬層30所全部填入，而凹口15C與第一介層洞17A並未為第一金屬層30所全部填入。
接著，如第18圖所示，形成第二金屬層40於第一 金屬層30上。第二金屬層40係由銅、鈷、鋁及金所製成，且由與第一金屬層30之不同材料所製成。第二金屬層40可由物理氣相沉積、化學氣相沉積或電鍍所形成。位於層間介電層10B的頂面上的第二金屬層的厚度T2係約為凹口15C的寬度We之50%或更多且少於約1000奈米。在一些實施例中，T2係介於約150奈米至約1000奈米之一範圍內。
第二金屬層40係由與第一金屬層30之不同材料所製成。例如，第一金屬層30係由鈷所製成時，而第二金屬層40係由銅、鋁或金所製成，而當第一金屬層30係由銅所製成時，而第二金屬層40係由鈷、鋁或金所製成。於一實施例中，第一金屬層30係由鈷所製成，而第二金屬層40係由銅所製成。藉由此些金屬層形成操作，凹口15C與第一介層洞17A係大體為第一金屬層30與第二金屬層40所填滿。
於形成第二金屬層40之後，可施行如化學機械研磨操作之一平坦化製程。於本實施例中，平坦化操作包括了三道化學機械研磨操作。
如第19圖所示，藉由第一化學機械研磨操作，部分地移除了第二金屬層40。在一些實施例中，位於層間介電層10B之上表面之第二金屬層40之剩餘厚度T3係介於約80奈米至約120奈米之一範圍內。此第一化學機械研磨操作係於相對高研磨移除率下施行。
如第19圖所示，接著施行第二化學機械研磨操作，以部分移除第二金屬層40與第一金屬層30，此化學機械研磨停止於位於層間介電層10B之上表面上之阻障層20處。第二 化學機械研磨操作係於相對低研磨移除率下操作。
於第二化學機械研磨操作中，於露出第一金屬層30之後，第二金屬層40的研磨移除率係少於第一金屬層30的研磨移除率。如此，即使凹口15C具有較廣的圖案寬度，可減少第二金屬層40的碟化效應(dishing effect)45。在一實施例中，於填入有金屬之凹口15C的中央處自阻障層20的頂面量測到的碟化量Dd係介於約10奈米至約20奈米之一範圍內。
如第21圖所示，於第二化學機械研磨操作後，施行第三化學機械研磨操作以移除設置於層間介電層10B之上表面之阻障層20，而得到介層物插栓的期望厚度與平坦度。於第三化學機械研磨中所使用之第三研磨漿料對於第二金屬層40與第一金屬層30具有大體相同之一研磨移除率。
藉由第三化學機械研磨操作，形成金屬佈線M1於一金屬膜層階層(metal layer level)內及一第一介層插栓VA與一第二介層插栓VB於位於此一金屬膜層階層下方之一介層物膜層階層(via layer level)。金屬佈線M1與第一介層物插栓VA包括了阻障層20、第一金屬層30與第二金屬層40，而第二介層物插栓VB包括了阻障層20與第一金屬層30但沒有第二金屬層40。於一金屬層內形成了此些金屬佈線後，形成一第二層間介電層於層間介電層10B與金屬佈線MA與介層物插栓VA與VB之上。
相似於第8與9圖，當於第一金屬層30內形成一縫隙或孔洞時，可施行一熱處理以移除此縫隙與孔洞。
上述多個實施例之間並非互斥，而可結合不同之 實施例。再者，圖案(例如凹口、介層洞等)的數量並非以圖式內所顯示的數量為限。
前述之多個實施例與範例提供了超越當今技術之多項優點。例如，於本揭露中，由於採用了兩個不同金屬層以及兩道不同平坦技術(化學機械研磨)，便可以降低於較寬圖案內的碟化效應。再者，低碟化效應可降低於化學機械研磨中的薄膜的總損失量以及降低拋光時間。再者，可改善圖案輪廓，進而改善了製造良率。
可以理解的是並非於本處討論的所有優點為必需的，於所有的實施例與範例內並非需要特定之優點，而其他實施例或範例內可提供不同優點。
依據本揭露之一目的，於一半導體裝置之製造方法中，形成一介電層於一基板上。形成一第一圖案與一第二圖案於該第一介電層內。該第一圖案具有大於該第二圖案之一寬度之一寬度。形成一第一金屬層於該第一圖案與該第二圖案內。形成一第二金屬層於該第一圖案內。於該第一金屬層與該第二金屬層上施行一平坦化操作，使該第一圖案形成了一第一金屬佈線以及由該第二圖案形成了一第二金屬佈線。該第一金屬層之一金屬材料不同於該第二金屬層之一金屬材料，以及該第一金屬佈線包括了該第一金屬層與該第二金屬層，而該第二金屬佈線包括了該第一金屬層但不包括該第二金屬層。
依據本揭露之另一目的，一半導體裝置包括一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內。該第一金屬佈線與該第二金屬佈線係設置於位 於該層間介電層內之同一佈線層內。該第一金屬層包括由第一金屬材料所製成之至少一第一金屬層以及由設置於第一金屬層上之第二金屬材料所製成之第二金屬層。該第二金屬佈線包括由第一金屬材料所製成之至少一第一金屬層，但不包括由該第二金屬材料所製成之任何金屬層。該第一金屬材料不同於該第二金屬材料。
依據本揭露之一目的，一半導體裝置包括，一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內。該第一金屬佈線與該第二金屬佈線係設置於位於該層間介電層內之同一佈線層內。該第一金屬佈線包括具有多於一個導電層之層狀結構，而該第二金屬佈線包括具有一或多個導電層之層狀結構。該第一金屬佈線之層狀結構不同於該第二金屬佈線之層狀結構。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧層間介電層
20‧‧‧阻障層
30‧‧‧第一金屬層
40‧‧‧第二金屬層
45‧‧‧碟化效應
Dd‧‧‧碟化量

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成一介電層於一基板上；形成一第一圖案與一第二圖案於該第一介電層內，該第一圖案具有大於該第二圖案之一寬度之一寬度；形成一第一金屬層於該第一圖案與該第二圖案內；形成一第二金屬層於該第一圖案內；以及於該第一金屬層與該第二金屬層上施行一平坦化操作，使該第一圖案形成了一第一金屬佈線以及由該第二圖案形成了一第二金屬佈線；其中該第一金屬層之一金屬材料不同於該第二金屬層之一金屬材料；以及該第一金屬佈線包括了該第一金屬層與該第二金屬層，而該第二金屬佈線包括了該第一金屬層但不包括該第二金屬層。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，於形成該第一金屬層之前更包括形成一第三金屬層於該第一圖案與該第二圖案之內以及於該介電層之一頂面上。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該平坦操作包括：一第一平坦化操作，其對於該第二金屬層之研磨移除率高於對於該第一金屬層之研磨移除率；以及一第二平坦化操作，於該第一平坦化操作之後施行，其對於該第二金屬層之研磨移除率係小於該第一金屬層之研磨 移除率。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，於形成該第一金屬層之後以及於形成該第二金屬層之前，更包括施行一熱處理。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，於形成該第二金屬層之後，更包括施行一熱處理。
  6. 一種半導體裝置，包括：一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內，該第一金屬佈線與該第二金屬佈線係設置於位於該層間介電層內之同一佈線層內；其中，該第一金屬佈線包括由第一金屬材料所製成之至少一第一金屬層，但不包括由該第二金屬材料所製成之任何金屬層；以及該第一金屬材料不同於該第二金屬材料。
  7. 如申請專利範圍第6項所述之半導體裝置，其中：該第一金屬佈線更包括設置於該第一金屬佈線之該第一金屬層下方之一第三金屬材料所製成之一阻障金屬層；以及該第二金屬佈線更包括設置於該第二金屬佈線之該第一金屬層下方之一第三金屬材料所製成之一阻障金屬層。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第三金屬材料包括氮化鈦與氮化鉭之一。
  9. 一種半導體裝置，包括：一第一金屬佈線與一第二金屬佈線，形成於設置於一基板上之同一層間介電層內，該第一金屬佈線與該第二金屬佈 線係設置於位於該層間介電層內之同一佈線層內；其中，該第一金屬佈線包括具有多於一個導電層之層狀結構，該第二金屬佈線包括具有一或多個導電層之層狀結構，該第一金屬佈線之層狀結構不同於該第二金屬佈線之層狀結構。
  10. 如申請專利範圍第9項所述之半導體裝置，其中於該第一金屬佈線內之該些導電層的數量係大於位於該第二佈線層內之該些導電層的數量。
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