JP4012180B2 - Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法 - Google Patents

Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法 Download PDF

Info

Publication number
JP4012180B2
JP4012180B2 JP2004231167A JP2004231167A JP4012180B2 JP 4012180 B2 JP4012180 B2 JP 4012180B2 JP 2004231167 A JP2004231167 A JP 2004231167A JP 2004231167 A JP2004231167 A JP 2004231167A JP 4012180 B2 JP4012180 B2 JP 4012180B2
Authority
JP
Japan
Prior art keywords
surfactant
polishing
slurry
insulating film
cmp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004231167A
Other languages
English (en)
Other versions
JP2006049709A (ja
Inventor
学 南幅
之輝 松井
博之 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004231167A priority Critical patent/JP4012180B2/ja
Priority to US11/170,173 priority patent/US7459398B2/en
Publication of JP2006049709A publication Critical patent/JP2006049709A/ja
Application granted granted Critical
Publication of JP4012180B2 publication Critical patent/JP4012180B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Description

本発明は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）に用いられるスラリー、これを用いた研磨方法および半導体装置の製造方法に関する。
次世代の高性能ＬＳＩは、素子の微細化および高集積化が必須であり、さらに多層化も要求される。これに伴なって、半導体製造の平坦化工程のＣＭＰにおいては、表面の局所的な凹み（エロージョン）を２０ｎｍ以下にすることが要求されている。
ＣｕＣＭＰの場合には、Ｃｕ、Ｔａ、および疎水性のＳｉＯＣといった３種類の材質が同時に研磨されることから、エロージョンの抑制は格段に困難である。局所的な凹みは、埋め込み絶縁膜を形成する際にも生じることがあり、さらには、溝が形成された下地上にレジスト膜等の有機膜を堆積する場合にも問題となる。エロージョンを抑制するための有効な手法として、所定範囲のＨＬＢ値を有する非イオン界面活性剤を配合したスラリーを用いることが提案されている（例えば、特許文献１参照）。また、ＨＬＢ値を特定した非イオン系界面活性剤とイオン系界面活性剤とを組み合わせて用いたスラリーも提案されている（例えば、特許文献２参照）。
しかしながら、いずれのスラリーを用いた場合もエロージョンを十分に抑制することはできず、さらなる改善が求められている。
さらに、Ｃｕ膜のディッシングを低減するために、ポリオキソ酸とＨＬＢ値の異なる２種以上の非イオン界面活性剤を併用して生成した複合粒子を含む金属用研磨組成物が提案され、こうした研磨組成物を使用して、１５ｋＰａ（１５３gｆ/ｃｍ2）以下の低荷重でＣｕ膜の研磨を行なう方法も試みられている（例えば、特許文献３参照）。しかしながら、このような方法によれば、機械的研磨に寄与する研磨粒子を含まないことから面内均一性を確保することが難しく、局所的にＣｕディッシングが大きく生じるおそれがある。
特開２００２−２５６２５６号公報 米国特許６２７０３９３号 特開２００４−１８９８９４号公報
本発明は、ＣＭＰ後における被研磨面のエロージョン（局所的な凹み）を２０ｎｍ以下に低減し得るスラリーを提供することを目的とする。
また本発明は、エロージョンを２０ｎｍに抑制しつつ、十分な研磨速度で被研磨面を研磨する方法を提供することを目的とする。
さらに本発明は、高い信頼性を有する半導体装置を製造する方法を提供することを目的とする。
本発明の一態様にかかるＣＭＰ用スラリーは、研磨粒子と界面活性剤とを含有し、前記界面活性剤は、疎水部としてシロキサンまたはアセチレングリコールを有し室温でのＨＬＢ値が３〜７の第１のポリエーテル型非イオン界面活性剤と、疎水部としてシロキサンまたはアセチレングリコールを有し室温でのＨＬＢ値が１２〜１８の第２のポリエーテル型非イオン界面活性剤とを含むことを特徴とする。
本発明の一態様にかかる研磨方法は、ターンテーブル上に貼付された研磨布に、被研磨面を有する半導体基板を当接させる工程、および前記研磨布上に、前述のＣＭＰ用スラリーを滴下して、前記被研磨面を研磨する工程を具備することを特徴とする。
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に凹部を形成する工程と、前記凹部の内部および前記絶縁膜の上に導電性材料を堆積して、導電性を有する層を形成する工程と、前記絶縁膜の上に堆積された前記導電性材料を除去して前記絶縁膜を露出し、前記導電性材料を前記凹部内部に残置する工程とを具備し、前記絶縁膜上に堆積された前記導電性材料の除去は、前述のスラリーを用いたＣＭＰにより行なわれることを特徴とする。
本発明の一態様によれば、ＣＭＰ後における被研磨面のエロージョン（局所的な凹み）を２０ｎｍ以下に低減し得るスラリーが提供される。本発明の他の態様によれば、エロージョンを２０ｎｍに抑制しつつ、十分な研磨速度で被研磨面を研磨する方法が提供される。本発明のさらに他の態様によれば、高い信頼性を有する半導体装置を製造する方法が提供される。
以下、本発明の実施形態を説明する。
本発明の実施形態にかかるＣＭＰスラリーには、特定のＨＬＢ(Ｈｙｄｒｏｐｈｉｌｅ−Ｌｉｐｏｐｈｉｌｅ−Ｂａｌａｎｃｅ)値を有する２種類のポリエーテル型非イオン界面活性剤が配合される。ここでのＨＬＢ値とは、実測により求めた値である。具体的には、ゲル浸透クロマトグラフ（ＧＰＣ）を用いて界面活性剤の溶出容量を求めて、ＨＬＢ値を得ることができる。第１の界面活性剤の室温でのＨＬＢ値は３〜９であり、第２の界面活性剤の室温でのＨＬＢ値は１０〜２０である。こうした２種類の界面活性剤が含まれているので、本発明の実施形態にかかるスラリーを用いることによって、エロージョン（局所的な凹み）を２０ｎｍ以下に低減して研磨を行なうことが可能となった。
本発明の実施形態にかかるスラリーを用いて研磨が行なわれる場合、まず、疎水性の高い第１の界面活性剤が被研磨面に吸着して、その表面が親水化される。一般的に、ＨＬＢ値の小さい界面活性剤は分子量が小さく、第１の界面活性剤は被研磨面に良好に吸着できる。研磨中に温度が上昇して第１の界面活性剤の曇点以上になると、この第１の界面活性剤には、第２の界面活性剤がさらに吸着して親水化し、エロージョンを抑制することが可能となった。しかも、こうした２種類の界面活性剤は極性を持たず、基板に過度に吸着することもない。
なお、例えばポリアクリル酸アンモニウムのような高分子が研磨中の被研磨面に吸着した場合にも、エロージョンを抑制することは可能である。しかしながら、そのような高分子は平均分子量が５０００程度と大きく、陰イオンによる陽イオン粒子の凝集や、カウンターの陽イオンによる陰イオン粒子の凝集などが生じるおそれがある。こうした場合には、粗大粒子が増大して異常研磨、スクラッチの多発といった不都合が生じてしまう。本発明の実施形態にかかるスラリーでは、そうした問題も回避された。
より詳細には、本発明の実施形態にかかるスラリーにおける界面活性剤の吸着メカニズムは、次のように説明される。一般的に、研磨の際の研磨布温度は、３０〜６０℃の範囲内である。また、スラリー中で一般に用いられる界面活性剤のなかで、ポリエーテル型非イオン界面活性剤は曇点を有しており、ある温度以上になると急激に溶媒に溶け難くなって濁りを示す。さらに、非イオン界面活性剤の親水性／親油性はＨＬＢ値で表わされ、このＨＬＢ値が大きいほど透明性を示す。本発明者らは、ポリエーテル型非イオン界面活性剤の曇点とＨＬＢ値との関係に着目し、同一疎水基では、ＨＬＢ値が高いほど曇点が高いという知見を得た。
このような知見によれば、ＨＬＢ値の異なる非イオン界面活性剤は異なる曇点を有するので、ＨＬＢ値を決定すれば、任意の曇点を有する界面活性剤を選択することができる。一般的に、室温でのＨＬＢ値が３〜９の非イオン界面活性剤の曇点は、研磨布温度程度（例えば、研磨布温度＋３℃）以下の傾向があり、１９〜５１℃程度である。一方、室温でのＨＬＢ値が１０〜２０の非イオン界面活性剤の曇点は研磨布温度より高い傾向があり、一般的には、６３℃以上である。疎水性の被研磨基板表面には、疎水性の強い非イオン界面活性剤（第１の非イオン界面活性剤）が優先的に吸着する。研磨中に温度が上昇して第１の非イオン界面活性剤の曇点に達すると、第１の界面活性剤は脱水和を生じて親水性を失うことになる。第１の界面活性剤が親水性を失った結果、疎水性の被研磨基板の表面に吸着した第１の界面活性剤は疎水性となって、第２の界面活性剤の吸着が可能となる。こうした効果を得るために、第１の界面活性剤のＨＬＢ値は９以下に規定される。なお、スラリーとしての実用的な界面活性剤の安定した溶解状態を得るために、第１の界面活性剤のＨＬＢ値の下限は３以上である。
なお、被研磨基板の表面には、第１の界面活性剤が吸着していない領域も存在することがある。こうした表面や疎水性となった第１の界面活性剤には、親水性を失わない非イオン界面活性剤が吸着することが要求される。安定した研磨を行なうには、被研磨基板の親水化は必須とされるためであり、１０以上のＨＬＢ値を有する第２の界面活性剤によって達成される。
このように、ＣＭＰの被研磨面と研磨布の摩擦で発熱する温度、具体的には研磨布の表面温度程度以下の曇点を有する非イオン界面活性剤と、研磨布表面温度以上の曇点を有する非イオン界面活性剤を混合したスラリーを用いることによって、エロージョンを低減できることを見出した。曇点を有する非イオン型界面活性剤としては、ポリエーテル型非イオン界面活性剤が挙げられる。
ポリエーテル型非イオン界面活性剤としては、例えば、ポリオキシエチレン・メチルポリシロキサン共重合体、ポリ（オキシエチレン・オキシプロピレン）メチルポリシロキサン共重合体、ポリオキシエチレンアルキルポリシロキサン・ポリオキシプロピレンアルキルポリシロキサン・ジメチルポリシロキサン共重合体、メチルポリシロキサン・アルキルメチルポリシロキサン・ポリ（オキシエチレン・オキシプロピレン）メチルポリシロキサン共重合体、ポリオキシエチレンラウリルエーテル、およびアセチレングリコールポリエーテル付加物などが挙げられる。
こうした界面活性剤における親水部の重量％を制御して、ＨＬＢ値を所定の範囲内に調整することによって、第１および第２の界面活性剤として用いることができる。
第１の界面活性剤のＨＬＢ値は３〜７が好ましく、この場合の曇点は１９〜３２℃程度である。また、第２の界面活性剤のＨＬＢ値は１２〜１８が好ましく、この場合の曇点は６３〜８０℃程度である。第１および第２の界面活性剤は、それぞれ単独でも、２種以上を組み合わせて用いてもよい。
非イオン界面活性剤のＨＬＢ値は、例えばポリエチレンオキサイドやポリプロピレンオキサイドのような親水部の割合を変更することによって調整することができる。また、親水部の構造を変更した場合も、ＨＬＢ値を調整することができる。
本発明の実施形態にかかるＣＭＰ用スラリーは、Ｃｕ等の導電性材料、絶縁膜、さらにはレジスト等の有機膜の研磨に適用することができる。研磨対象によらず、シロキサンおよびアセチレングリコールが非イオン界面活性剤の疎水部として好ましく、高い効果が得られる。特に、研磨対象がＳｉＯＣのようなＳｉ含有膜の場合には、非イオン界面活性剤の疎水部としてはシロキサンがより好ましく、研磨対象の疎水性の強い場合、例えばレジスト等の炭素を含有する材質の場合には、アセチレングリコールがより好ましい。
Ｃｕ等の導電性材料や絶縁膜に適用する場合には、上述したような非イオン界面活性剤の濃度は、スラリー中０．０１重量％以上１．０重量％以下とすることが好ましい。０．０１重量％未満の場合には、界面活性剤の効果を充分に得ることができず、一方、１．０重量％を越えると研磨速度が低下するおそれがある。界面活性剤の濃度は、より好ましくは、スラリー中０．１重量％以上０．５重量％以下である。
研磨対象がレジストの場合には、非イオン界面活性剤の濃度は、スラリー中０．００１重量％以上０．１重量％以下とすることが好ましい。０．００１重量％未満の場合には、界面活性剤の効果を充分に得ることができず、一方、０．１重量％を越えると研磨速度が低下するおそれがある。
被研磨基板の適度な吸着と適度な親水化を得るためには、第１の界面活性剤と第２の界面活性剤との配合割合は、同程度とすることが望まれる。なお、ＨＬＢ値の大きな第２の界面活性剤が過剰に配合されると相対的に第１の界面活性剤が減少して、疎水性の基板表面へ十分に吸着することが困難となる。こうした不都合を避けるため、第２の界面活性剤の濃度は、第１の界面活性剤の濃度を越えないことが好ましく、具体的には、第２の界面活性剤は、第１の界面活性剤の０．５〜１倍程度の割合（重量％）で配合されることが望まれる。
上述したような界面活性剤の重量平均分子量は特に限定されないが、３０００を越えると研磨速度が大幅に低下するおそれがある。一方、スラリー中での安定性や機械的研磨のしやすさの点から、界面活性剤の重量平均分子量の下限は２００程度であることが好ましい。こうした範囲内であれば、被研磨基板への過剰吸着による研磨速度の低下や、研磨粒子の凝集の進行による研磨速度の異常な上昇や、粗大粒子による被研磨基板へのスクラッチを生じることはない。その結果、安定した研磨を行なうことができる。
非イオン界面活性剤の効果を損なわない範囲であれば、陽イオン型や陰イオン型といった他の界面活性剤を配合することもできる。陽イオン型界面活性剤としては、例えば、脂肪族アミン塩、脂肪族アンモニウム塩等が挙げられる。また、陰イオン型界面活性剤としては、例えば、脂肪酸石鹸、アルキルエーテルカルボン酸塩等のカルボン酸塩、アルキルベンゼンスルホン酸塩、アルキルナフタレンスルホン酸塩、α−オレフィンスルホン酸塩等のスルホン酸塩、高級アルコール硫酸エステル塩、アルキルエーテル硫酸塩等の硫酸エステル塩、アルキルリン酸エステル等のリン酸エステル塩などが挙げられる。
これらの界面活性剤の配合量は、スラリー総量に対して１重量％以下が好ましく、０．００５〜０．５重量％がより好ましい。
本発明の実施形態にかかるスラリーにおいて、研磨粒子としては、例えば、コロイダルシリカ、フュ−ムドシリカ、コロイダルアルミナ、フュ−ムドアルミナ、コロイダルチタニア、フュームドチタニア、およびセリアからなる群から選択される少なくとも一種の無機粒子を用いることができる。あるいは、ポリスチレン、ポリメチルメタクリレート（ＰＭＭＡ）等の樹脂粒子、樹脂粒子の表面を無機粒子で被覆した複合粒子を用いてもよい。スクラッチ等の不都合を低減するために、研磨粒子は、一次粒子径１０〜５０ｎｍ、二次粒子径１０〜１００ｎｍであることが好ましい。また、研磨粒子の濃度は、０．１〜５重量％程度とすることができる。研磨粒子の濃度が０．１重量％未満の場合には、実用的な研磨速度を得るのが困難となる。一方、５重量％を越えると、分散性が劣化するおそれがある。
本発明の実施形態にかかるＣＭＰ用スラリーは、上述した成分を、分散媒に分散させることにより調製することができる。分散媒としては、純水、イオン交換水等の水やアルコール等が用いられる。場合によっては、研磨布上で本発明の実施形態にかかるＣＭＰ用スラリーが調製されてもよい。具体的には、研磨粒子を純水等に分散させた分散液と、第１および第２の非イオン界面活性剤の溶液とを、別のラインで研磨布上に供給する。こうして２系統で供給しても研磨の際には、すでに説明したようなメカニズムにより同様の効果が得られる。
必要に応じて、酸化剤、錯体形成剤や酸化抑制剤といった各種添加剤を通常の範囲で加え、ｐＨ調整剤によりｐＨを調整して、本発明の実施形態にかかるＣＭＰ用スラリーが得られる。
酸化剤としては、例えば、過硫酸アンモニウム、過硫酸カリウム、硝酸第二鉄、硝酸二アンモニウムセリウム、および過酸化水素などが挙げられる。酸化抑制剤としては、キナルジン酸、キノリン酸、７ヒドロキシ−５−メチル−１，３，４−トリアザインドリジン、およびＢＴＡ（ベンゾトリアゾール）などが挙げられ、研磨促進剤としては、グリシン、アラニン、リンゴ酸、マレイン酸、乳酸、シュウ酸、およびマロン酸などが挙げられる。ｐＨ調整剤としては、ＫＯＨ、アンモニア、エチレンジアミン、硝酸、塩酸、およびリン酸などを用いることができる。
本発明の実施形態にかかるＣＭＰスラリーには、所定の範囲内のＨＬＢ値を有する２種類の非イオン界面活性剤が配合されているので、エロージョンを抑制しつつ、十分に高い研磨速度で研磨を行なうことが可能となった。なお、実用的な面内均一性を確保するには、研磨荷重は１７０ｇｆ／ｃｍ2以上、好ましくは２００〜７００ｇｆ／ｃｍ2である。８インチウエハについて横一列に１９点を測定して求めた面内均一性の場合、４％以下が実用的である。１７０ｇｆ/ｃｍ2以上の研磨荷重を加えないと、この値は８％を越えることが見出されている。
（実施形態１）
図１乃至図３を参照して、本実施形態を説明する。
まず、図１に示すように、半導体素子（図示せず）が形成されたシリコンなどの半導体基板１０上に、第１の低誘電率絶縁膜１１および第２の低誘電率絶縁膜１２を順次形成する。第１の低誘電率絶縁膜１１は、比誘電率が２．５未満の低誘電率絶縁材料により構成することができ、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、ポリメチルシロキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成することができる。こうした材料からなる第１の絶縁膜１１は脆弱である。
この上に形成される第２の絶縁膜１２はキャップ絶縁膜として作用し、第１の絶縁膜１１より大きな比誘電率を有する絶縁材料により形成することができる。例えば、ＳｉＣ、ＳｉＣＨ、ＳｉＣＮ、ＳｉＯＣ、およびＳｉＯＣＨからなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成することができる。こうした材質から構成される第２の低誘電率絶縁膜１２の表面は疎水性を有する。ここで、表面における純水の接触角が４０°を越える場合、疎水性であると判断する。なお、炭素を含有する膜は、疎水性である。
ここでは、第１の絶縁膜１１はスピン塗布法により３００ｎｍの膜厚で形成し、第２の絶縁膜１２はＣＶＤ法により５０ｎｍの膜厚で形成した。第１の絶縁膜１１および第２の絶縁膜１２には、凹部として深さ１５０ｎｍの溝１３をパターニングした。
次いで、溝１３がパターン形成された第１、第２の絶縁膜１１，１２の全面に、導電性層１７としてバリアメタル膜１４および配線材料膜１５を順次堆積する。ここでは、バリアメタル膜１４は、スパッタリング法によりＴａＮを７ｎｍ程度の膜厚で堆積させることにより形成したが、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴｉＮ、貴金属類等を同程度の厚さで堆積してもよい。ＣＶＤ、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）で堆積させてもよい。配線材料膜１５は、スパッタリング法によりＣｕシード層を形成した後、メッキ法によりＣｕ膜を１８０ｎｍ程度の膜厚で形成した。
なお、図示する例においては、バリアメタル膜１４および配線材料膜１５が設けられる絶縁膜は、第１の絶縁膜１１と第２の絶縁膜１２との積層構造であるが、単層の絶縁膜を用いてもよい。この場合の絶縁膜は、例えば、ブラックダイアモンド（アプライドマテリアル社製）等により形成することができる。こうした材料からなる絶縁膜もまた、表面は疎水性を有する。
得られたバリアメタル膜１４および配線材料膜１５からなる導電性層１７の不要部分をＣＭＰ処理により除去することによって、ＴａＮからなるバリアメタル膜１４を介してＣｕダマシン配線が溝パターン１３内に埋め込まれる。ＣＭＰは、配線材料膜１５の除去（１ｓｔポリッシュ）、および、バリアメタル膜１４の除去（２ｎｄポリッシュ）の２工程で行なわれる。
１ｓｔポリッシュにおいては、平坦性を確保するために、Ｃｕ研磨速度が速くＴａＮ研磨速度の遅い、すなわちＣｕとＴａＮの選択比が大きいスラリーを用いて配線材料膜１５が研磨される。具体的には、まず、図４に示すように、研磨布２１が貼付されたターンテーブル２０を１００ｒｐｍで回転させつつ、半導体基板２２を保持したトップリング２３を３００ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング２３の回転数は１００ｒｐｍとし、研磨布２１上には、スラリー供給ノズル２５から２５０ｃｃ/ｍｉｎの流量でスラリー２７を供給した。ここでは、スラリーとしてＣＭＳ７４０１／ＣＭＳ７４５２（ＪＳＲ社）を用い、研磨布としてはＩＣ１０００（ＲＯＤＥＬ社）を用いて、１分間の研磨を行なった。なお、図４には、水供給ノズル２４およびドレッサー２６も併せて示してある。
こうしてフィールド上のＣｕを除去して、図２に示すようにバリアメタル膜１４の表面を露出した。１ｓｔポリッシュ後のウエハー表面は、バリアメタル膜１４としてのＴａＮ膜で覆われており、親水性を示す。このため、エロージョンが発生することはない。
２ｎｄポリッシュにおいては、バリアメタル膜１４を除去して、図３に示すように第２の絶縁膜１２表面を露出（タッチアップＣＭＰ）し、研磨を完了する。本発明の実施形態にかかるスラリーを含む種々のスラリーサンプルを用いて２ｎｄポリッシュを行ない、研磨後の被研磨面におけるエロージョンを観察した。
まず、溶媒としての純水に、研磨粒子としてのコロイダルシリカ（一次粒子径２０ｎｍ）３．０重量％、錯体形成剤としてのキノリン酸１．０重量％、および酸化剤としての過酸化水素０．１重量％を加え、水酸化カリウムによりｐＨ１０．８に調整して、スラリー原液を調製した。
このスラリー原液に下記表１に示す処方でポリエーテル型非イオン界面活性剤を添加して、スラリーサンプルを得た。ここで用いたポリエーテル型非イオン界面活性剤は、疎水部がシロキサンまたはアセチレングリコールの非イオン界面活性剤である。具体的には、Ｎｏ．１〜１９では側鎖変性型で平均分子量２０００以下のポリオキシエチレン・メチルポリシロキサン共重合体を用いた。Ｎｏ．２０では、平均分子量２０００以下のアセチレングリコールポリエーテル付加物を用いた。
研磨荷重を２００ｇｆ／ｃｍ2に変更し、各スラリーを２００ｃｃ／ｍｉｎの流量で研磨布上に供給した以外は、前述の１ｓｔポリッシュの場合と同様の条件で２ｎｄポリッシュを行なった。バリアメタル膜１４を除去し、第２の絶縁膜１２を約２０ｎｍ削り込んで研磨を終了した。
配線材料膜１５、バリアメタル膜１４、および第２の絶縁膜１２の研磨速度は、それぞれ６０ｎｍ/ｍｉｎ、４５ｎｍ/ｍｉｎ、および２０ｎｍ/ｍｉｎであり、研磨後の面内均一性はσ：４％以下であった。
研磨後の被研磨面におけるエロージョンをＴＥＮＣＯＲ ＩＮＳＴＲＵＭＥＮＴＳ ＡＬＰＨＡ−ＳＴＥＰ ２００により観察し、その結果を下記表１にまとめる。表１には、各界面活性剤の曇点も併せて示した。なお、界面活性剤の曇点は、以下のように測定した。まず、各界面活性剤を純水に溶解して５重量％の溶液を調製した。これを、石英ビーカーに収容してヒーターで加熱し、濁りが生じた温度を曇点とした。研磨中の研磨布表面温度を放射温度計で測定したところ、最高到達温度は５５℃であった。
Figure 0004012180
表１に示されるように、Ｎｏ．１〜１３，２０のスラリーサンプルは、室温でのＨＬＢ値が３〜９の第１の界面活性剤と、室温でのＨＬＢ値が１０〜２０の第２の界面活性剤を含有しているので、エロージョンを２０ｎｍ以下に抑えることができた。これらのスラリーサンプルにおいては、第１の界面活性剤の曇点は１９〜５１℃の範囲内であり、いずれも研磨布表面温度５５℃より低い。一方、第２の界面活性剤の曇点は、５５〜１００℃であり、いずれも５５℃以上である。特に、第１の界面活性剤のＨＬＢ値が３〜７、第２の界面活性剤のＨＬＢ値が１２〜１８で、界面活性剤の総濃度が０．１重量％以上のＮｏ．２，７，８，１０，１３のスラリーサンプルでは、エロージョンは１５ｎｍ以下とよりいっそう低減されている。
これに対し、Ｎｏ．１６，１７のように、第１または第２のいずれか一方のみの界面活性剤を用いた場合には、図５に示すように大きなエロージョン１６が発生した。その大きさは、３６ｎｍにも及んだ。また、第１の界面活性剤のＨＬＢ値が１０以上のＮｏ．１５，１９のスラリーサンプル、および第２の界面活性剤のＨＬＢ値が９以下のＮｏ．１８のスラリーサンプルの場合も同様に、エロージョンは２０ｎｍを越えることがわかる。
以上の結果から、エロージョンを抑制するには、２種類の界面活性剤による適度な吸着および親水化が必要とされると結論付けられる。室温ＨＬＢ値が９以下のものが含まれていない系では、界面活性剤の物理吸着のみであることから、Ｎｏ．１５，１７，１９のスラリーサンプルでは吸着不足である。一方、Ｎｏ．１６，１８のスラリーサンプルでは、吸着は十分であるものの、室温ＨＬＢ値が９以下で曇点が研磨布温度よりも低温である界面活性剤しか含まれていない。これに起因して親水化が不足し、異常研磨になって大きなエロージョンが生じたものと考えられる。
Ｎｏ．１〜１３，２０のスラリーサンプルでは、まず、曇点が研磨布表面温度５５℃より低い第１の界面活性剤が被研磨面に吸着し、さらに、曇点が５５℃以上である第２の界面活性剤がその上に吸着する。その結果、適度な吸着と親水化とが両立されて、エロージョンを２０ｎｍ以下に抑制することができた。いずれも研磨荷重は２００ｇｆ/ｃｍ2であったが、研磨後の第２の絶縁膜１２に膜はがれは観測されなかった。また、Ｃｕディッシングは配線幅１００μｍについて２０ｎｍ以下であり、この程度であれば、実質的にほとんど生じていないといえる。
Ｎｏ．２０のスラリーサンプルで用いた界面活性剤は、ＨＬＢ値、曇点および濃度が、Ｎｏ．２で用いたものと同程度である。これらの結果を比較すると、エロージョンはＮｏ．２を用いた場合によりいっそう低減されることから、ここでの絶縁膜に対しては、界面活性剤の疎水部はシロキサンの方が優れていることがわかる。なお、第１の界面活性剤をポリオキシエチレンアルキルエーテル（曇点３８℃、ＨＬＢ値６）に変更し、第２の界面活性剤をポリオキシエチレンラウリルエーテル（曇点７０℃、ＨＬＢ値１６）に変更した以外は、Ｎｏ．２と同様の処方で調製したスラリーを用いた場合には、エロージョンは２０ｎｍであった。
なお、ＣｕＣＭＰ時には、Ｃｕ表面には錯体が形成されて疎水性を示す。本発明の実施形態にかかるスラリーを用いた場合には、こうした疎水性のＣｕ錯体を必要以上に溶解させることはない。したがって、Ｃｕのエッチングも避けることが可能である。
（実施形態２）
本発明の実施形態にかかるＣＭＰ用スラリーは、ＳＴＩ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）の形成に適用することも可能である。図６および図７を参照して、本実施形態を説明する。
まず、図６に示すように、ＣＭＰストッパー膜３１が設けられた半導体基板１０に溝を形成し、その上に絶縁膜３２を堆積する。ここで、ＣＭＰストッパー膜３１としてはＳｉＮが用いられ、絶縁膜３２としては、例えば、有機ＳＯＧなどの塗布型絶縁膜を用いることができる。
絶縁膜３２の不要部分をＣＭＰにより除去して、図７に示すようにＣＭＰストッパー膜３１表面を露出し、溝内部に絶縁膜３２を残置する。本発明の実施形態にかかるスラリーを含む種々のスラリーを用いてＣＭＰを行ない、被研磨面におけるエロージョンを観察した。
まず、研磨粒子としてのセリア０.４重量％を純水に分散させて、スラリー原液を調製した。このスラリー原液に、下記表２に示す処方でポリエーテル型非イオン界面活性剤を添加してスラリーサンプルを得た。ここで用いたポリエーテル型非イオン界面活性剤は、疎水部がシロキサンの非イオン界面活性剤である。具体的には、側鎖変性で平均分子量が２５００のポリ（オキシエチレン・オキシプロピレン）メチルポリシロキサン共重合体を用いた。この界面活性剤は、２種類の親水基タイプである。
ＣＭＰに当たっては、図４に示したように、研磨布２１としてＩＣ１０００（ＲＯＤＥＬ社）が貼付されたターンテーブル２０を１３０ｒｐｍで回転させつつ、半導体基板２２を保持したトップリング２３を４５０ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング２３の回転数は１３０ｒｐｍとし、研磨布２１上には、スラリー供給ノズル２５から３５０ｃｃ/ｍｉｎの流量でスラリー２７を供給した。ＣＭＰストッパー膜３１が全面露出するところまで、絶縁膜３２を削り込んで研磨を終了した。
研磨後の被研磨面におけるエロージョンを観察し、その結果を下記表２にまとめる。表２には、各界面活性剤の曇点も併せて示した。研磨中の研磨布表面温度を放射温度計で測定したところ、最高到達温度は４２℃であった。
Figure 0004012180
表２に示されるように、Ｎｏ．２１，２２のスラリーサンプルは、ＨＬＢ値が３〜９の第１の界面活性剤と、ＨＬＢ値が１０〜２０の第２の界面活性剤を含有しているので、エロージョンを２０ｎｍ以下に抑えることができた。特に、第１の界面活性剤の曇点が１９〜３２℃のＮｏ．２１のスラリーサンプルでは、エロージョンは１６ｎｍとよりいっそう低減されている。
これに対し、第１の界面活性剤の曇点が５６℃のＮｏ．２３のスラリーサンプルでは、エロージョンは３５ｎｍにも及んでおり、２０ｎｍ以下に抑制することができない。
Ｎｏ．２２のスラリーサンプルでは、第１の界面活性剤の曇点は４５℃であり、研磨布表面温度４２℃よりも３℃高いが、エロージョン抑制は１８ｎｍと小さい値であった。これは、第１の界面活性剤が親水性から疎水性の傾向となれば効果が得られることを示している。すなわち、研磨時の最高到達温度＋３℃までの曇点を有していれば、第１の界面活性剤の効果が得られることがわかる。
（実施形態３）
本発明の実施形態にかかるＣＭＰ用スラリーは、レジストＣＭＰに適用することも可能である。図８乃至図１０を参照して、本実施形態を説明する。
まず、図８に示すように、半導体基板１０上にＪＳＲ ＬＫＤからなる絶縁膜１１およびブラックダイヤモンドからなる絶縁膜１２を堆積して、幅０．３μｍ、深さ０．２μｍの溝を形成する。全面にレジスト膜４１を堆積すると、溝に起因してレジスト膜４１表面には段差４２が生じる。ここでは、レジストとしてはＪＳＲ製ＩＸ３７０Ｇを用いた。
次に、レジスト膜４１の不要部分をＣＭＰにより除去して、図９に示すように溝内にレジストを残置して絶縁膜１２表面を露出する。用いたスラリーは、研磨粒子としてのアルミナ０.１重量％を純水に分散させ、さらに下記表３に示す処方でポリエーテル型非イオン界面活性剤を添加して調製した。種々のポリエーテル型非イオン界面活性剤を用いて、疎水部の影響について検討した。
ＣＭＰに当たっては、図４に示したように、研磨布２１としてＩＣ１０００（ＲＯＤＥＬ社）が貼付されたターンテーブル２０を３０ｒｐｍで回転させつつ、半導体基板２２を保持したトップリング２３を４５０ｇｆ/ｃｍ2の研磨荷重で当接させた。トップリング２３の回転数は３０ｒｐｍとし、研磨布２１上には、スラリー供給ノズル２５から２００ｃｃ/ｍｉｎの流量でスラリー２７を供給した。絶縁膜１２が全面露出するところまで、レジスト膜４１を削り込んで研磨を終了した。
研磨後の被研磨面におけるエロージョンを観察し、その結果を下記表３にまとめる。表３には、各界面活性剤の曇点も併せて示した。研磨中の研磨布表面温度を放射温度計で測定したところ、最高到達温度は３７℃であった。
Figure 0004012180
表中の界面活性剤の種類は、それぞれ以下のものを表わし、所定のＨＬＢ値となるよう、親水部の重量％を制御して調製した。
Ａ：ポリオキシエチレンアルキルエーテル
Ｂ：ポリオキシエチレンラウリルエーテル
Ｃ：アセチレングリコールポリエーテル付加物
Ｄ：ポリオキシエチレン・メチルポリシロキサン共重合体
表３に示されるように、Ｎｏ．２４〜２８のスラリーサンプルは、室温ＨＬＢ値が３〜９の第１の界面活性剤と、室温ＨＬＢ値が１０〜２０の第２の界面活性剤を含有しているので、エロージョンを２０ｎｍ以下に抑えることができた。これらのスラリーサンプルにおいては、第１の界面活性剤の曇点はいずれも３７＋３℃以下であり、第２の界面活性剤の曇点はいずれも３７℃より高い。界面活性剤の疎水部が、アセチレングリコールまたはシロキサンであるＮｏ．２５〜２８のスラリーサンプルでは、エロージョンは１８ｎｍ以下であり、特に、第１および第２の界面活性剤の疎水部がいずれもアセチレングリコールであるＮｏ．２５のスラリーサンプルでは、エロージョンは１６ｎｍとよりいっそう低減されている。このことから、レジスト膜に対しては、疎水部としてアセチレングリコールが効果的であることが確認された。
このようにエロージョンが低減されるので、図１０に示すように露光用レジスト膜４３を塗布して露光を行なうことにより、０．１μｍ径の微細ホール４４を形成することができる。こうした微細ホール４４は、レジスト膜４１にエロージョンが生じて露光用レジスト膜４３の表面に凹凸が存在すると、良好に形成することができなかった。
得られたパターンをマスクとして用いて、溝内のレジスト膜４１および第１の絶縁膜１１を、Ｏ2とＣ4Ｆ8系ガスとを用いたＲＩＥにより加工することによって、図１１に示すようにヴィアホール４５を形成した。なお、露光用レジスト膜４３および溝内のレジスト膜４１はＯ2−ＲＩＥにより除去した。次いで、全面にバリアメタル膜４６および配線材料膜４７を順次堆積して、導電性層４８を形成した。バリアメタル膜４６および配線材料膜４７には、それぞれＴａおよびＣｕを用いた。第２の絶縁膜１２上の余分な導電性材料をＣＭＰにより除去して、溝およびホール内に残置することによって、図１２に示すように配線５０およびプラグ４９を含むデュアルダマシン構造が得られる。
本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。 図１に続く工程を表わす断面図。 図２に続く工程を表わす断面図。 ＣＭＰの状態を示す概略図。 従来のタッチアップ後の状態を示す断面図。 本発明の他の実施形態にかかる半導体装置の製造方法を表わす工程断面図。 図６に続く工程を表わす断面図。 本発明のさらに他の実施形態にかかる半導体装置の製造方法を表わす工程断面図。 図８に続く工程を表わす断面図。 図９に続く工程を表わす断面図。 図１０に続く工程を表わす断面図。 図１１に続く工程を表わす断面図。
符号の説明
１０…半導体基板； １１…第１の絶縁膜； １２…第２の絶縁膜
１３…溝パターン； １４…バリアメタル膜； １５…配線材料膜
１６…エロージョン； １７…導電性層； ２０…ターンテーブル
２１…研磨布； ２２…半導体基板； ２３…トップリング； ２４…水供給ノズル
２５…スラリー供給ノズル； ２６…ドレッサー； ２７…スラリー
３１…ＣＭＰストッパー膜； ３２…絶縁膜； ４１…レジスト膜； ４２…段差
４３…露光用レジスト膜； ４４…微細ホール； ４５…ヴィアホール
４６…バリアメタル膜； ４７…配線材料膜； ４８…導電性層； ４９…プラグ
５０…配線。

Claims (4)

  1. 研磨粒子と界面活性剤とを含有し、前記界面活性剤は、疎水部としてシロキサンまたはアセチレングリコールを有し室温でのＨＬＢ値が３〜７の第１のポリエーテル型非イオン界面活性剤と、疎水部としてシロキサンまたはアセチレングリコールを有し室温でのＨＬＢ値が１２〜１８の第２のポリエーテル型非イオン界面活性剤とを含むことを特徴とするＣＭＰ用スラリー。
  2. 前記第１のポリエーテル型非イオン界面活性剤は、曇点が１９〜３２℃であり、前記第２のポリエーテル型非イオン界面活性剤は、曇点が６３〜８０℃であることを特徴とする請求項１に記載のＣＭＰ用スラリー。
  3. ターンテーブル上に貼付された研磨布に、被研磨面を有する半導体基板を当接させる工程、および
    前記研磨布上に、請求項１または２に記載のＣＭＰ用スラリーを滴下して、前記被研磨面を研磨する工程を具備することを特徴とする研磨方法。
  4. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に凹部を形成する工程と、
    前記凹部の内部および前記絶縁膜の上に導電性材料を堆積して、導電性を有する層を形成する工程と、
    前記絶縁膜の上に堆積された前記導電性材料を除去して前記絶縁膜を露出し、前記導電性材料を前記凹部内部に残置する工程とを具備し、
    前記絶縁膜上に堆積された前記導電性材料の除去は、請求項１または２に記載のスラリーを用いたＣＭＰにより行なわれることを特徴とする半導体装置の製造方法。
JP2004231167A 2004-08-06 2004-08-06 Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法 Expired - Fee Related JP4012180B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004231167A JP4012180B2 (ja) 2004-08-06 2004-08-06 Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法
US11/170,173 US7459398B2 (en) 2004-08-06 2005-06-30 Slurry for CMP, polishing method and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004231167A JP4012180B2 (ja) 2004-08-06 2004-08-06 Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006049709A JP2006049709A (ja) 2006-02-16
JP4012180B2 true JP4012180B2 (ja) 2007-11-21

Family

ID=35758179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004231167A Expired - Fee Related JP4012180B2 (ja) 2004-08-06 2004-08-06 Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7459398B2 (ja)
JP (1) JP4012180B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265205A1 (en) * 2005-09-02 2008-10-30 Fujimi Incorporated Polishing Composition
US20070077865A1 (en) * 2005-10-04 2007-04-05 Cabot Microelectronics Corporation Method for controlling polysilicon removal
JP5013732B2 (ja) * 2006-04-03 2012-08-29 Ｊｓｒ株式会社 化学機械研磨用水系分散体、化学機械研磨方法、化学機械研磨用キット、および化学機械研磨用水系分散体を調製するためのキット
KR100793240B1 (ko) * 2006-06-02 2008-01-10 삼성전자주식회사 슬러리 조성물, 이를 이용한 연마 방법 및 불휘발성 메모리장치의 제조 방법
JP2008041781A (ja) * 2006-08-02 2008-02-21 Fujimi Inc 研磨用組成物及び研磨方法
JP4811586B2 (ja) * 2006-09-28 2011-11-09 Ｊｓｒ株式会社 化学機械研磨用水系分散体およびその製造方法ならびに化学機械研磨方法
US7456107B2 (en) * 2006-11-09 2008-11-25 Cabot Microelectronics Corporation Compositions and methods for CMP of low-k-dielectric materials
KR101202720B1 (ko) * 2008-02-29 2012-11-19 주식회사 엘지화학 화학적 기계적 연마용 수계 슬러리 조성물 및 화학적 기계적 연마 방법
US8236169B2 (en) * 2009-07-21 2012-08-07 Chevron U.S.A. Inc Systems and methods for producing a crude product
US8088690B2 (en) * 2009-03-31 2012-01-03 International Business Machines Corporation CMP method
US10392531B2 (en) * 2009-11-30 2019-08-27 Basf Se Process for removing a bulk material layer from a substrate and a chemical mechanical polishing agent suitable for this process
JP2013041856A (ja) * 2009-12-21 2013-02-28 Hitachi Chemical Co Ltd パラジウム研磨用ｃｍｐ研磨液及び研磨方法
JP5492603B2 (ja) * 2010-03-02 2014-05-14 株式会社フジミインコーポレーテッド 研磨用組成物及びそれを用いた研磨方法
JP5567926B2 (ja) * 2010-07-29 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE112011103232T5 (de) 2010-09-27 2013-06-27 Fujimi Incorporated Oberflächenbehandlungszusammensetzung und Oberflächenbehandlungsverfahren unter Verwendung derselben
JP5657034B2 (ja) * 2012-02-14 2015-01-21 キヤノン株式会社 液体吐出ヘッドの製造方法及び基板の加工方法
JP2014060205A (ja) * 2012-09-14 2014-04-03 Fujimi Inc 研磨用組成物
WO2014069457A1 (ja) * 2012-11-02 2014-05-08 株式会社フジミインコーポレーテッド 研磨用組成物
US9530737B1 (en) * 2015-09-28 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102022076B1 (ko) * 2017-09-21 2019-09-23 한양대학교 에리카산학협력단 Pva 브러쉬 세정 방법 및 장치
CN112714787B (zh) 2019-03-22 2022-08-19 株式会社大赛璐 半导体布线研磨用组合物
CN110791363B (zh) * 2019-09-27 2022-05-27 佳化化学(上海)有限公司 一种全合成切削液及其制备方法
JP2022157907A (ja) * 2021-03-31 2022-10-14 出光興産株式会社 加工液、加工液用組成物及び脆性材料加工液組成物

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5842910A (en) * 1997-03-10 1998-12-01 International Business Machines Corporation Off-center grooved polish pad for CMP
JP2000109816A (ja) 1998-10-05 2000-04-18 Okamoto Machine Tool Works Ltd 研磨剤スラリ−の調製方法
US6443812B1 (en) * 1999-08-24 2002-09-03 Rodel Holdings Inc. Compositions for insulator and metal CMP and methods relating thereto
US6872328B2 (en) * 1999-12-17 2005-03-29 Cabot Microelectronics Corporation Method of polishing or planarizing a substrate
JP3849091B2 (ja) 2001-02-28 2006-11-22 Ｊｓｒ株式会社 化学機械研磨用水系分散体
US6540935B2 (en) * 2001-04-05 2003-04-01 Samsung Electronics Co., Ltd. Chemical/mechanical polishing slurry, and chemical mechanical polishing process and shallow trench isolation process employing the same
US6830503B1 (en) * 2002-01-11 2004-12-14 Cabot Microelectronics Corporation Catalyst/oxidizer-based CMP system for organic polymer films
JP2003289054A (ja) 2002-03-28 2003-10-10 Asahi Kasei Corp 金属用研磨組成物の製造方法
US6641630B1 (en) * 2002-06-06 2003-11-04 Cabot Microelectronics Corp. CMP compositions containing iodine and an iodine vapor-trapping agent
JP2004189894A (ja) 2002-12-11 2004-07-08 Asahi Kasei Chemicals Corp 金属用研磨組成物
JP2004247605A (ja) 2003-02-14 2004-09-02 Toshiba Corp Ｃｍｐ用スラリーおよび半導体装置の製造方法
JP4130614B2 (ja) * 2003-06-18 2008-08-06 株式会社東芝 半導体装置の製造方法
JP2005093785A (ja) * 2003-09-18 2005-04-07 Toshiba Corp Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法
JP4768335B2 (ja) * 2005-06-30 2011-09-07 株式会社東芝 有機膜の化学的機械的研磨方法、半導体装置の製造方法、およびプログラム

Also Published As

Publication number Publication date
US20060030503A1 (en) 2006-02-09
JP2006049709A (ja) 2006-02-16
US7459398B2 (en) 2008-12-02

Similar Documents

Publication Publication Date Title
JP4012180B2 (ja) Ｃｍｐ用スラリー、研磨方法、および半導体装置の製造方法
JP4776269B2 (ja) 金属膜ｃｍｐ用スラリー、および半導体装置の製造方法
KR101330956B1 (ko) Ｃｍｐ 연마액 및 연마 방법
JP4130614B2 (ja) 半導体装置の製造方法
TW527660B (en) Slurry for chemical mechanical polishing and manufacturing method of semiconductor device
JP3899456B2 (ja) 研磨用組成物およびそれを用いた研磨方法
JP5329786B2 (ja) 研磨液および半導体装置の製造方法
WO2016006553A1 (ja) Ｃｍｐ用研磨液及び研磨方法
JP2009158810A (ja) 化学的機械的研磨用スラリーおよび半導体装置の製造方法
KR20130060375A (ko) 금속막용 연마액 및 연마방법
JP2013074036A (ja) Ｃｍｐ用スラリーおよび半導体装置の製造方法
JP2007157841A (ja) Ｃｍｐ用水系分散液、研磨方法、および半導体装置の製造方法
TWI399428B (zh) Ｃｍｐ研磨液以及使用此ｃｍｐ研磨液的基板研磨方法
KR20080028790A (ko) 텅스텐 배선 형성용 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
JP4618987B2 (ja) 研磨液及び研磨方法
JP2004179294A (ja) 研磨液及び研磨方法
JP2009147394A (ja) 研磨液及び研磨方法
TWI795674B (zh) 阻障物化學機械平坦化（ｃｍｐ）研磨組合物、系統及其研磨方法
JP4263332B2 (ja) 研磨砥粒、化学機械研磨スラリーおよび銅系金属の研磨方法
JP4878728B2 (ja) Ｃｍｐ研磨剤および基板の研磨方法
JP2022010758A (ja) 研磨剤及び研磨方法
JP2004277620A (ja) 研磨用組成物

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070904

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070906

R151 Written notification of patent or utility model registration

Ref document number: 4012180

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130914

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees