JP2009158810A - 化学的機械的研磨用スラリーおよび半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の製造工程におけるＣＭＰ工程において、良好な被研磨面を得ることができ、ひいては、半導体装置の製造におけるスループットの改善と歩留り向上を実現することのできるＣＭＰ用スラリーと、該スラリーを用いた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様のＣＭＰ用スラリーは、重量平均分子量が１００万以上１０００万以下のポリアクリル酸、ポリメタクリル酸、及びそれらの塩からなる群より選ばれる一種または二種以上からなる水溶性高分子と、β-シクロデキストリンと、コロイダルシリカと、水を含有することを特徴とする。また、本発明の一態様の半導体装置の製造方法は、タッチアップ研磨工程に本発明の一態様のＣＭＰスラリーを用いることを特徴とする。
【選択図】 なし

Description

本発明は、化学的機械的研磨用スラリーおよび該スラリーを用いた半導体装置の製造方法に関する。

近年、半導体装置の高密度化に伴い、形成される配線の微細化が進んでいる。この配線の更なる微細化を達成することができる技術として、ダマシン法と呼ばれる技術が知られている。このダマシン法は、半導体基板上に設けた絶縁膜に配線用の凹部をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などにより形成し、この凹部に配線材料を埋め込んだ後、凹部以外の部分に堆積した余剰な配線材料を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰと略記する）により除去することによって、絶縁膜中にＣｕなどの配線を形成する方法である。

配線材料にＣｕまたはＣｕ合金を用いる場合、Ｃｕ原子の絶縁膜中へのマイグレーションを避けるため、ＣｕまたはＣｕ合金と絶縁膜との界面に、通常、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ等を材料とするバリアメタル膜を形成する。

上述のような配線材料やバリアメタル膜のＣＭＰに用いることのできるＣＭＰ用スラリーとしては、研磨砥粒、金属酸化剤、酸化金属溶解剤、防食剤、界面活性剤、水溶性高分子などを成分とするものが種々提案されている。例えば、特許文献１には、研磨砥粒、酸化剤、有機酸、防食剤、界面活性剤、およびｐＨ調整剤を含有し、ｐＨが５〜１０であるＣＭＰ用研磨組成物が開示されている。また、特許文献２には、研磨砥粒０．１〜１０質量％、過硫酸アンモニウム０．０１〜１０質量％、シュウ酸０．０１〜５質量％、ベンゾトリアゾール０．０００１〜５質量％、ドデシルベンゼンスルホン酸および／またはドデシルベンゼンスルホン酸の塩０．００１〜１０質量％、ポリビニルピロリドン０．００１〜１０質量％および水溶性塩基性化合物であるｐＨ調整剤を含有し、ｐＨが８〜１２の範囲にあるＣＭＰ用研磨組成物が開示されている。なお、これら従来のＣＭＰ用スラリーには、任意成分として、シクロデキストリンの使用も可能であることが開示されている。

ところで最近は、前記絶縁膜に低誘電率の材料を用いることが進められているが、この低誘電率の絶縁膜（第１の絶縁膜）は、凹部を形成するためのＲＩＥ加工を直接作用させると、ＲＩＥ加工用のマスク除去時などにダメージを被りやすい。そのため、第１の絶縁膜上に第２の絶縁膜（キャップ絶縁膜）としてＳｉＯ_２膜などの比較的誘電率の高い絶縁膜を堆積し、この第２の絶縁膜から第１の絶縁膜にかけて凹部を形成する。

前記第２の絶縁膜は誘電率が高いため、凹部に形成した配線を囲む層間絶縁膜として残すと、配線の電気的特性を損なうので、前述の余剰に堆積した配線材料のＣＭＰによる除去に引き続いてＣＭＰ処理により完全に除去することが望まれる。

この場合、前記ＣＭＰにより除去する積層膜は、配線材料の余剰堆積膜、キャップ絶縁膜として用いた第２の絶縁膜、そしてバリアメタル膜の３種類の膜である。ＣＭＰの最終段階では、凹部間の第１の絶縁膜の表面を露出させることになるため、研磨開始から研磨終了までの間でＣＭＰの対象となる膜は、第１の絶縁膜を含め、４種類となる。ＣＭＰの初期段階では、ＣｕまたはＣｕ合金からなる配線材料の余剰堆積膜のみを研磨することになり、次の段階では、バリアメタル膜と第２の絶縁膜、そして第１の絶縁膜の表面を順次に研磨することになる。

同一の研磨剤を用いた場合、ＣｕまたはＣｕ合金からなる膜と、ＳｉＯ_２からなる第２の絶縁膜と、Ｔａなどの金属からなるバリアメタル膜と、ＳｉＯＣなどの低誘電体材料からなる第１の絶縁膜のそれぞれの研磨速度は、大きく異なる。そのため、通常、ＣＭＰは、ＣｕまたはＣｕ合金からなる配線材料の余剰堆積膜を除去する第１の化学的機械的研磨工程（以下、第１のＣＭＰ工程と略記する）と、残りの第２の絶縁膜とバリアメタル膜を除去する第２の化学的機械的研磨工程（以下、第２のＣＭＰ工程と略記する）との２段階研磨により対処している。

上記第２のＣＭＰ工程では、バリアメタル膜と第２の絶縁膜、そして第１の絶縁膜の表面を順次に研磨することになるので、研磨に用いる化学的機械的研磨用スラリー（以下、ＣＭＰ用スラリーと略記する）としては、いずれの膜に対しても良好な研磨性を有することが求められる。特に、第２のＣＭＰ工程の最終段階では、第２の絶縁膜の露出表面と、凹部側壁に沿って形成されているバリアメタル膜の露出面と、凹部内の配線材料層の露出面とを同時に研磨して、半導体ウェハーの全面が平坦となるように仕上げる必要がある。

特開２００６−６６８７４号公報 特開２００７−１３０５９号公報

本発明は、上記従来の事情に鑑みてなされたもので、その課題は、半導体装置の製造工程におけるＣＭＰ工程において、より良好な被研磨面を得ることができ、それにより半導体装置の製造におけるスループットの改善を実現することのできるＣＭＰ用スラリーと、該スラリーを用いた半導体装置の製造方法を提供することにある。

前記課題を解決するために、本発明の一態様によれば、重量平均分子量が１００万以上１０００万以下のポリアクリル酸、ポリメタクリル酸、及びそれらの塩からなる群より選ばれる少なくとも一種の水溶性高分子と、β-シクロデキストリンと、コロイダルシリカと、水とを含有することを特徴とするＣＭＰ用スラリーが提供される。

また、本発明の他の態様によれば、半導体基板上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜上に該第１の絶縁膜より誘電率が高い第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記第２の絶縁膜から前記第１の絶縁膜にかけて配線用の凹部を形成する凹部形成工程と、前記凹部の内面と前記第２の絶縁膜の表面にバリアメタル膜を形成するバリアメタル膜形成工程と、前記バリアメタル膜で覆われた凹部を埋め込むように銅または銅合金を前記バリアメタル膜上に堆積して配線材料堆積層を形成する配線材料堆積工程と、前記配線材料堆積層を前記バリアメタル膜が露出するまで化学的機械的研磨により平坦に研磨して除去する第１の化学的機械的研磨工程と、前記第１の化学的機械的研磨工程の後、前記第１の絶縁膜が露出するまでバリアメタル膜と第２の絶縁膜を化学的機械的研磨により平坦に研磨して除去する第２の化学的機械的研磨工程とを有し、前記第２の化学的機械的研磨工程における研磨を、前記本発明の一態様の化学的機械的研磨用スラリーを用いて行うことを特徴とする半導体装置の製造方法が提供される。

本発明の一態様のＣＭＰ用スラリーは、半導体装置の製造工程におけるＣＭＰ工程において、良好な被研磨面を得ることができ、それにより、半導体装置の製造におけるスループットの改善と歩留り向上を実現することができる。また、本発明の一態様の半導体装置の製造方法によれば、信頼性に優れた半導体装置を効率よく製造することができる。

低誘電率の層間絶縁膜中にＣＭＰにより配線を形成する際に、ＣＭＰによる被研磨面を良好とするための障害となる主な問題点は、（ｉ）第１のＣＭＰ工程において用いられるＣＭＰ用スラリー中の有機酸が、低誘電率の層間絶縁膜（第１の絶縁膜）に通常堆積されるキャップ絶縁膜（第２の絶縁膜）であるＳｉＯ_２膜に吸着することにより生じると推定されるＳｉＯ_２膜の研磨摩擦の低下と、（ii）疎水性の低誘電体材料からなる第１の絶縁膜の露出面面積が広い領域の端部に生じやすい「ファング」と呼称される過剰研磨部位の発生と、（iii）配線層の表面が局部的に削り取られた状態（「スクラッチ」と呼称される）の発生である。これら問題点は、特に、第１のＣＭＰ工程と第２のＣＭＰ工程を同一の研磨テーブルを用いて連続して行う場合に顕著となるため、半導体装置の製造におけるスループットを向上するためのネックとなってしまう。
上記問題点は、以下に詳述する本発明の一態様により解決することができる。

本発明の一態様のＣＭＰ用スラリーは、半導体装置の製造方法において、半導体基板上の絶縁膜中にダマシン法により配線層を形成する際に実施される第１および第２のＣＭＰ工程の内、特に第２のＣＭＰ工程に用いて好適な研磨組成物である。

前述のように、本発明の一態様のＣＭＰ用スラリーは、前記第２のＣＭＰ工程に用いて好適な研磨組成物（以下、便宜的に第２のＣＭＰ用スラリーと記す）であり、前記第１のＣＭＰ工程に用いられるＣＭＰ用スラリー（以下、便宜的に第１のＣＭＰ用スラリーと記す）を構成する研磨砥粒等の基本的要素材料を同様に有するとともに、更に必須成分として、重量平均分子量が１００万以上１０００万以下のポリアクリル酸、ポリメタクリル酸、及びそれらの塩からなる群から選ばれる一種または二種以上からなる水溶性高分子と、β-シクロデキストリンとを含有させた組成を有する。
従って、以下に、まず、第１のＣＭＰ用スラリーの組成の一例の詳細を説明し、続いて、第２のＣＭＰ用スラリー（本発明の一態様のＣＭＰ用スラリー）の必須成分の詳細について説明する。

本発明の一態様の半導体装置の製造方法において、第１のＣＭＰ工程に用いられる第１のＣＭＰ用スラリーは、特に限定されるものではなく、従来、第１のＣＭＰ工程に用いられていたＣＭＰ用スラリーを使用することができる。例えば、以下の組成からなる研磨組成物を第１のＣＭＰ用スラリーとして用いる。

［第１のＣＭＰ用スラリー］
第１のＣＭＰ用スラリーは、ＣｕまたはＣｕ合金からなる配線材料堆積膜の不要部分を除去する第１のＣＭＰ工程で使用するに適したもので、水と、Ｃｕ水不溶性錯体形成剤と、Ｃｕ水可溶性錯体形成剤と、酸化剤、界面活性剤、コロイダルシリカ、およびｐＨ調整剤が含まれる。

（Ｃｕ水不溶性錯体形成剤）
Ｃｕなどの金属と水に不溶性または難溶性の錯体を形成する錯体形成剤としては、例えば、少なくとも１個のＮ原子を含む複素六員環、複素五員環からなるヘテロ環化合物が挙げられる。より具体的には、キナルジン酸、キノリン酸、ベンゾトリアゾール、ベンゾイミダゾール、７−ヒドリキシ−５−メチル−１，３，４−トリアザインドリジン、ニコチン酸、およびピコリン酸などを挙げることができる。このＣｕ水不溶性錯体形成剤の含有量は、ＣＭＰ用スラリーの総量の０．０００５質量％以上２．０質量％以下が好ましい。このＣｕ水不溶性錯体形成剤の含有量が０．０００５質量％以上２．０質量％以下であれば、研磨される配線層表面のディッシングが抑えられるとともに、良好なＣｕ研磨速度を得ることができる。このＣｕ水不溶性錯体形成剤の含有量は、より好ましくは、第１のＣＭＰ用スラリーの総量の０．００７５質量％以上１．５質量％以下である。

（Ｃｕ水可溶性錯体形成剤）
Ｃｕなどの金属と水に可溶性の錯体を形成する錯体形成剤は、研磨加速剤の役割を果たし、例えば、例えば、ギ酸、コハク酸、乳酸、酢酸、酒石酸、フマル酸、グリコール酸、フタル酸、マレイン酸、シュウ酸、クエン酸、リンゴ酸、マロン酸、およびグルタル酸などが挙げられる。さらに、アンモニア、エチレンジアミン、およびＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）などの塩基性塩を用いてもよい。また、中性アミノ酸のグリシン、アラニンなどを添加してもよい。このＣｕ水可溶性錯体形成剤の含有量は、第１のＣＭＰ用スラリーの総量の０．０００５質量％以上２．０質量％以下が好ましい。この含有量が０．０００５質量％以上２．０質量％以下であれば、大きな速度でＣｕを研磨することができるとともに、研磨による配線層表面のディッシングやコロージョンを抑制することができる。このＣｕ水可溶性錯体形成剤のより好ましい含有量は、ＣｕあるいはＣｕ合金における組成の違いにより異なるが、第１のＣＭＰ用スラリーの総量の０．００７５質量％以上１．５質量％以下である。

（酸化剤）
酸化剤としては、例えば、過硫酸塩、過酸化水素、等が挙げられる。過硫酸塩としては、過硫酸アンモニウム、過硫酸カリウムなどが挙げられる。好ましい濃度は、第１のＣＭＰ用スラリーの総量の０．００１〜２質量％であり、より好ましくは０．０１〜２質量％であり、さらに好ましくは０．０５〜１．５質量％である。酸化剤をこの範囲の配合量とすることにより、Ｃｕ又はＣｕ合金膜とバリアメタル膜に対する研磨速度を適度な範囲に設定することができる。

（界面活性剤）
非イオン性界面活性剤としては、例えば、ポリビニルピロリドン（ＰＶＰ）、アセチレングリコール、それらのエチレンオキサイド付加物、アセチレンアルコール、シリコーン系界面活性剤、ポリビニルアルコール、ポリビニルメチルエーテル、ヒドロキシエチルセルロースなどを用いてもよい。さらに、アニオン界面活性剤またはカチオン界面活性剤を含んでもよい。アニオン界面活性剤としては、ドデシルベンゼンスルホン酸塩、高分子のポリアクリル酸塩などが挙げられ、カチオン界面活性剤としては、例えば、脂肪族アミン塩および脂肪族アンモニウム塩などが挙げられる。上述したような界面活性剤は、単独でも２種以上を組み合わせて用いてもよい。この界面活性剤の含有量は、第１のＣＭＰ用スラリーの総量の０．００１質量％以上０．５質量％以下が好ましい。この範囲内に設定することにより配線層表面の研磨によるディッシングを十分に抑制することができる。この界面活性剤のより好ましい含有量は、第１のＣＭＰ用スラリーの総量の０．０５質量％以上０．３質量％以下である。

（コロイダルシリカ）
コロイダルシリカは、例えばＳｉ（ＯＣ_２Ｈ_５）_４、Ｓｉ（ｓｅｃ−ＯＣ_４Ｈ_９）_４、Ｓｉ（ＯＣＨ_３）_４、およびＳｉ（ＯＣ_４Ｈ_９）_４のようなシリコンアルコキシド化合物をゾルゲル法により加水分解することにより得ることができる。コロイダルシリカの粒子径は、好ましくは５〜５００ｎｍであり、より好ましくは１０〜１００ｎｍであり、更に好ましくは２０〜５０ｎｍである。この範囲の平均分散粒径のコロイダルシリカを使用することにより、適度な研磨速度を達成することができる。

このコロイダルシリカの好ましい含有量は、第１のＣＭＰ用スラリーの総量中１〜１０質量％であり、より好ましくは２〜５質量％である。コロイダルシリカが１０質量％より多い場合、研磨速度を上げることができるが、コストの面で好ましくない。一方、１質量％より少ない場合、研磨速度が小さいため、半導体生産のスループットが小さくなるので好ましくない。

（第１のＣＭＰ用スラリーのｐＨ）
第１のＣＭＰ用スラリーのｐＨは、好ましくは７を超え１３以下であり、８〜１１であることがより好ましい。この範囲のｐＨとすることにより、適度な研磨速度を達成することができる。ｐＨ調整剤としては、例えば、有機塩基、無機塩基、無機酸が挙げられる。有機塩基としては、例えば、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、トリエチルアミン等が挙げられる。無機塩基としては、例えば、アンモニア、水酸化カリウム、水酸化ナトリウム等が挙げられる。無機酸としては、例えば、硝酸、硫酸等が挙げられる。

［第２のＣＭＰ用スラリー（本発明の一態様のＣＭＰ用スラリー）］
本発明の一態様の半導体装置の製造方法において、バリアメタル膜、ＣｕまたはＣｕ合金膜、第２の絶縁膜を除去する第２のＣＭＰ工程で使用する第２のＣＭＰ用スラリーは、先に述べたように、前記第１のＣＭＰ用スラリーに用いられている研磨砥粒等の基本的要素材料は共通して含有し、それ以外の必須組成分として、重量平均分子量が１００万以上１０００万以下の特定の水溶性高分子と、β−シクロデキストリンを含む。なお、この第２のＣＭＰ用スラリーにおいて、前記第１のＣＭＰ用スラリーの成分を同様に含有する場合のそれらの含有量は、第１のＣＭＰ用スラリーでの含有量とほぼ同様であって良い。また、好適なｐＨ値の範囲も同様であり、第１のＣＭＰ用スラリーの場合と同様のｐＨ調整剤を配合してアルカリ性に設定されることが好ましい。

（水溶性高分子）
水溶性高分子としては、例えば、ポリアクリル酸、ポリアクリル酸塩、ポリメタクリル酸、ポリメタクリル酸塩、アクリル酸−メタクリル酸ポリマー、およびアクリル酸−メタクリル酸ポリマーの塩などが挙げられる。本発明の一態様のＣＭＰ用スラリーに用いられる水溶性高分子は、前記の群から選ばれる一種を単独で用いても良いし、二種以上を混合して用いても良く、その重量平均分子量が１００万以上１０００万以下であることが重要である。１００万以上とすることにより、被研磨面に生じやすいファングの抑制効果が発揮され、スクラッチ数の低減効果も得ることができ、配線層表面のティッシングも抑制することができる。また、重量平均分子量を１０００万以下とすることにより、第２のＣＭＰ用スラリー中のコロイダルシリカの凝集が防止され、それに伴って、被研磨面のスクラッチ数を減少させることができる。また、重量平均分子量を１００万以上１０００万以下とすることにより、第２のＣＭＰ用スラリーの粘度を、コロイダルシリカの凝集を防止しつつ、コロイダルシリカを均一に保持可能な範囲に調整可能であり、かつ、研磨テーブルに滴下可能な範囲に抑えることができる、など取り扱いを良好とすることができる。また、上記水溶性高分子は、いわば、大きなアニオン群であるため、ｐＨ配合剤が配合された場合は、その周囲にｐＨ調整剤由来のカチオンを引きつけ、このカチオン群がさらにコロイダルシリカを引きつけることにより、研磨砥粒であるコロイダルシリカの均一保持が可能になり、良好な研磨特性が得られるものと考えられる。

この水溶性高分子の好ましい濃度は、第２のＣＭＰ用スラリーの総量中０．０００１〜０．５質量％であり、より好ましくは０．０１〜０．１質量％である。０．５質量％以下とすることにより、コストを抑えることができると共に、取り扱い上良好な粘度を実現することができる。一方、０．０００１質量％以上とすることにより、第２の絶縁膜（ＳｉＯ_２膜）の研磨速度の低下を防止でき、被研磨面に生じやすいファングの抑制効果、さらに被研磨面のスクラッチ数の低減効果も十分に得ることができる。

（β−シクロデキストリン）
シクロデキストリンは、α、β、γ型の３種類のうちβ−シクロデキストリンが用いられる。このβ−シクロデキストリンは、ＳｉＯＣ膜などの低誘電体材料への作用が特に強く、疎水性の低誘電体材料膜に直接または第２のＣＭＰ用スラリー中の他の成分との相互作用を通じて接触し、膜表面の疎水性の度合いを低減して親水性方向にシフトさせ、ひいてはファングの抑制効果を発揮するものと考えられる。また、このβ−シクロデキストリンはコロイダルシリカに接触して、コロイダルシリカを電気的に中性化し、コロイダルシリカの凝集防止に寄与するものと推定される。

このβ−シクロデキストリンの好ましい濃度は、第２のＣＭＰ用スラリーの総量中０．００１〜０．５質量％であり、より好ましくは０．０１〜０．１質量％である。０．００１質量％以上とすることにより、第２の絶縁膜の特に良好な研磨速度が実現され、それに伴って、半導体装置の製造におけるスループットを向上させることができる。また、０．５質量％を超えても研磨速度の向上効果は大きくないので、コストの面から、上限値として０．５質量％を設定することが好ましい。

（洗浄液）
半導体装置の製造方法においては、前記第２のＣＭＰ工程の後に、連続して洗浄工程を設けることが好ましい。その洗浄工程に用いる洗浄液としては、クエン酸、シュウ酸ベースの酸性液や、ＴＭＡＨのようなアルカリ性の溶液などＣｕ錯体、Ｃｕ酸化物を溶解するものを用いることができる。

（半導体装置の製造方法）
本発明の一態様の半導体装置の製造方法は、先に述べたように、半導体基板上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜上に該第１の絶縁膜より誘電率が高い第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記第２の絶縁膜から前記第１の絶縁膜にかけて配線用の凹部を形成する凹部形成工程と、前記凹部の内面と前記第２の絶縁膜の表面にバリアメタル膜を形成するバリアメタル膜形成工程と、前記バリアメタル膜で覆われた凹部を埋め込むように銅または銅合金を前記バリアメタル膜上に堆積して配線材料堆積層を形成する配線材料堆積工程と、前記配線材料堆積層を前記バリアメタル膜が露出するまで化学的機械的研磨により平坦に研磨して除去する第１の化学的機械的研磨工程と、前記第１の化学的機械的研磨工程の後、前記第１の絶縁膜が露出するまでバリアメタル膜と第２の絶縁膜を化学的機械的研磨により平坦に研磨して除去する第２の化学的機械的研磨工程とを有し、前記第２の化学的機械的研磨工程における研磨を、前記本発明の一態様のＣＭＰ用スラリーを用いて行うことを特徴とする。
以下に図面を用いて、上記第１のＣＭＰ用スラリーおよび第２のＣＭＰ用スラリーを用いて行われる半導体装置の製造方法を説明する。

まず、図１に示すように、不図示の半導体素子が形成された半導体基板１上にＳｉＯ_２からなる絶縁層２を形成する。この絶縁層２の上に、ＣＶＤ法、回転塗布法等により第１の絶縁膜３を形成する。この第１の絶縁膜３を構成する材料は、例えば、ＳＯＧ（spin on glass）法やＣＶＤ法等で形成されたＳｉＯＣなどの低誘電体材料が主に用いられる。第１の絶縁膜３の上にキャップ絶縁膜としてＳｉＯ_２などからなる第２の絶縁膜４を形成し、この第２の絶縁膜４から第１の絶縁膜３にかけて凹部（配線溝）５を形成する。

次に、前述のように凹部５を形成した第１の絶縁膜３の表面に、図２に示すように、バリアメタルを堆積させることによって、凹部５の内面にバリアメタル膜６を形成する。この時バリアメタル膜６は前記第２の絶縁膜４の上にも形成される。このバリアメタル膜６は、凹部５内に埋め込むことになる銅または銅合金が第１の絶縁膜３中へ拡散することを防止するためのバリア膜である。

その後、図３に示すように、凹部５内に、下層配線層７を形成するための銅または銅合金を、電解メッキなどを用いて堆積する。この場合の銅または銅合金の堆積は、凹部５内にのみ行うことは製造上困難であるため、堆積の結果、図３に示すように、凹部５およびバリアメタル膜６の全面を覆うように銅または銅合金からなる配線材料堆積層８が形成される。

上記配線材料堆積層８およびバリアメタル膜６の内、凹部５内以外の部分は、余剰であるので、その余剰部分を除去し、積層膜の表面を平坦にする必要がある。そのためにＣＭＰを施す。このＣＭＰは、第１のＣＭＰ工程と、第２のＣＭＰ工程とに分けて行われる。第１のＣＭＰ工程は、図３〜図４に示すように、配線材料堆積層８のほとんどを除去する粗研磨工程である。また、第２のＣＭＰ工程は、図４〜図６に示すように、残りの配線材料堆積層８とバリアメタル膜６と第２の絶縁膜４とを除去し、第１の絶縁膜３を露出させるとともに、ウェハーの全面を平坦にする仕上げ研磨工程である。この第２のＣＭＰ工程は、タッチアップ研磨とも呼称されている。

前記第１のＣＭＰ工程では、先に述べた組成の第１のＣＭＰ用スラリーを用い、その後の第２のＣＭＰ工程では、先に述べた組成の第２のＣＭＰ用スラリーを用いる。

前記第２のＣＭＰ工程に、本発明の一態様のＣＭＰ用スラリー（第２のＣＭＰ用スラリー）を用いることにより、図４から図６への研磨工程（第２のＣＭＰ工程）において、ＳｉＯ_２からなる第２の絶縁膜４の研磨も良好に行うことができる。また、本発明の一態様のＣＭＰ用スラリーを用いることにより、第１の絶縁膜３が露出する時点で発生しやすいファングを抑制することができ、各配線層７に生じやすいスクラッチ数も低減することができる。

以下、本発明の実施例を説明する。以下に示す実施例は、本発明を説明するための例示であり、何ら本発明を限定するものではない。

（実施例１〜５）
第１のＣＭＰ工程に用いる第１のＣＭＰ用スラリーを、下記表１に示す成分及び組成割合に従って、調製し、この第１のＣＭＰ用スラリーを、実施例１〜５における第１のＣＭＰ用スラリーとして共通して用いた。

また、各実施例１〜５の第２のＣＭＰ工程に用いる第２のＣＭＰ用スラリーを、下記表２に示す成分及び組成割合に従って、調製した。

（比較例１〜４）
第１のＣＭＰ工程に用いる第１のＣＭＰ用スラリーは、実施例１〜５と同様に、上記表１に示す成分及び組成割合に従って調製したものを共通して用いた。

各比較例１〜４の第２のＣＭＰ工程に用いる第２のＣＭＰ用スラリーを、下記表３に示す成分及び組成割合に従って、調製した。

前記実施例１〜５、および比較例１〜４のそれぞれのＣＭＰ用スラリーを用いて、それぞれ以下のようにして、半導体装置の製造を行った。

以下の製造プロセスは、図１〜６を参照しつつ説明する。半導体素子（図示せず）が形成された半導体基板１上に、ＳｉＯ_２からなる絶縁層２を設けた。この絶縁層２の上に、第１の絶縁膜３として低誘電率絶縁膜と、キャップ絶縁膜として第２の絶縁膜４を順次形成して、積層絶縁膜を形成した。前記第１の絶縁膜３として、比誘電率が２．８未満のＳｉＯＣ膜を１８０ｎｍ厚に形成した。

前記第２の絶縁膜４として３０ｎｍ厚のＳｉＯ_２膜を形成した。この第２の絶縁膜４から第１の絶縁膜３にかけて配線用の凹部（配線溝）５を形成した。その後、全面に常法によりバリアメタル膜６としてのＴａ膜を５ｎｍ厚に堆積させた。その後、バリアメタル膜６を覆うようにしてＣｕ膜８を５５０ｎｍ堆積させた。

次に、図７に示すように、上述のようにしてＣｕ膜を堆積させた直径３００ｍｍの半導体基板１０１を用意し、この半導体基板１０１を同一研磨テーブル上で、第１のＣＭＰ工程と第２のＣＭＰ工程とを連続して研磨処理した。すなわち、半導体基板１０１のＣｕ膜を研磨布１０２に密着させた状態でＣｕ膜の余剰堆積部分を除去する第１の工程と、バリアメタル膜、Ｃｕ膜、第２の絶縁膜を除去する第２の工程と、さらに研磨後の半導体基板１０１を洗浄する第３の工程を順次行った。その際、研磨布１０２としてニッタハース社製の「ＩＣ１０００（商品名）」を貼付したターンテーブル１０３を８０ｒｐｍで回転させつつ、各サンプルの半導体基板１０１を保持したトップリング１０４を２００ｇｆ/ｃｍ^２の研磨荷重で当接させた。

前記トップリング１０４の回転数は８１ｒｐｍとし、研磨布１０２上には、第１の研磨液供給ノズル１０５から３００ｃｃ/ｍｉｎの流量で、Ｃｕ膜の余剰堆積部分を除去する前記第１のＣＭＰ用スラリーを供給し、余剰のＣｕ膜がなくなるまで研磨を行なった。その後、研磨液供給ノズル１０５の供給をストップし、連続的に各サンプルの半導体基板１０１を研磨布１０２に当接させたまま純水供給ノズル１０６から３００ｃｃ/ｍｉｎの流量で純水を供給し、１０秒間摺動させた。そのままの状態でダイヤモンドドレッサー１０７で研磨布１０２のコンディショニングを行い、純水供給ノズル１０６からの供給をストップした。

続いて、第２の研磨液供給ノズル１０８から３００ｃｃ/ｍｉｎの流量で、前記各例の第２のＣＭＰ用スラリーを供給し、バリアメタル膜６下の第２の絶縁膜４がなくなるまで研磨を行なった。その後、第２の研磨液供給ノズル１０８からの第２のＣＭＰ用スラリーの供給をストップし、連続的に半導体基板１０１を研磨布１０２と摺動させたまま純水供給ノズル１０６から３００ｃｃ/ｍｉｎの流量で純水を供給した。そして、そのままの状態でダイヤモンドドレッサー１０７で研磨布１０２のコンディショニングを行った。続いて、純水供給ノズル１０６からの供給をストップし、第３の研磨液供給ノズル１０９から３００ｃｃ/ｍｉｎの流量で、洗浄工程用洗浄液としてＴＭＡＨベースのアルカリ洗浄液を供給しつつ、トップリング１０４に保持した半導体基板１０１を２００ｇｆ/ｃｍ^２の研磨荷重で３０秒間研磨パッド１０２と摺動させた。その後、各サンプルの半導体基板１０１を不図示の洗浄ユニットを通過させ、ＩＰＡ（イソプロピルアルコール）による乾燥を行った。

また、上記プロセスによる半導体装置の製造に加えて、上記半導体装置の製造方法において、第１のＣＭＰ工程と第２のＣＭＰ工程とを、別々の研磨テーブルを用いて行ったこと以外、同様にして、実施例１〜５および比較例１〜４の各ＣＭＰ用スラリーを用いて、半導体装置を製造した。
以下、上記第１のＣＭＰ工程と第２のＣＭＰ工程を同一の研磨テーブルを用いて連続して行った場合を連続研磨処理と記し、上記第１のＣＭＰ工程と第２のＣＭＰ工程とを別々の研磨テーブルを用いて行った場合を不連続研磨処理と記す。

（ＣＭＰ用スラリーの評価）
各例のＣＭＰ用スラリーの研磨特性の評価は、配線幅０．０６μｍ、配線間隔０．０６μｍ（配線被覆率５０％）の配線パターンを形成した各基板サンプルについて行った。ファングの大きさ（幅寸法（ｎｍ））は、配線パターンに隣接したフィールド領域における低誘電率絶縁膜（第１の絶縁膜）の端部をＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）で評価した。発生スクラッチ数は、３００ｍｍ径の半導体基板の研磨面を全面に亘って日立ハイテクノロジー社製の欠陥評価装置（商品名「ＩＳ２７００」）により評価した。また、ＳｉＯ_２膜（第２の絶縁膜）の研磨速度は、別途、半導体基板上の全面にＳｉＯ_２膜を形成し、このＳｉＯ_２膜に対して研磨処理を行うことにより、測定した。ＳｉＯ_２膜の研磨速度については、不連続研磨処理と、連続研磨処理でのそれぞれにおいて、測定した。それらの測定結果を、表２および表３に併記した。

上記表２に見るように、実施例１のＣＭＰ用スラリーの組成上の特徴は、重量平均分子量（ｍｗ）が１００万のポリアクリル酸０．０１質量％と、β−シクロデキストリン０．１質量％とを同時に含有している点にある。この実施例１に対して、実施例２のＣＭＰ用スラリーでは、重量平均分子量（ｍｗ）が１００万のポリアクリル酸の含有量が０．１質量％に増加している点が異なっている。このポリアクリル酸の含有量の増加により、ファング抑制効果、スクラッチ数の低減効果、およびＳｉＯ_２研磨速度の向上効果のそれぞれにおいて、向上が認められる。
上記実施例２に対して、実施例３では、ポリアクリル酸の含有量は０．１質量％と同一であるが、その重量平均分子量（ｍｗ）が１０００万とより高分子量のポリアクリル酸を使用している点が異なっている。この重量平均分子量の増加によって、ファング抑制効果、スクラッチ数の低減効果、およびＳｉＯ_２研磨速度の向上効果の全てにおいて、向上が認められ、特にスクラッチ数の低減効果における改善が顕著となっている。
上記実施例３に対して、実施例４では、β−シクロデキストリンの含有量が０．０１質量％に低減している点が異なっている。このβ−シクロデキストリンの含有量の減少によって、ファング抑制効果、スクラッチ数の低減効果、およびＳｉＯ_２研磨速度の向上効果の全てが実施例３の場合より低減しており、特にスクラッチ数の低減効果が弱まる傾向となっている。
実施例５は、上記実施例２に対して、キナルジン酸が０．０５質量％添加されている点のみが異なっている。このキナルジン酸は有機酸であり、余剰のＣｕ膜を研磨する第１のＣＭＰ用スラリーに配合されているＣｕ水不溶性錯体形成剤である。この有機酸がＳｉＯ_２膜に接触すると、ＳｉＯ_２に吸着し、ＳｉＯ_２膜の研磨摩擦が低下すると推定されている。実施例２の各評価結果と比べると、スクラッチ数の低減効果以外の評価結果が低下しており、特にＳｉＯ_２膜の研磨速度が低下傾向となっていることが分かる。しかし、その低下傾向もごく小さな範囲にあることから、本発明の一態様のＣＭＰ用スラリーは、有機酸の影響を抑制する効果を有することが確認できる。

一方、表３に見るように、比較例１では、ポリアクリル酸もβ−シクロデキストリンも含有されていない。その結果、実施例に比べて、全ての評価結果が大きく低下しており、特にスクラッチ数の増加が顕著となることが分かる。
比較例２では、ポリアクリル酸の含有がなく、β−シクロデキストリンが０．１質量％含有されている。このβ−シクロデキストリンの含有によって、ファング抑制効果およびスクラッチ数の低減効果が幾分か良好となる傾向にあるが、十分なものでなく、ＳｉＯ_２膜の研磨速度の向上効果はほとんど得られない。
比較例３では、重量平均分子量が１０００万のポリアクリル酸が０．１質量％含有されているが、このポリアクリル酸の含有によって、β−シクロデキストリンのみの含有の場合と同様に、ファング抑制効果およびスクラッチ数の低減効果が幾分か良好となる傾向にあるが、十分なものでなく、ＳｉＯ_２膜の研磨速度の向上効果は得られない。
比較例４では、ポリアクリル酸およびβ−シクロデキストリンが共に含有されているが、ポリアクリル酸の重量平均分子量が１０万と大変小さい。その結果、全ての評価結果が低く、特にスクラッチ数が増加傾向となることが分かる。

このように、実施例１〜６のＣＭＰ用スラリーは、比較例１〜４のＣＭＰ用スラリーに対し、ファングの抑制効果およびスクラッチ数の低減効果に優れ、かつＳｉＯ_２膜（第２の絶縁膜）の研磨速度の向上効果、すなわちＳｉＯ_２膜を確実に削りきり、ＳｉＯＣ膜（第１の絶縁膜）を露出させる能力が高まっている。これは重量平均分子量が１００万以上１０００万以下のポリアクリル酸（水溶性高分子）と、β−シクロデキストリンとを同時に用いることによって初めて得られる相乗的効果である。

以上のように、本発明の一態様のＣＭＰ用スラリーは、半導体装置の製造工程におけるＣＭＰ工程において、被研磨面に生じやすいファングを抑制するとともに、スクラッチ数を低下させ、第２の絶縁膜（ＳｉＯ_２膜）の研磨速度の低下を防止することができ、それにより、半導体装置の製造におけるスループットの改善を実現することができる。また、本発明の一態様の半導体装置の製造方法によれば、信頼性に優れた半導体装置を効率よく製造することができる。したがって、本発明の一態様によれば、品質の優れた半導体装置を安価に製造することができ、半導体製造分野への寄与が大である。

本発明の一態様の半導体装置の製造方法を説明するための図であって、半導体基板上に形成された絶縁層の上に積層された第１の絶縁膜と第２の絶縁膜に配線形成用の凹部が形成された状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法を説明するための図であって、凹部が形成された第１の絶縁膜の全面にバリアメタル膜が積層された状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法を説明するための図であって、凹部内に配線材料を埋め込むためにバリアメタル膜の全面上に配線材料が堆積された状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法を説明するための図であって、第１のＣＭＰ工程により配線材料堆積層の余剰部分が研磨された状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法を説明するための図であって、第２のＣＭＰ工程が開始され、バリアメタル膜が平坦に研磨され、その下の第２の絶縁膜が露出した状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法を説明するための図であって、第２のＣＭＰ工程によりバリアメタル膜とその下の第２の絶縁膜が平坦に研磨され、第１の絶縁膜が露出した状態を示す断面構成図である。 本発明の一態様の半導体装置の製造方法に用いられる研磨装置の模式図である。

符号の説明

１ 半導体基板
２ 絶縁層
３ 第１の絶縁膜
４ 第２の絶縁膜
５ 凹部（配線溝）
６ バリアメタル膜
７ 下層配線層
８ 配線材料堆積層
１０１ Ｃｕ膜を堆積させた半導体基板
１０２ 研磨布
１０３ ターンテーブル
１０４ トップリング
１０５ 第１の研磨液供給ノズル
１０６ 純水供給ノズル
１０７ ダイヤモンドドレッサー
１０８ 第２の研磨液供給ノズル
１０９ 第３の研磨液供給ノズル

Claims (5)

1. 重量平均分子量が１００万以上１０００万以下のポリアクリル酸、ポリメタクリル酸、及びそれらの塩からなる群より選ばれる少なくとも一種の水溶性高分子と、β−シクロデキストリンと、コロイダルシリカと、水とを含有することを特徴とする化学的機械的研磨用スラリー。
2. 前記水溶性高分子の含有量が０．０００１〜０．５質量％であり、前記β−シクロデキストリンの含有量が０．００１〜０．５重量％であることを特徴とする化学的機械的研磨用スラリー。
3. ｐＨ調整剤を含有し、アルカリ性であることを特徴とする請求項１または２に記載の化学的機械的研磨用スラリー。
4. 半導体基板上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
   前記第１の絶縁膜上に該第１の絶縁膜より誘電率が高い第２の絶縁膜を形成する第２の絶縁膜形成工程と、
   前記第２の絶縁膜から第１の絶縁膜にかけて配線用の凹部を形成する凹部形成工程と、
   前記凹部の内面と前記第２の絶縁膜の表面にバリアメタル膜を形成するバリアメタル膜形成工程と、
   前記バリアメタル膜で覆われた凹部を埋め込むように銅または銅合金を前記バリアメタル膜上に堆積して配線材料堆積層を形成する配線材料堆積工程と、
   前記配線材料堆積層を前記バリアメタル膜が露出するまで化学的機械的研磨により平坦に研磨して除去する第１の化学的機械的研磨工程と、
   前記第１の化学的機械的研磨工程の後、前記第１の絶縁膜が露出するまでバリアメタル膜と第２の絶縁膜を化学的機械的研磨により平坦に研磨して除去する第２の化学的機械的研磨工程とを有し、
   前記第２の化学的機械的研磨工程における研磨を、請求項１に記載の化学的機械的研磨用スラリーを用いて行うことを特徴とする半導体装置の製造方法。
5. 前記第１の化学的機械的研磨工程と第２の化学的機械的研磨工程とを、同一研磨テーブル上で連続的に行うことを特徴とする請求項４に記載の半導体装置の製造方法。

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